KR100965030B1 - 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 접합 영역이 형성된 반도체 기판상에 제1 절연층을 형성하는 단계와, 제1 절연층 상에 하드 마스크를 형성하는 단계와, 상기 접합 영역과 대응하는 상기 하드 마스크와 제1 절연층을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 측벽에 스페이서를 형성하는 단계와, 상기 접합 영역이 노출되도록 상기 스페이서와 상기 하드 마스크를 이용한 식각 공정으로 상기 제1 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀에 상기 하드 마스크의 상부보다 낮게 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그를 포함하는 상기 하드 마스크 상에 제2 절연층을 형성하는 단계와, 상기 스페이서 및 상기 스페이서의 측벽을 따라 상기 콘택 플러그의 상부가 노출될 때까지 상기 제2 절연층을 식각하여 다마신 패턴을 형성하는 단계를 포함하기 때문에, 좁은 공간에 고밀도로 형성된 콘택 플러그 상에 비트 라인을 용이하게 형성할 수 있다.
콘택 플러그, 트렌치, 스페이서, 접합 영역

Description

반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법{Semiconductor device and method of forming contact plug in semiconductor device}
본 발명은 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 특히 낸드 플래시 소자의 콘택 플러그를 형성하는 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 이러한 비휘발성 메모리 소자의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 특히 이러한 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합 하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 나뉜다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.
이러한 낸드형 비휘발성 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 선택 라인, 예를 들어 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다. 각각의 선택 라인과 워드 라인 사이에는 접합 영역이 형성된다. 이때, 소스 선택 라인 사이의 접합 영역은 소스 영역이고, 드레인 선택 라 인 사이의 접합 영역은 드레인 영역이다.
이러한 선택 라인 및 워드 라인의 측면에는 선택 라인 및 워드 라인의 측면을 보호하기 위하여 스페이서와 SAC(Self Align Contact) 질화막이 형성되고, 선택 라인 및 워드 라인 전면에는 절연층이 형성된다. 절연층에는 선택 라인 사이의 접합 영역이 노출되도록 콘택홀이 형성된다. 그리고 콘택홀을 도전 물질로 채워서 접합 영역과 전기적으로 연결되는 콘택 플러그를 형성한다.
그런데, 플래시 메모리 소자가 점차 고집적화되고 소형화됨에 따라 소스 콘택 플러그 및 드레인 콘택 플러그가 형성되는 선택 라인 사이의 공간은 점차 좁아지기 때문에, 소스 콘택 플러그 및 드레인 콘택 플러그의 사이즈는 점차 감소되고 있다. 이에 따라, 콘택 플러그와 전기적으로 연결되는 금속 배선, 예를 들면 비트 라인을 콘택 플러그 상에 형성할 때, 콘택 플러그와 미스 얼라인(mis align)이 발생하지 않도록 금속 배선을 형성하는 것이 중요한 이슈가 되고 있다.
본 발명은 절연층에 형성된 트렌치 측벽에 스페이서를 형성하고 스페이서를 이용하여 절연층에 콘택홀을 형성한 뒤 콘택홀에 콘택 플러그를 형성함으로써, 상부 폭이 하부 폭보다 넓은 콘택 플러그를 형성할 수 있다. 이에 따라, 콘택 플러그 상에 형성된 절연층에 콘택 플러그가 노출되도록 트렌치를 형성하고 트렌치에 금속 배선을 형성할 때, 비교적 넓은 콘택 플러그 상부 폭으로 인하여 금속 배선을 형성하는 공정의 마진을 증가시킬 수 있다. 또한, 트렌치가 스페이서를 따라 콘택 플러그 상부까지 셀프 얼라인으로 형성되기 때문에, 트렌치에 형성되는 비트 라인이 콘택 플러그와 미스 얼라인될 수 있는 문제점을 감소시킬 수 있다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은, 접합 영역이 형성된 반도체 기판상에 제1 절연층을 형성하는 단계와, 제1 절연층 상에 하드 마스크를 형성하는 단계와, 상기 접합 영역과 대응하는 상기 하드 마스크와 제1 절연층을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 측벽에 스페이서를 형성하는 단계와, 상기 접합 영역이 노출되도록 상기 스페이서와 상기 하드 마스크를 이용한 식각 공정으로 상기 제1 절연층에 콘택홀을 형성하는 단계 및 상기 콘택홀에 도전 물질을 채워서 콘택 플러그를 형성하는 단계를 포함한다.
상기 스페이서는 하부의 폭이 상부의 폭보다 좁게 형성될 수 있다. 상기 스페이서는 질화막으로 형성될 수 있다. 상기 스페이서는 PE(Plasma Enhanced) 질화 막으로 형성될 수 있다. 상기 스페이서는 SiH4가스와 NH3 가스 및 N2 가스를 혼합한 가스를 소스 가스로 하여 형성될 수 있다. 상기 스페이서는 400∼600℃의 온도와 3∼10 torr의 압력 및 300∼700W의 RF 파워로 형성될 수 있다. 상기 스페이서는 LP(Low Pressure) 질화막으로 형성될 수 있다. 상기 스페이서는 DCS(dichlorosilane) 가스와 NH3 가스를 5:1 ∼20:1로 혼합한 가스를 소스 가스로 하여 형성될 수 있다. 상기 스페이서는 600∼800℃의 온도와 0.2∼0.5 torr의 압력으로서 형성될 수 있다. 상기 스페이서를 형성하는 단계는, 상기 트렌치를 포함하는 상기 하드 마스크 상에 스페이서 물질층을 형성하는 단계 및 상기 스페이서 물질층이 트렌치 측벽에만 잔류하도록 상기 스페이서 물질층에 대해 식각 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 스페이서 물질층에 대한 식각 공정은 이방성 식각 공정으로 실시할 수 있다. 상기 스페이서 물질층에 대한 식각 공정은 Ar 가스와 CF4 가스와 CHF3 가스를 혼합한 가스를 식각 가스로 할 수 있다. 상기 스페이서 물질층에 대한 식각 공정은 0∼100℃의 온도와 10∼100 torr의 압력 및 500∼2000W의 파워로 실시할 수 있다. 상기 콘택홀은 CxFy 계열의 가스와 Ar 가스 및 O2 가스를 혼합한 가스를 식각 가스로 하여 형성할 수 있다. 상기 콘택홀은 0∼100℃의 온도와 10∼100 torr의 압력 및 1000∼4000W의 파워로 형성할 수 있다. 상기 하드 마스크는 질화막과 아몰퍼스 카본막을 포함하여 형성될 수 있다. 상기 아몰퍼스 카본막은 상기 콘택홀 형성 후에 제거될 수 있다. 상기 콘택 플러그를 형성한 뒤, 상기 콘택 플러그를 포함하는 상기 하드 마스크 상에 제2 절연층을 형성하는 단계 및 상기 콘택 플러그의 상부가 노출되도록 상기 제2 절연층의 일부를 제거하는 단계를 더욱 포함할 수 있다. 상기 콘택 플러그의 높이는 상기 하드 마스크의 높이보다 낮게 형성될 수 있다. 상기 콘택 플러그의 높이는 상기 하드 마스크의 높이보다 10∼500Å 낮게 형성될 수 있다.
본 발명의 다른 측면에 따른 반도체 소자는, 반도체 기판에 형성된 접합 영역과, 상기 반도체 기판상에 형성되며 상부 폭이 하부 폭보다 넓은 콘택홀을 포함하는 절연층과. 상기 콘택홀의 상부 측벽에 형성된 스페이서 및 상기 콘택홀 내에 형성된 콘택 플러그를 포함한다.
상기 절연층과 상기 반도체 기판 사이에 형성되는 하드 마스크를 더욱 포함할 수 있다. 상기 스페이서는 상기 하드 마스크 측벽에도 형성될 수 있다.
본 발명의 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법에 따르면, 좁은 공간에 고밀도로 형성된 콘택 플러그 상에 비트 라인을 용이하게 형성할 수 있다. 따라서 보다 고집적화되고 신뢰성있는 반도체 소자를 제조하는 것이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예 에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 통상의 공정을 통해 게이트나 플래시 메모리 셀(도시하지 않음), 소스 영역 또는 드레인 영역과 같은 접합 영역(102) 등 여러 요소가 형성된 반도체 기판(100) 상에 제1 절연층(104)을 형성한다. 제1 절연층(104)은 8000Å∼10000Å 두께의 산화막으로 형성하는 것이 바람직하다. 한편, 반도체 기판(100)과 제1 절연층(104) 사이에는, 콘택홀 식각 공정에서 반도체 기판(100)이 손상되는 것을 방지하기 위한 버퍼막(도시하지 않음) 또는 콘택홀 식각 공정에서 에치 스탑퍼(etch stopper)로써 역할을 하는 식각 정지막(도시하지 않음)을 더욱 형성할 수 있다.
그리고, 제1 절연층(104) 상에 콘택홀 식각 공정에서 사용되는 하드 마스크(106, 108)를 형성한다. 하드 마스크(106, 108)는 제1 하드 마스크(106) 및 제2 하드 마스크(108)의 적층막으로 형성할 수 있다. 제1 하드 마스크(106)는 제1 절연층(104)과 식각 선택비가 다른 물질, 예를 들면 질화막으로 형성할 수 있다. 제2 하드 마스크(108)는 미세 패터닝이 용이한 아몰퍼스 카본막(amorphous carbon layer)으로 형성할 수 있다. 한편, 아몰퍼스 카본막 상에는, 콘택홀 식각 공정시 포토 레지스트 패턴을 제거하고 다시 형성하는 리워크(rework) 공정이 실시될 경우 아몰퍼스 카본막을 보호하는 보호막(도시하지 않음)을 추가로 형성될 수 있다.
도 1b을 참조하면, 반도체 기판(100)에 형성된 접합 영역(102)과 대응하는 제1 하드 마스크(106) 및 제2 하드 마스크(108)의 일부를 제거하여 패터닝하고, 이로 인하여 노출된 제1 절연층(104)의 일부를 제거하여 트렌치(A)를 형성한다. 트렌치(A)는 후속하는 공정에서 스페이서를 형성하기 위한 단차를 제공하기 위하여,형성한다. 트렌치(A)의 깊이는 200Å∼2000Å으로 형성하는 것이 바람직하다.
도 1c를 참조하면, 트렌치(A)를 포함하는 제2 하드 마스크(108) 상에 스페이서막(110)을 형성한다. 스페이서막(110)은 트렌치(A)에 의해 형성된 단차를 유지할 수 있는 두께로 형성하는 것이 바람직하다. 스페이서막(110)은 제1 절연층(104)과 식각 선택비가 다른 물질, 예를 들면 질화막으로 형성하는 것이 바람직하다. 이 중에서 PE (Plasma Enhanced) 질화막으로 스페이서막(110)을 형성할 때에는, SiH4가스와 NH3 가스 및 N2 가스를 혼합한 가스를 소스 가스로 하고 400∼600℃의 온도와 3∼10 torr의 압력 및 300∼700W의 RF 파워로 형성하는 것이 바람직하다. 또한, LP(Low Pressure) 질화막으로 스페이서막(110)을 형성할 때에는, DCS(dichlorosilane) 가스와 NH3 가스를 5:1 ∼20:1로 혼합한 가스를 소스 가스로 하고 600∼800℃의 온도와 0.2∼0.5 torr의 압력으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 스페이서막(110; 도 1c 참조)이 트렌치(A)의 측벽에만 잔 류하도록 스페이서막(110; 도 1c 참조)에 대해 이방성 식각 공정을 실시하여 트렌치(A)의 측벽에 스페이서(110a)를 형성한다. 이를 위하여, Ar 가스와 CF4 가스와 CHF3 가스를 혼합한 가스를 식각 가스로 하고 0∼100℃의 온도와 10∼100 torr의 압력 및 500∼2000W의 파워로 식각 공정을 실시하는 것이 바람직하다. 이때, 스페이서(110a)는 상부에서 하부로 갈수록 두께가 두껍기 때문에 스페이서(110a)의 하부 폭은 스페이서(110a)의 상부폭보다 좁게 형성된다. 즉, 스페이서(110a)는 하부로 갈수록 개구부가 좁아진다.
도 1e를 참조하면, 스페이서(110a), 제1 하드 마스크(106) 및 제2 하드 마스크(108)를 식각 마스크로 이용하는 식각 공정으로 트렌치(A) 하부에 노출된 제1 절연층(104)을 식각하여 콘택홀(B)을 형성한다. 이를 위하여, CxFy 계열의 가스와 Ar 가스 및 O2 가스를 혼합한 가스를 식각 가스로 하여 0∼100℃의 온도와 10∼100 torr의 압력 및 1000∼4000W의 파워로 식각 공정을 실시하는 것이 바람직하다. 이로써, 반도체 기판(100)에 형성된 접합 영역(102)이 노출된다.
콘택홀(B)의 폭은 스페이서(110a)의 하부폭과 동일하게 형성된다. 또한, 스페이서(110a) 상부의 폭은 스페이서(110a) 하부의 폭보다 넓게 형성되기 때문에, 콘택홀(B)은 상부 폭이 하부 폭보다 넓게 형성될 수 있다.
한편, 콘택홀(B) 형성 식각 공정 중에 제2 하드 마스크(108)의 일부가 제거될 수 있으며, 스페이서(110a) 또한 일부가 제거되어 스페이서(110a)의 높이가 낮아질 수 있다.
도 1f를 참조하면, 잔류하는 제2 하드 마스크(108; 도 1e 참조)를 제거한다.
도 1g를 참조하면, 콘택홀(B; 도 1f 참조)을 포함하는 제1 하드 마스크(106)상에 콘택 플러그용 물질층(112)을 형성하여 콘택홀(B; 도 1f 참조)을 콘택 플러그용 물질층(112)으로 채운다. 콘택 플러그용 물질층(112)은 폴리 실리콘(poly silicon)이나 텅스텐(W)으로 형성할 수 있으며, 폴리 실리콘과 텅스텐의 적층막으로 형성할 수도 있다.
도 1h를 참조하면, 콘택 플러그용 물질층(112; 도 1g 참조) 상부에 대해 화학 물리 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정 또는 에치백(etch back) 공정을 실시하여 콘택홀(B; 도 1f 참조)에 콘택 플러그(112a)를 형성한다. 이때, 콘택 플러그(112a)의 상부는 스페이서(110a)의 형상을 따라 형성되어 상부의 폭은 하부의 폭보다 넓게 형성된다. 콘택 플러그(112a)의 하부는 접합 영역(102)과 접속된다.
한편, 콘택 플러그(112a)는 제1 하드 마스크(106) 상부에 비해 10∼500Å 낮게 형성될 수 있다. 콘택 플러그(112a)를 제1 하드 마스크(106) 상부보다 낮게 형성하는 이유는, 콘택 플러그(112a) 사이의 거리, 특히 콘택 플러그(112a) 상부 사이의 거리를 적절하게 유지하기 위함이다.
도 1i를 참조하면, 콘택 플러그(112a)를 포함하는 제1 하드 마스크(106) 상에 비트 라인을 형성하기 위한 제2 절연층(114)을 형성한다.
도 1j를 참조하면, 제2 절연층(114)에 콘택 플러그(112a)를 노출시키는 다마신 패턴(C)을 형성한다. 다마신 패턴(C)은 도전 물질로 채워서 콘택 플러그(112a) 상부와 전기적으로 연결되는 금속 배선을 형성하기 위하여 형성한다. 이때, 다마신 패턴(C)의 위치와 폭은 콘택 플러그(112a) 상부의 위치와 폭과 일치하도록 형성하는 것이 바람직하지만, 미스 얼라인이 발생되어 다마신 패턴(C)의 위치가 콘택 플러그(112a)의 상부와 정확히 일치하지 않을 수 있다. 이러한 경우에는 콘택 플러그(112a) 상부의 측벽에 형성된 스페이서(110a)가 노출되며 스페이서(110a)의 측벽을 따라 콘택 플러그(112a)의 상부가 노출될 때까지 다마신 패턴(C)가 셀프 얼라인(self align)으로 형성될 수 있다. 스페이서(110a)는 제2 절연층(114)과 식각 선택비가 다르기 때문에 다마신 패턴(C)을 형성하기 위한 제2 절연층(114) 식각시 스페이서(110a)는 식각되지 않기 때문이다. 또한, 전술한 공정에 의해 콘택 플러그(112a)의 상부는 하부보다 폭이 넓게 형성되기 때문에, 콘택 플러그(112a) 상에 다마신 패턴(C)을 형성할 때 공정 마진을 증가시킬 수 있다.
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 102 : 접합 영역
104 : 제1 절연층 106 : 제1 하드 마스크
108 : 제2 하드 마스크 110 : 스페이서 물질층
110a : 스페이서 112 : 콘택 플러그용 물질층
112a : 콘택 플러그 114 : 제2 절연층

Claims (23)

  1. 접합 영역이 형성된 반도체 기판상에 제1 절연층을 형성하는 단계;
    제1 절연층 상에 하드 마스크를 형성하는 단계;
    상기 접합 영역과 대응하는 상기 하드 마스크와 상기 제1 절연층을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 측벽에 스페이서를 형성하는 단계;
    상기 접합 영역이 노출되도록 상기 스페이서와 상기 하드 마스크를 이용한 식각 공정으로 상기 제1 절연층에 콘택홀을 형성하는 단계;
    상기 콘택홀에 상기 하드 마스크의 상부보다 낮게 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그를 포함하는 상기 하드 마스크 상에 제2 절연층을 형성하는 단계; 및
    상기 스페이서 및 상기 스페이서의 측벽을 따라 상기 콘택 플러그의 상부가 노출될 때까지 상기 제2 절연층을 식각하여 다마신 패턴을 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 제1항에 있어서,
    상기 스페이서는 하부의 폭이 상부의 폭보다 좁게 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제1항에 있어서,
    상기 스페이서는 질화막으로 형성되는 반도체 소자의 콘택 플러그 형성 방 법.
  4. 제1항에 있어서,
    상기 스페이서는 PE(Plasma Enhanced) 질화막으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제4항에 있어서,
    상기 스페이서는 SiH4가스와 NH3 가스 및 N2 가스를 혼합한 가스를 소스 가스로 하여 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제4항에 있어서,
    상기 스페이서는 400∼600℃의 온도와 3∼10 torr의 압력 및 300∼700W의 RF 파워로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제1항에 있어서,
    상기 스페이서는 LP(Low Pressure) 질화막으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  8. 제7항에 있어서,
    상기 스페이서는 DCS(dichlorosilane) 가스와 NH3 가스를 5:1 ∼20:1로 혼합한 가스를 소스 가스로 하여 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  9. 제7항에 있어서,
    상기 스페이서는 600∼800℃의 온도와 0.2∼0.5 torr의 압력으로서 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  10. 제1항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 트렌치를 포함하는 상기 하드 마스크 상에 스페이서 물질층을 형성하는 단계; 및
    상기 스페이서 물질층이 트렌치 측벽에만 잔류하도록 상기 스페이서 물질층에 대해 식각 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  11. 제10항에 있어서,
    상기 스페이서 물질층에 대한 식각 공정은 이방성 식각 공정으로 실시하는 반도체 소자의 콘택 플러그 형성 방법.
  12. 제10항에 있어서,
    상기 스페이서 물질층에 대한 식각 공정은 Ar 가스와 CF4 가스와 CHF3 가스를 혼합한 가스를 식각 가스로 하는 반도체 소자의 콘택 플러그 형성 방법.
  13. 제10항에 있어서,
    상기 스페이서 물질층에 대한 식각 공정은 0∼100℃의 온도와 10∼100 torr의 압력 및 500∼2000W의 파워로 실시하는 반도체 소자의 콘택 플러그 형성 방법.
  14. 제1항에 있어서,
    상기 콘택홀은 CxFy 계열의 가스와 Ar 가스 및 O2 가스를 혼합한 가스를 식각 가스로 하여 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  15. 제1항에 있어서,
    상기 콘택홀은 0∼100℃의 온도와 10∼100 torr의 압력 및 1000∼4000W의 파워로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  16. 제1항에 있어서,
    상기 하드 마스크는 질화막과 아몰퍼스 카본막을 포함하여 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  17. 제16항에 있어서,
    상기 아몰퍼스 카본막은 상기 콘택홀 형성 후에 제거되는 반도체 소자의 콘택 플러그 형성 방법.
  18. 삭제
  19. 삭제
  20. 제1항에 있어서,
    상기 콘택 플러그의 높이는 상기 하드 마스크의 높이보다 10∼500Å 낮게 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  21. 접합 영역이 형성된 반도체 기판상에 형성된 제1 절연층;
    상기 제1 절연층 상에 형성된 하드 마스크;
    상기 접합 영역과 대응하고, 상기 하드 마스크와 상기 제1 절연층의 일부를 식각하여 형성된 트렌치;
    상기 트렌치 측벽에 형성되며, 상부에서 하부로 갈수록 두께가 두껍게 형성된 스페이서;
    상기 접합 영역이 노출되도록 상기 스페이서와 상기 하드 마스크를 이용한 식각 공정으로 상기 제1 절연층을 식각하고, 이로 인하여 상기 스페이서에 의해 상부의 폭이 하부의 폭보다 넓게 형성된 콘택홀;
    상기 콘택홀에 상기 하드 마스크의 상부보다 낮게 형성된 콘택 플러그;
    상기 콘택 플러그를 포함하는 상기 하드 마스크 상에 형성된 제2 절연층; 및
    상기 스페이서 및 상기 스페이서의 측벽을 따라 상기 콘택 플러그의 상부가 노출되도록 상기 제2 절연층을 식각하여 형성된 다마신 패턴을 포함하는 반도체 소자.
  22. 삭제
  23. 삭제
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