JP6416595B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置および半導体装置の製造方法に関する。
電気的に書き込み及び消去可能な読み出し専用メモリ（EEPROM: Electrically Erasable Programmable Read-Only Memory）として、スプリットゲート型の半導体メモリが知られている。
例えば、特許文献１には、以下の工程を含むスプリットゲート型の半導体メモリの製造方法が記載されている。開口された窒化珪素膜をマスクにポリシリコン膜をエッチングして後にフローティングゲートとなるテーパ形状部を形成する第１工程。窒化珪素膜の開口部のポリシリコン膜上に第１の熱酸化膜を形成する第２工程。窒化珪素膜の開口部の側壁にポリシリコン膜のテーパ形状部を覆う第１のＮＳＧ膜のスペーサを形成する第３工程。第１のＮＳＧ膜のスペーサに熱処理を加えて緻密な膜にする第４工程。第１のＮＳＧ膜のスペーサの内側に第２のＮＳＧ膜のスペーサを形成する第５工程。窒化珪素膜の開口部を埋めるようにポリシリコンプラグを形成した後、ポリシリコンプラグ上に第２の熱酸化膜を形成する第６工程。窒化珪素膜のみを除去する第７工程。第１のＮＳＧ膜のスペーサと第２のＮＳＧ膜のスペーサと第２の熱酸化膜とをマスクにポリシリコン膜をエッチングする第８工程。第１のＮＳＧ膜のスペーサを除去する第９工程。
一方、特許文献２には、以下の工程を含むスプリットゲート型のメモリセルの製造方法が記載されている。半導体基板上に絶縁膜を介してフローティングゲートを形成する工程。半導体基板の表面に前記絶縁膜を介してフローティングゲートと部分的にオーバーラップしたソース領域を形成する工程。フローティングゲート上にトンネル絶縁膜を形成する工程。フローティングゲート上及びフローティングゲートに隣接する半導体基板上にトンネル絶縁膜を介してコントロールゲートを形成する工程。コントロールゲートをマスクとして、半導体基板中に不純物イオンを注入して低濃度のドレイン領域を形成する工程。コントロールゲートの側壁に第１のスペーサ膜を形成する工程。第１のスペーサ膜及びコントロールゲートをマスクとして、半導体基板中に不純物イオンを注入して高濃度のドレイン領域を形成する工程。
特開２００４−２００１８１号公報 特開２００６−１７９７３６号公報
スプリットゲート型の半導体メモリは、ワード線として機能するコントロールゲートをフローティングゲートに対して自己整合的に形成するために絶縁体からなるスペーサが用いられる。スペーサは、フローティングゲート上に積層され、フローティングゲートのパターニングにも用いられる。コントロールゲートは、フローティングゲートのパターニング後、フローティングゲートおよびスペーサを覆うようにポリシリコン等のゲート部材を形成し、これをエッチバックすることにより形成される。
従来の製造方法では、ゲート部材の成膜時における形状がスペーサの形状の影響を受けてオーバーハング形状となる（図９Ｂ参照）。オーバーハング形状を有するゲート部材の表面には、周辺回路を形成するために絶縁膜が設けられる場合があり、この絶縁膜は、ゲート部材のオーバーハング形状に沿って形成される。ゲート部材のエッチバック処理においては、ゲート部材とともに絶縁膜のエッチングも同時に行われる。しかしながら、ゲート部材のオーバーハング形状に起因して絶縁膜のエッチングの進行がゲート部材のエッチングの進行よりも遅れ、エッチバック処理の完了時点において絶縁膜が突起状を呈して残存し、コントロールゲートの端部に突起部が生じる場合がある（図１０Ｂ参照）。その後、コントロールゲートの抵抗を小さくするために、サリサイドプロセスによってコントロールゲートの上面にシリサイド層等の金属化合物層を形成しようとしても、コントロールゲートに上記の突起状の構造物が生成されることによって金属化合物層の形成が阻害され、コントロールゲートの低抵抗化が困難となっていた。
本発明は、上記の点に鑑みてなされたものであり、ゲート部材の成膜時におけるオーバーハング形状を解消し、ゲート上面における金属化合物層の形成を阻害する原因となる突起状の構造物の発生を抑制することを目的とする。
本発明に係る半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を介して第１のゲート部材を形成する工程と、前記第１のゲート部材の上にスペーサを形成する工程と、前記スペーサの表面を平坦化する工程と、前記スペーサをマスクとして前記第１のゲート部材を部分的にエッチングして第１のゲートを形成する工程と、前記第１のゲートおよび表面が平坦化された前記スペーサを覆うように第２のゲート部材を形成する工程と、前記第２のゲート部材の表面に第１の絶縁膜を形成する工程と、エッチングにより前記第１の絶縁膜を除去しつつ前記第２のゲート部材を後退させて第２のゲートを形成する工程と、を含む。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上にゲート絶縁膜を介して設けられた第１のゲートと、前記第１のゲートの上に設けられ且つ表面が平坦化されたスペーサと、前記半導体基板の上に前記第１のゲートおよび前記スペーサに隣接して設けられた第２のゲートと、前記第１のゲートおよび前記第２のゲートを挟む位置に設けられたソースおよびドレインと、前記ソースに電気的に接続されたソース配線と、前記第２のゲートの上面、前記ソース配線の上面および前記ドレインの上面にそれぞれ設けられた金属化合物層と、を含む。
本発明によれば、ゲート部材の成膜時におけるオーバーハング形状を解消することができ、ゲート上面における金属化合物層の形成を阻害する原因となる突起状の構造物の発生を抑制することが可能となる。
本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る製造方法を適用した場合におけるポリシリコン膜および絶縁膜がエッチングされる様子を示す断面図である。 本発明の実施形態に係る製造方法を適用した場合におけるポリシリコン膜および絶縁膜がエッチングされる様子を示す断面図である。 ポリシリコン膜の段差部の形状がテーパ状となった場合におけるポリシリコン膜および絶縁膜がエッチングされる様子を示す断面図である。 本発明の実施形態に係る製造方法を適用した場合における、ポリシリコン膜のカバレージ形状を示すＳＥＭ像である。 比較例に係る製造方法を適用した場合における、ポリシリコン膜のカバレージ形状を示すＳＥＭ像である。 本発明の実施形態に係る製造方法を適用した場合における、コントロールゲートの形状を示すＳＥＭ像である。 比較例に係る製造方法を適用した場合における、コントロールゲートの形状を示すＳＥＭ像である。
以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において、同一または対応する構成要素および部分には、同一の参照符号を付与している。また、以下の説明では、本発明をスプリットゲート型の半導体メモリに適用した場合について説明する。図１Ａ〜図１Ｄ、図２Ａ〜図２Ｄ、図３Ａ〜図３Ｄ、図４Ａ〜図４Ｃ、図５Ａ〜図５Ｃは、本発明の実施形態に係る半導体装置としての半導体メモリの製造方法を示す断面図である。
初めに、例えば熱酸化法によりｐ型のシリコン基板１０の表面に二酸化シリコン（ＳｉＯ２）等の絶縁体からなる厚さ約８ｎｍ程度のゲート絶縁膜１１を形成する。シリコン基板１０は、本発明における半導体基板の一例である。次に、例えばＣＶＤ（chemical vapor deposition）法によりゲート絶縁膜１１の表面に厚さ約８０ｎｍ程度のポリシリコン膜１２を形成する。ポリシリコン膜１２は、メモリセルのフローティングゲートを構成する。ポリシリコン膜１２は、本発明における第１のゲート部材の一例である。次に、例えばＣＶＤ法によりポリシリコン膜１２の表面に厚さ約３００ｎｍ程度の窒化シリコン膜（ＳｉＮ膜）１３を形成する。次に、フォトリソグラフィ技術を用いて、窒化シリコン膜１３の、フローティングゲートおよびソースの形成位置に対応する部分に開口部１３ａを形成し、開口部１３ａにおいてポリシリコン膜１２を露出させる（図１Ａ）。
次に、窒化シリコン膜１３をマスクとしてポリシリコン膜１２の表面を約２０ｎｍ程度エッチングし、ポリシリコン膜１２の表面に凹部１２ａを形成する（図１Ｂ）。
次に、例えばＣＶＤ法により窒化シリコン膜１３の開口部１３ａを埋めるようにＮＳＧ膜（None-doped Silicate Glass膜）を形成する。続いて、このＮＳＧ膜を異方性ドライエッチングにより後退させるエッチバック処理を行うことによりスペーサ１５を形成する。スペーサ１５は、窒化シリコン膜１３の開口部１３ａの側面およびポリシリコン膜１２の上面に接し且つ凹部１２ａの中央部においてポリシリコン膜１２を露出させるように形成される。換言すれば、スペーサ１５は、開口部１３ａにおいて互いに対向するように離間して配置された一対のスペーサ片を有するように形成される（図１Ｃ）。なお、ＮＳＧ膜は本発明におけるスペーサ部材の一例であり、スペーサ１５は本発明におけるスペーサの一例である。
次に、スペーサ１５をマスクとして用いたドライエッチングによりポリシリコン膜１２およびゲート絶縁膜１１をエッチングしてシリコン基板１０を露出させる。すなわち、このエッチング処理によりポリシリコン膜１２のパターニングが行われる（図１Ｄ）。
次に、例えばＣＶＤ法により窒化シリコン膜１３、スペーサ１５、ポリシリコン膜１２、ゲート絶縁膜１１およびシリコン基板１０の露出部分を覆うようにＮＳＧ膜を形成したのち、不要部分をエッチングすることによりスペーサ１６を形成する。スペーサ１６は、シリコン基板１０を露出させつつスペーサ１５、ポリシリコン膜１２およびゲート絶縁膜１１の側面を覆うように形成される（図２Ａ）。
次に、例えばイオン注入法によりスペーサ１５、１６の開口部１６ａにおいて露出しているシリコン基板１０の表面にｎ型のソース１７を形成する。このイオン注入処理においては、スペーサ１５、１６がマスクとして用いられ、リンなどの５価の元素がシリコン基板１０に注入される（図２Ｂ）。ソース１７は、本発明におけるソースの一例である。
次に、例えばＣＶＤ法によりスペーサ１５、１６の開口部１６ａを埋めるようにポリシリコン膜を形成する。続いて、このポリシリコン膜をエッチングにより後退させるエッチバック処理を行うことによりソース配線１８を形成する。ソース配線１８の高さ位置が窒化シリコン膜１３の上面およびスペーサ１５、１６の頂部の高さ位置よりも低くなるようにエッチバック処理が行われる。ソース配線１８は、ソース１７に電気的に接続されるとともにスペーサ１６によってポリシリコン膜１２から絶縁される（図２Ｃ）。ソース配線１８は、本発明におけるソース配線の一例であり、ソース配線１８を構成するポリシリコン膜は本発明における配線材料の一例である。
次に、例えば化学機械研磨（CMP: chemical mechanical polishing）によりスペーサ１５の上面を平坦化する。ＣＭＰ工程では、シリコン基板１０を研磨装置のスピンドルに固定し、研磨装置の回転テーブルの表面に貼り付けた研磨パッドにスペーサ１５および窒化シリコン膜１３を接触させ、シリカ粒子を含んだ研磨液（スラリー）を研磨面に流しながら研磨する。化学機械研磨処理によってスペーサ１５の上面がシリコン基板１０の主面と略平行となるように平坦化される。化学機械研磨処理において、窒化シリコン膜１３はスペーサ１５とともに研磨される。すなわち、スペーサ１５の上面が、窒化シリコン膜１３の上面と同一面内に延在するように研磨される。本工程において、研磨量（研磨深さ）は、窒化シリコン膜１３の膜厚で管理することが可能である。研磨量（研磨深さ）は、例えば約３０ｎｍ程度としてもよく、この場合、研磨後における窒化シリコン膜１３の膜厚は、約２７０ｎｍ程度である（図２Ｄ）。なお、ソース配線１８を構成するポリシリコン膜に対しては、先の工程においてエッチバック処理が施されているので、本ＣＭＰ工程においてソース配線１８は研磨されない。
次に、例えば熱酸化法によりソース配線１８の表面に二酸化シリコン（ＳｉＯ２）等の絶縁体からなる厚さ約１０ｎｍ程度の保護膜１９を形成する。続いて、例えば１５０℃のリン酸（Ｈ３ＰＯ４）を用いて、窒化シリコン膜１３を除去する。これにより、スペーサ１５の側面が露出する（図３Ａ）。
次に、スペーサ１５をマスクとして用いたドライエッチングによりポリシリコン膜１２のパターニングを行う。これにより、ソース配線１８を間に挟んで互いに分離した一対のフローティングゲート３０が形成される。フローティングゲート３０の端部には、先の工程においてポリシリコン膜１２に凹部１２ａを形成したことにより、尖鋭部３０ａが形成される（図３Ｂ）。フローティングゲート３０は、本発明における第１のゲートの一例である。
次に、例えばＣＶＤ法によりゲート絶縁膜１１、フローティングゲート３０、スペーサ１５および保護膜１９の露出部分を覆うように二酸化シリコン（ＳｉＯ２）等の絶縁体からなる厚さ約１０ｎｍ程度のトンネル絶縁膜２０を形成する（図３Ｃ）。
次に、例えばＣＶＤ法によりトンネル絶縁膜２０の表面を覆うように厚さ約２００ｎｍ程度のポリシリコン膜２１を形成する。ポリシリコン膜２１は、トンネル絶縁膜２０によってフローティングゲート３０から絶縁される。ポリシリコン膜２１は、メモリセルのコントロールゲートを構成する。ポリシリコン膜２１は、本発明における第２のゲート部材の一例である。ポリシリコン膜２１は、その内部に埋設されるフローティングゲート３０およびスペーサ１５を含む構造物の形状に応じたカバレージ形状となる。本実施形態に係る製造方法によれば、先の工程においてスペーサ１５の上面が平坦化され、上記構造物の断面形状は略長方形とされるので、ポリシリコン膜２１の段差部２１ａは、略垂直となる（図３Ｄ）。図９Ａは、本発明の実施形態に係る製造方法を適用した場合における、ポリシリコン膜のカバレージ形状を示すＳＥＭ（Scanning Electron Microscope）像である。
次に、例えばＣＶＤ法によりポリシリコン膜２１を覆うように二酸化シリコン（ＳｉＯ２）等の絶縁体からなる厚さ約８ｎｍ程度の絶縁膜２２を形成する。続いて、例えばＣＶＤ法により絶縁膜２２を覆うように厚さ約１００ｎｍ程度のポリシリコン膜２３を形成する（図４Ａ）。絶縁膜２２は、シリコン基板１０上にメモリセルと共に形成される周辺回路を構成するトランジスタ（図示せず）のゲート絶縁膜を構成する。絶縁膜２２は、本発明における第１の絶縁膜の一例である。ポリシリコン膜２３は、周辺回路を構成するトランジスタのゲートを構成する。その後、エッチングによりポリシリコン膜２３のパターニングが行われる。このとき、ポリシリコン膜２１上に形成されたポリシリコン膜２３は除去される。
次に、例えば異方性ドライエッチングにより絶縁膜２２を除去しつつポリシリコン膜２１を後退させるエッチバック処理によりポリシリコン膜２１のパターニングを行う。これによりコントロールゲート（ワード線）３１が形成される（図４Ｂ）。図１０Ａは、本発明の実施形態に係る製造方法を適用した場合における、コントロールゲートの形状を示すＳＥＭ像である。コントロールゲート３１は、本発明における第２のゲートの一例である。
次に、例えばイオン注入法によりシリコン基板１０の表面に低濃度のｎ型のドレイン２４ａを形成する。このイオン注入工程においては、コントロールゲート３１がマスクとして用いられ、リンなどの５価の元素がシリコン基板１０に注入される。イオン注入量は、例えば１×１０１３／ｃｍ２とされる（図４Ｃ）。
次に、例えばＣＶＤ法によりメモリセル全体を覆うように絶縁膜２５を形成する（図５Ａ）。絶縁膜２５は、コントロールゲート３１のサイドウォールを構成する。絶縁膜２５は、例えば、厚さ１０ｎｍ程度のＮＳＧ膜と厚さ９０ｎｍ程度のＳｉＮ膜とを積層した積層膜によって構成されていてもよい。また、絶縁膜２５は、単一の材料からなる単層膜であってもよい。絶縁膜２５は、本発明における第２の絶縁膜の一例である。
次に、例えば異方性ドライエッチングにより絶縁膜２５を後退させるエッチバック処理によりサイドウォール３２を形成する。サイドウォール３２は、コントロールゲート３１の側面に接し且つ低濃度のドレイン２４ａの端部に覆うように形成される。次に、例えばイオン注入法により、低濃度のドレイン２４ａ内に高濃度のｎ型のドレイン２４ｂを形成する。このイオン注入工程においては、コントロールゲート３１およびサイドウォール３２がマスクとして用いられ、リンなどの５価の元素がドレイン２４ａの表面に注入される。イオン注入量は、例えば１×１０１５／ｃｍ２とされる（図５Ｂ）。ドレイン２４ａ、２４ｂは、本発明におけるドレインの一例である。
次に、ソース配線１８の上面を覆う保護膜１９を除去した後、例えばスパッタ法により、メモリセル全体を覆うように厚さ約１０ｎｍ程度のコバルト膜を形成する。次に、約５５０℃程度のＲＴＡ（Rapid Thermal Anneal）処理を実施する。この熱処理により、コバルトとシリコンが反応し、コントロールゲート３１、ソース配線１８、およびドレイン２４ｂの表面にそれぞれシリサイド層４０、４１および４２が形成される。その後、硫酸過水やアンモニア過水等を用いた洗浄により、スペーサ１５およびサイドウォール３２上に堆積した未反応のコバルトが除去される（図５Ｃ）。このように、自己整合的に形成されるシリサイド層をサリサイドと呼ぶ。シリサイド層４０、４１および４２を形成することで、コントロールゲート３１、ソース配線１８およびドレイン２４ｂの抵抗を小さくすることが可能となる。シリサイド層４０、４１および４２は、本発明における金属化合物層の一例である。コバルトに代えてモリブテン、タングステン、チタン、ニッケルなどを用いてもよい。
以上の各工程を経て本発明の実施形態に係る半導体装置としての半導体メモリ１００が完成する。すなわち、半導体メモリ１００は、シリコン基板１０と、シリコン基板１０の上にゲート絶縁膜１１を介して設けられたフローティングゲート３０と、フローティングゲート３０上に設けられ且つ表面が平坦化されたスペーサ１５と、を含む。半導体メモリ１００は、更に、シリコン基板１０の上においてフローティングゲート３０およびスペーサ１５に隣接して設けられたコントロールゲート３１と、フローティングゲート３０およびコントロールゲート３１を挟む位置に設けられたソース１７およびドレイン２４ａ、２４ｂと、ソース１７に電気的に接続されたソース配線１８と、を含む。半導体メモリ１００は、更に、コントロールゲート３１の上面、ソース配線１８の上面およびドレイン２４ｂの上面にそれぞれ設けられたシリサイド層４０、４１、４２を含む。
半導体メモリ１００は、ソース１７を中心として２つのメモリセルが対称に配置された構造を有する。メモリセルに例えばデータ“０”を書き込む場合には、シリコン基板１０の電圧を０Ｖとし、コントロールゲート（ワード線）３１と、ソース配線１８にそれぞれ所定の電圧を印加する。これにより、コントロールゲート３１およびフローティングゲート３０の直下のチャネル領域に電流が流れ、ゲート絶縁膜１１を介してフローティングゲート３０にホットエレクトロンが注入される。このホットエレクトロンは、フローティングゲート３０内に保持される。フローティングゲート３０へのホットエレクトロン注入によりメモリセルのスレッショルド電圧が高くなる。一方、メモリセルにデータ“１”を書き込む場合には、フローティングゲート３０へのホットエレクトロン注入は行わない。従って、メモリセルにデータ“１”の書き込みを行った場合におけるメモリセルのスレッショルド電圧は、データ“０”の書き込みを行った場合と比較して小さくなる。
一方、メモリセルに書き込まれたデータ“０”を消去する場合には、ドレイン２４ａ、２４ｂ及びソース配線１８の電圧を０Ｖとし、コントロールゲート３１に所定の電圧を印加する。これにより、トンネル絶縁膜２０にファウラー・ノルドハイム・トンネル電流（Fowler-Nordheim Tunneling Current）が流れ、フローティングゲート３０に蓄積された電子がコントロールゲート３１に引き抜かれる。フローティングゲート３０の端部には尖鋭部３０ａが形成されているため、この部分に電界集中が生じ、比較的低い電圧でデータ消去を行うことが可能である。なお、データ“０”とデータ“１”の割り当ては、上記の場合と逆であってもよい。
以下に、比較例に係る半導体装置としての半導体メモリの製造方法について説明する。図６Ａ〜図６Ｃおよび図７Ａ〜図７Ｃは、比較例に係る半導体装置の製造方法を示す断面図である。比較例に係る製造方法は、スペーサ１５の平坦化処理（図２Ｄ参照）が省略される点が上記した本発明の実施形態に係る製造方法と異なる。他の工程については、上記した本発明の実施形態に係る製造方法と同様であるので、重複する説明は適宜省略する。
図６Ａは、図３Ｄに対応する。図６Ａに示すように、トンネル絶縁膜２０の表面を覆うようにコントロールゲートを構成するポリシリコン膜２１が形成される。ポリシリコン膜２１は、その内部に埋設されるフローティングゲート３０およびスペーサ１５を含む構造物の形状に応じたカバレージ形状となる。比較例に係る製造方法によれば、スペーサ１５の平坦化処理は実施されず、スペーサ１５はエッチバック処理後の形状がそのまま維持されるので、ポリシリコン膜２１の段差部２１ａはオーバーハング形状となる。図９Ｂは、本比較例に係る製造方法を適用した場合における、ポリシリコン膜２１のカバレージ形状を示すＳＥＭ（Scanning Electron Microscope）像である。
図６Ｂは、図４Ａに対応する。図６Ｂに示すように、オーバーハング形状を有するポリシリコン膜２１を覆うように二酸化シリコン（ＳｉＯ２）等の絶縁体からなる絶縁膜２２が形成される。絶縁膜２２は、ポリシリコン膜２１のオーバーハング形状に沿って形成される。絶縁膜２２は、メモリセルとともにシリコン基板１０上に形成される周辺回路を構成するトランジスタ（図示せず）のゲート酸化膜を構成する。続いて、絶縁膜２２を覆うようにポリシリコン膜２３が形成される。ポリシリコン膜２３は、周辺回路を構成するトランジスタのゲートを構成する。続いて、ポリシリコン膜２３をエッチングしてパターニングを行う。このとき、ポリシリコン膜２１上に形成されたポリシリコン膜２３は除去される。
図６Ｃは、図４Ｂに対応する。図６Ｃに示すように、異方性ドライエッチングにより絶縁膜２２を除去しつつポリシリコン膜２１を後退させるエッチバック処理によりポリシリコン膜２１のパターニングが行われ、これによりコントロールゲート（ワード線）３１が形成される。エッチバック処理において、絶縁膜２２とポリシリコン膜２１のエッチングが同時に行われることとなるが、ポリシリコン膜２１のオーバーハング形状に起因して絶縁膜２２のエッチングの進行が、ポリシリコン膜２１のエッチングの進行よりも遅れ、エッチバック処理の完了時点において絶縁膜２２が突起状を呈して残存し、これによってコントロールゲート３１の端部に突起部３１ａが生じる。突起部３１ａの発生のメカニズムの詳細については後述する。図１０Ｂは、本比較例に係る製造方法を適用した場合における、コントロールゲート３１の形状を示すＳＥＭ像である。
図７Ａは、図５Ａに対応する。図７Ａに示すように、コントロールゲート３１は、突起部３１ａを有したままサイドウォールを構成する絶縁膜２５で覆われる。
図７Ｂは、図５Ｂに対応する。図７Ｂに示すように、絶縁膜２５を後退させるエッチバック処理によりサイドウォール３２が形成される。コントロールゲート３１に生じた突起部３１ａにより、コントロールゲート３１の上面を覆う絶縁膜２５を完全には除去できず、コントロールゲート３１の上面には絶縁膜２５の残渣２５ａが残る。
図７Ｃは、図５Ｃに対応する。図７Ｃに示すように、サリサイドプロセスによってコントロールゲート３１、ソース配線１８、およびドレイン２４ｂの表面にそれぞれシリサイド層４０、４１および４２が形成される。しかしながら、コントロールゲート３１の上面には残渣２５ａが残存しているため、コントロールゲート３１の上面に形成されるシリサイド層４０の面積は、本発明の実施形態に係る製造方法と比較して著しく小さくなる。これにより、コントロールゲート３１の抵抗を十分に小さくすることが困難となる。
以上のように、比較例に係る製造方法によれば、コントロールゲート３１を構成するポリシリコン膜２１の成膜時におけるカバレージ形状がオーバーハング形状となることに起因してコントロールゲート３１に突起部３１ａが生じ、コントロールゲート３１の上面におけるシリサイド層４０の形成が阻害される場合がある。
図８Ａは、上記した比較例に係る製造方法において、コントロールゲート３１を構成するポリシリコン膜２１のエッチバック処理によりポリシリコン膜２１および絶縁膜２２がエッチングされる様子を示す断面図である。
比較例に係る製造方法によれば、図８Ａに示すように、ポリシリコン膜２１の段差部２１ａはオーバーハング形状となる。ポリシリコン膜２１の表面を覆う絶縁膜２２は、ポリシリコン膜２１のオーバーハング形状に沿って形成される。ポリシリコン膜２１のエッチバック処理は異方性ドライエッチングにより行われ、ポリシリコン膜２１の上面を覆う絶縁膜２２が除去されポリシリコン膜２１の上面が露出すると、ポリシリコン膜２１と、絶縁膜２２のポリシリコン膜２１の側面を覆う部分と、が同時にエッチングされることとなる。しかしながら、ポリシリコン膜２１は時間とともに厚さ方向に沿って後退するのに対して、絶縁膜２２はオーバーハング形状に沿って後退する。すなわち、絶縁膜２２のエッチング距離は、ポリシリコン膜２１のエッチング距離よりも長くなる。従って、絶縁膜２２のエッチングの進行がポリシリコン膜２１のエッチングの進行よりも遅れることとなり、絶縁膜２２のエッチング対象部分の高さ位置はポリシリコン膜２１のエッチング対象部分の高さ位置よりも常に高い位置に存在することとなる。その結果、ポリシリコン膜２１のエッチバック処理の完了時点において絶縁膜２２が突起状を呈して残存し、これによってコントロールゲート３１の端部に突起部３１ａが生成される（図６Ｃ、図１０Ｂ参照）。
図８Ｂは、本発明の実施形態に係る製造方法において、コントロールゲート３１を構成するポリシリコン膜２１のエッチバック処理によりポリシリコン膜２１および絶縁膜２２がエッチングされる様子を示す断面図である。本発明の実施形態に係る製造方法によれば、ポリシリコン膜２１を形成する前にスペーサ１５の平坦化処理（図２Ｄ）が行われる。これによって図８Ｂに示すように、ポリシリコン膜２１の段差部２１ａは、略垂直形状となる。ポリシリコン膜２１の表面を覆う絶縁膜２２は、ポリシリコン膜２１の段差部２１ａにおける垂直形状に沿って形成される。ポリシリコン膜２１のエッチバック処理は、異方性ドライエッチングにより行われ、ポリシリコン膜２１の上面を覆う絶縁膜２２が除去されポリシリコン膜２１の上面が露出すると、ポリシリコン膜２１と、絶縁膜２２のポリシリコン膜２１の側面を覆う部分と、が同時にエッチングされることとなる。本発明の実施形態に係る製造方法によれば、絶縁膜２２のエッチング距離とポリシリコン膜２１のエッチング距離は略等しいので、絶縁膜２２のエッチング対象部分の高さ位置は、ポリシリコン膜２１のエッチング対象部分の高さ位置と略一致した状態でエッチングが進行する。従って、ポリシリコン膜２１のエッチバック処理の完了時点において絶縁膜２２が残存することは抑制され、コントロールゲート３１の端部に突起部が生じることが抑制される（図４Ｂ、図１０Ａ参照）。コントロールゲート３１における突起状の構造物の発生を抑制することで、コントロールゲート３１の上面の全域に亘りシリサイド層４０を形成することが可能となり、コントロールゲート３１の抵抗を十分に小さくすることができる。
図８Ｃは、ポリシリコン膜２１の段差部２１ａの形状がテーパ状となった場合において、ポリシリコン膜２１のエッチバック処理によりポリシリコン膜２１および絶縁膜２２がエッチングされる様子を示す断面図である。ポリシリコン膜２１のカバレージ形状がテーパ状となった場合には、絶縁膜２２が突起状を呈して残存することを回避できる。しかしながら、エッチバック処理の完了時点において、ポリシリコン膜２１の上面における平坦部分の面積は、本発明の実施形態に係る製造方法を適用した場合よりも小さくなる。その結果、コントロールゲートの上面を覆うシリサイド層の面積が、本発明の実施形態に係る製造方法を適用した場合よりも小さくなり、コントロールゲート３１の抵抗を十分に小さくすることが困難となる。
このように、コントロールゲート３１を構成するポリシリコン膜２１の段差部２１ａの形状は、垂直に近い形状であることが好ましい。本発明の実施形態に係る製造方法によれば、ポリシリコン膜２１の段差部２１ａの形状を略垂直形状とすることができ、これによりコントロールゲート３１の上面におけるシリサイド層の形成を阻害する原因となる突起状の構造物の形成を抑制することが可能となる。
なお、上記した本発明の実施形態に係る製造方法は一例にすぎず、本発明の趣旨を逸脱しない限りにおいて、工程の省略、追加、改変、使用する材料の変更等を行うことが可能である。
１０ 半導体基板
１１ ゲート絶縁膜
１２ ポリシリコン膜
１３ 窒化シリコン膜
１５ スペーサ
１７ ソース
１８ ソース配線
２１ ポリシリコン膜
２２ 絶縁膜
２４ａ、２４ｂ ドレイン
３０ フローティングゲート
３１ コントロールゲート
４０、４１、４２ シリサイド層
１００ 半導体メモリ

Claims (8)

  1. 半導体基板の上にゲート絶縁膜を介して第１のゲート部材を形成する工程と、
    前記第１のゲート部材の上にスペーサを形成する工程と、
    前記スペーサの表面を平坦化する工程と、
    前記スペーサをマスクとして前記第１のゲート部材を部分的にエッチングして第１のゲートを形成する工程と、
    前記第１のゲートおよび表面が平坦化された前記スペーサを覆うように第２のゲート部材を形成する工程と、
    前記第２のゲート部材の表面に第１の絶縁膜を形成する工程と、
    エッチングにより前記第１の絶縁膜を除去しつつ前記第２のゲート部材を後退させて第２のゲートを形成する工程と、
    前記第２のゲートを覆うように第２の絶縁膜を形成する工程と、
    エッチングにより前記第２の絶縁膜を後退させて前記第２のゲートの側面に接するサイドウォールを形成する工程と、
    前記サイドウォールの形成後に前記第２のゲートの上面に金属化合物層を形成する工程と、
    を含む半導体装置の製造方法。
  2. 前記スペーサの表面を平坦化する工程は、化学機械研磨処理を含む
    請求項１に記載の製造方法。
  3. 前記スペーサの表面を平坦化する工程において、前記スペーサの表面は、前記半導体基板の主面に対して略平行となるように加工される
    請求項１から請求項２のいずれか１項に記載の製造方法。
  4. 前記第１のゲート部材の上に開口部を有するマスクを形成する工程を更に含み、
    前記スペーサを形成する工程は、前記開口部を埋めるようにスペーサ部材を形成する工程と、エッチングにより前記スペーサ部材を後退させる工程と、を含む
    請求項１から請求項３のいずれか１項に記載の製造方法。
  5. 前記半導体基板の前記第１のゲートおよび前記第２のゲートを挟む位置にソースおよびドレインを形成する工程を更に含む
    請求項１から請求項４のいずれか１項に記載の製造方法。
  6. 前記第１の絶縁膜は、前記第１のゲート、前記第２のゲート、前記ソースおよび前記ドレインを含む半導体素子とは別の半導体素子のゲート絶縁膜を構成する
    請求項５に記載の製造方法。
  7. 前記半導体基板の前記第１のゲートおよび前記第２のゲートを挟む位置にソースおよびドレインを形成する工程と、
    前記ソースに電気的に接続されたソース配線を形成する工程と、を更に含み、
    前記第２のゲートの上面に金属化合物層を形成する工程において、前記ソース配線の上面および前記ドレインの上面に金属化合物層を形成する
    請求項１に記載の製造方法。
  8. 前記スペーサは、前記開口部において離間して配置された一対のスペーサ片を含み、
    前記半導体基板の前記第１のゲートおよび前記第２のゲートを挟む位置にソースおよびドレインを形成する工程と、
    前記一対のスペーサ片の間の空間を埋めるように前記ソースに電気的に接続された配線材料を形成する工程と、
    前記スペーサの表面を平坦化する前に、上面の高さが前記スペーサの高さよりも低くなるように前記配線材料をエッチングしてソース配線を形成する工程と、を更に含む
    請求項４に記載の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
JP7118616B2 (ja) 2017-10-12 2022-08-16 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
US10991704B2 (en) * 2018-12-27 2021-04-27 Globalfoundries Singapore Pte. Ltd. Memory device and a method for forming the memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3333816B2 (ja) * 1998-03-31 2002-10-15 ティーディーケイ株式会社 複合型薄膜磁気ヘッドおよびその製造方法
US6352895B1 (en) * 2000-03-15 2002-03-05 International Business Machines Corporation Method of forming merged self-aligned source and ONO capacitor for split gate non-volatile memory
US6563167B2 (en) * 2001-01-05 2003-05-13 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges
US6593187B1 (en) * 2001-08-27 2003-07-15 Taiwan Semiconductor Manufacturing Company Method to fabricate a square poly spacer in flash
US6541324B1 (en) * 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
CN1224093C (zh) * 2002-02-10 2005-10-19 台湾积体电路制造股份有限公司 分离栅极式快速存储器的制造方法及结构
JP3481934B1 (ja) * 2002-06-21 2003-12-22 沖電気工業株式会社 半導体記憶装置の製造方法
KR100487547B1 (ko) * 2002-09-12 2005-05-03 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
JP4390452B2 (ja) * 2002-12-27 2009-12-24 Ｎｅｃエレクトロニクス株式会社 不揮発性メモリの製造方法
JP2004221503A (ja) * 2003-01-17 2004-08-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
TW594944B (en) * 2003-06-05 2004-06-21 Taiwan Semiconductor Mfg Method of forming an embedded flash memory device
JP4748705B2 (ja) * 2004-07-06 2011-08-17 三洋電機株式会社 半導体装置の製造方法
JP2006179736A (ja) 2004-12-24 2006-07-06 Sanyo Electric Co Ltd 半導体装置の製造方法
KR100640533B1 (ko) * 2005-10-04 2006-11-01 동부일렉트로닉스 주식회사 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법
JP4794337B2 (ja) * 2006-03-24 2011-10-19 ルネサスエレクトロニクス株式会社 スプリットゲート型不揮発性半導体記憶装置の製造方法
JP2008251825A (ja) * 2007-03-30 2008-10-16 Nec Electronics Corp 半導体記憶装置の製造方法
KR100965030B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법
KR101024336B1 (ko) * 2009-02-13 2011-03-23 매그나칩 반도체 유한회사 비휘발성 메모리 셀 및 그의 제조방법

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