JP2004221503A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】製造プロセスが簡易であるとともに高速化、高集積化に適した半導体装置を提供する。
【解決手段】半導体装置は、半導体基板の表面に形成された第１不純物拡散領域１０、第２不純物拡散領域９および第３不純物拡散領域８と、半導体基板の上に形成された第１絶縁膜５と、半導体基板の上に形成された第２絶縁膜５と、第１絶縁膜５の上に形成された浮遊ゲート電極３と、浮遊ゲート電極３の上に第３絶縁膜７を介して形成された制御ゲート電極４と、第２の絶縁膜５の上に形成された選択ゲート電極２と、選択ゲート電極２の上に直接形成された付加ゲート電極１とを具備しており、付加ゲート電極１は、選択ゲート電極２と電気的に接続するように接触している。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置および不揮発性半導体記憶装置を内蔵した半導体集積回路とそれらの製造方法に関し、特に一般のＣＭＯＳロジック回路製造プロセスとの相性に優れ、高速動作ならびに高集積化（大容量化）に対応した不揮発性半導体記憶装置及びその製造方法等に関する
【０００２】
【従来の技術】
近年、不揮発性メモリでありながら高集積化（大容量化）に好適な半導体メモリとして、フラッシュメモリが注目されている。フラッシュメモリのメモリセルは、浮遊ゲート電極を有するメモリトランジスタ１個からなり、この浮遊ゲート電極に電荷を蓄積させることによってメモリトランジスタのしきい値を変化させ、これにより情報を不揮発的に記憶する。このように、フラッシュメモリでは、メモリセルが基本的に１個のメモリトランジスタのみからなるので、一つのメモリセルが占有する面積が狭く、これが高集積化に適する最大の理由となっている。
【０００３】
しかし、フラッシュメモリは、１個のトランジスタによってメモリトランジスタを構成していることから、メモリトランジスタのしきい値電圧を高精度に調整する必要がある。すなわち、フラッシュメモリでは各メモリセルに選択トランジスタが備えられていないので、個々のメモリセルは自身が選択されているか否かを自己のしきい値電圧によって判断する必要がある。このため、単に記憶すべき情報に応じて「高しきい値」か「低しきい値」に設定するだけでは足りない。例えば、メモリセルに一方の論理レベルを格納する（データを書込む）場合には、そのメモリトランジスタのしきい値電圧を選択時のゲート電圧以上の電圧に設定し、メモリセルに他方の論理レベルを格納する（データを消去する）場合には、そのメモリトランジスタのしきい値電圧を選択時のゲート電圧よりも低い電圧であってかつ非選択時のゲート電圧以上の電圧に設定する必要がある。
【０００４】
このため、データの書込みに際してはしきい値電圧を高精度に調整する必要はないけれども、データを消去する際にはメモリトランジスタのしきい値電圧を上記範囲に収束させるべく高精度に制御する必要が生じる。仮に、データ消去時のしきい値電圧が過剰に低くなり、非選択時のゲート電圧以下となってしまうと、選択時においても非選択時においても、メモリトランジスタは常に導通状態となる。従って、読み出しが不能となってしまう、いわゆる「過消去」が生じる。しかも、ブロック単位での一括消去を特徴としているフラッシュメモリの各ブロックに含まれる多数のメモリセルはその消去特性が一様でないため、一括して消去される多数のメモリセルにおける消去時のしきい値電圧を上記範囲に収束させることには多くの困難が伴う。
【０００５】
このような過消去の問題を防止するために提案された種々の方法の一つを開示する特開平７−２９７３０４号公報には、選択トランジスタ及びメモリトランジスタの２つのトランジスタによってメモリセルを構成する技術が記載されている。このようなメモリセル構造を用いることにより、メモリトランジスタが例え過消去状態となっても、非選択時には選択トランジスタが確実にメモリセルの非導通状態を確保する。これにより、消去時におけるメモリトランジスタのしきい値電圧を上記範囲に収束させる必要がなくなるので、消去動作が容易となる。以下、図面を参照しながら、この従来技術を説明する。
【０００６】
図３７〜図４０は従来の半導体装置の製造方法を示す断面図であり、図４１は従来の半導体装置の製造方法を示す平面図である。
【０００７】
まず、図３７に示すように、半導体基板１６上にトンネル酸化膜３７及び第１ポリシリコン層３５をこの順番に形成する。そして、第１ポリシリコン層３５の上にフォトレジスト９６を所定のパターンに形成する。
【０００８】
次に、フォトレジスト９６をマスクとして第１ポリシリコン層３５を選択的にプラズマエッチングすることにより、図３８に示すように、選択トランジスタＳのゲート電極１３とメモリトランジスタＭの浮遊ゲート電極３とを同時に形成する。その後、フォトレジスト９６及びゲート電極１３、３をマスクとしてイオン注入を行い、選択トランジスタＳのドレイン拡散層８、メモリトランジスタＭのドレイン拡散層でありかつ選択トランジスタＳのソース拡散層である拡散層９、及びメモリトランジスタＭのソース拡散層１０を自己整合的に形成する。
【０００９】
次に、フォトレジスト９６を剥離した後、図３９に示すように、電極間絶縁膜（ＯＮＯ膜）９７を、浮遊ゲート電極３、ゲート電極１３およびトンネル酸化膜３７を覆うように形成する。そして、電極間絶縁膜９７の上に第２ポリシリコン層９１を形成する。
【００１０】
その後、図示しないフォトレジストを形成し、これをマスクとしたプラズマエッチングを行うことにより、図４０に示すように、メモリトランジスタＭの浮遊ゲート電極３上に第２ポリシリコン層９１を残し、メモリトランジスタＭの制御ゲート電極９４を形成する。そして、選択トランジスタＳのドレイン拡散層８の上にトンネル酸化膜３７および電極間絶縁膜９７を介してドレインコンタクト８６を形成する。なお、図４０では、ドレインコンタクト８６は便宜上、その一壁面のみを示している。
【００１１】
図４１は、このようにして作成されたメモリセルの平面図であり、そのＰ−Ｐ断面図が前述した図４０である。
【００１２】
このような従来の不揮発性半導体記憶装置の製造方法（特開平７−２９７３０４号公報）においては、一つのメモリセルが占有する面積が大幅に増大してしまうという課題があった。すなわち、この方法によればメモリセルの製造プロセスは比較的簡易となるけれども、メモリトランジスタＭと選択トランジスタＳとの間隔は、メモリトランジスタＭの浮遊ゲート電極２２及び選択トランジスタＳのゲート電極１３のパターニング工程（図３８）と、メモリトランジスタＭの制御ゲート電極３のパターニング工程（図４０）とのために広い間隔を必要としてしまう。例えば、第２ポリシリコン層９１の膜厚が０．１５μｍであるとすると、第２ポリシリコン層９１のエッジとなるべき部分がパターニング時において平坦でなくてはならないことを考慮すれば、両トランジスタのゲート間隔は約０．６μｍ必要となり、目ずれ等のマージン（片側約０．１μｍ）を加えると、約０．８μｍもの間隔が必要となる。
【００１３】
このため、高集積化に適さず、ＣＭＯＳ回路との混載を行う場合においても、最新のＣＭＯＳロジックプロセスで用いられる微細加工技術を有効に生かすことができない。
【００１４】
しかも図４０に示すように、選択トランジスタＳのゲート電極１３の側面では、第２ポリシリコン層９１のパターニング残り９１Ａが生じる恐れがある。このパターニング残り９１Ａが制御ゲート電極１３と短絡すると、メモリセルの消去時において、選択トランジスタＳのゲート電極１３とパターニング残り９１Ａとの間において局部的に大きな電位差が生じる。このため、電極間絶縁膜９７を破壊するおそれがある。パターニング残り９１Ａと制御ゲート電極１３との間の短絡が回避された場合であっても、製造プロセス中にパターニング残り９１Ａが剥がれて、汚染を引き起こすおそれがある。
【００１５】
以上説明したように特開平７−２９７３０４号公報における課題、すなわち、メモリセルの占有面積が大幅に増大してしまうこと、及び、ＣＭＯＳロジックプロセスとの整合性が低いために微細加工技術を有効に生かすことができないということに対して、特開２０００−６８４８４号公報に、メモリトランジスタ及び選択トランジスタのゲート電極を実質的に同一構造とし、１回のフォトリソグラフィー工程によりこれらのゲート電極のパターンニングを行う技術が開示されている。この様子を図４２から図４６を用いて説明する。
【００１６】
まず図４２に示すように、半導体基板１６上にトンネル酸化膜３７及び第１ポリシリコン層３５を形成する。次に、図示しないフォトレジストを形成し、これをマスクとした第１ポリシリコン層３５のプラズマエッチングを行うことにより、隣接したメモリ素子間で浮遊ゲート電極となるべき分離パターンを形成する。
【００１７】
次に、フォトレジストを剥離した後、図４３に示すように、電極間絶縁膜（ＯＮＯ膜）８８及び第２ポリシリコン層８０を形成する。そして、第２ポリシリコン層８０の上にフォトレジスト８７を所定のパターンに形成する。
【００１８】
次に、フォトレジスト８７をマスクとして、第１ポリシリコン層３５、電極間絶縁膜（ＯＮＯ膜）８８及び第２ポリシリコン層８０を選択的にプラズマエッチングすることにより、図４４に示すように、選択ゲート電極２及び付加ゲート電極１の積層体からなる選択トランジスタＳのゲート電極と、浮遊ゲート電極３及び制御ゲート電極４の積層体からなるメモリトランジスタＭのゲート電極を同時に形成する。
【００１９】
次に、これらゲート電極をマスクとしてイオン注入を行い、選択トランジスタＳのドレイン拡散層８、メモリトランジスタＭのドレイン拡散層でありかつ選択トランジスタＳのソース拡散層である拡散層９、及びメモリトランジスタＭのソース拡散層１０を自己整合的に形成する。そして図４５に示すように、選択トランジスタＳのドレイン拡散層８にドレインコンタクト８６を形成する。なお、図４５では、ドレインコンタクト８６は便宜上、その一壁面のみを示している。
【００２０】
図４６は、このようにして作成されたメモリセルの平面図であり、そのＱ−Ｑ断面図が図４５である。
【００２１】
このように、この従来技術によれば、メモリトランジスタＭのゲート電極と選択トランジスタＳのゲート電極とを実質的に同一構造とし、１回のフォトリソグラフィー工程によりこれらのゲート電極のパターニングを行っているので、両トランジスタのゲート電極の間隔は加工精度の限界まで狭くすることができる。このため、高集積化が比較的容易になる。例えば、メモリトランジスタＭ、選択トランジスタＳのゲート長をそれぞれ０．４μｍとし、メモリトランジスタＭのソース領域１０の長さを０．５μｍとし、ドレインコンタクト８６の半径を０．２μｍとし、ゲートＳ−ドレインコンタクト８６の間のマージンを０．３μｍとし、ゲートＳ−Ｍの間隔を０．３μｍとすれば、メモリセルのセル長（ソース領域１０の中央からドレインコンタクト８６の中央までの長さ）は２．１μｍとなり、前述した特許文献１に開示された不揮発性半導体記憶装置のメモリセル長である２．９μｍと比べて大幅に短縮され、セル面積も約７２％程度まで縮小される。
【００２２】
【特許文献１】
特開平７−２９７３０４号公報
【００２３】
【特許文献２】
特開２０００−６８４８４号公報
【００２４】
【発明が解決しようとする課題】
しかしながら、上記した従来の不揮発性半導体記憶装置の製造方法（特許文献２）においては、選択ゲート電極２を低抵抗化することが非常に困難であるという課題があった。選択ゲート電極２を低抵抗化するためには第１ポリシリコン層３５の不純物濃度を高めればよいけれども、第１ポリシリコン層３５はメモリトランジスタＭの浮遊ゲート電極３としても使用されるので、トンネル酸化膜３７の信頼性への影響を考慮すれば第１ポリシリコン層３の不純物濃度をあまり高めることはできない。
【００２５】
さらに、選択ゲート電極２の上には付加ゲート電極１が形成されているため、最新のＣＭＯＳロジックプロセスで用いられるゲート電極の低抵抗化技術であるサリサイド法によっても、選択ゲート電極２の低抵抗化は不可能である。このため、メモリセルの読み出し動作を高速化させることは非常に難しく、マイクロコンピュータ等のロジック回路と同一半導体基板に集積した際にも、性能向上を阻害する要因となるおそれが高い。
【００２６】
また、特開２０００−６８４８４号公報に開示された技術によれば、選択トランジスタＳ及びメモリトランジスタＭの両トランジスタのゲート電極の間隔を加工精度限界まで狭くすることができ、特開平７−２９７３０４号公報記載の技術と比較するとメモリセルの占有面積を大幅に低減することが可能となったけれども、選択トランジスタＳとメモリトランジスタＭのゲート電極を一体化させたメモリセル構造であるスプリットゲート型トランジスタと比較した場合、約２５％以上占有面積が大きい状況であった。
【００２７】
以上のように、特開２０００−６８４８４号公報に開示された技術においても、マイクロコンピュータとの混載を行う場合、最新のＣＭＯＳロジックプロセスで用いられる微細加工技術を有効に生かすことができす、高集積化に対しても制約が大きい状況であった。
【００２８】
本発明の目的は、製造プロセスが簡易であるとともに高速化、高集積化に適した半導体装置およびその製造方法を提供することにある。
【００２９】
本発明の他の目的は、ＣＭＯＳロジック回路の製造プロセスとの相性に優れた不揮発性半導体記憶装置を内蔵する半導体装置およびその製造方法を提供することにある。
【００３０】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板の表面に形成された第１不純物拡散領域、第２不純物拡散領域および第３不純物拡散領域と、前記第１不純物拡散領域と前記第２不純物拡散領域との間における前記半導体基板の上に形成された第１絶縁膜と、前記第２不純物拡散領域と前記第３不純物拡散領域との間における前記半導体基板の上に形成された第２絶縁膜と、前記第１絶縁膜の上に形成された浮遊ゲート電極と、前記浮遊ゲート電極の上に第３絶縁膜を介して形成された制御ゲート電極と、前記第２の絶縁膜の上に形成された選択ゲート電極と、前記選択ゲート電極の上に直接形成された付加ゲート電極とを具備しており、前記付加ゲート電極は、前記選択ゲート電極と電気的に接続するように接触していることを特徴とする。
【００３１】
本発明に係る半導体装置は、半導体基板の表面に形成された第１不純物拡散領域および第２不純物拡散領域と、前記第１不純物拡散領域と前記第２不純物拡散領域との間における前記半導体基板の上に形成された第１絶縁膜と、前記第１不純物拡散領域と前記第２不純物拡散領域との間における前記半導体基板の上に形成された第２絶縁膜と、前記第１絶縁膜の上に形成された浮遊ゲート電極と、前記浮遊ゲート電極の上に第３絶縁膜を介して形成された制御ゲート電極と、前記浮遊ゲート電極における前記第２絶縁膜側の側面と前記制御ゲート電極における前記第２絶縁膜側の側面と前記制御ゲート電極の上面の一部とを覆うように形成された第４絶縁膜と、前記第４絶縁膜に沿って前記第２絶縁膜の上に形成された選択ゲート電極とを具備することを特徴とする。
【００３２】
本発明に係る半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１導電膜を形成する工程と、前記前記第１導電膜上に第２絶縁膜を形成する工程と、メモリトランジスタを形成すべき領域にある前記第２絶縁膜を残し、選択トランジスタを形成すべき領域にある前記第２絶縁膜を選択的に除去して、前記第１導電膜の表面を露出する工程と、前記第２絶縁膜および前記第の導電膜の露出部上に第２導電膜を形成する工程と、前記第２導電膜、前記第２絶縁膜および前記第１導電膜を順次選択的に除去し、前記メモリトランジスタを形成すべき領域に前記第１導電膜、前記第２絶縁膜および前記第２導電膜の積層構造からなるゲート電極を形成し、また前記選択トランジスタを形成すべき領域に前記第１導電膜および前記第２導電膜の積層構造からなるゲート電極を形成する工程とを包含することを特徴とする。
【００３３】
本発明に係る半導体装置の製造方法は、半導体基板上に、メモリトランジスタおよび選択トランジスタからなる不揮発性半導体記憶素子と、ロジック回路を構成するＭＯＳトランジスタとが形成される半導体装置の製造方法であって、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜上に第２絶縁膜を形成する工程と、前記ＭＯＳトランジスタが形成されるべき領域の前記第２絶縁膜、前記第１導電膜および前記第１絶縁膜を選択的に除去する工程と、前記ＭＯＳトランジスタが形成されるべき前記半導体基板の表面上に第３絶縁膜を形成する工程と、メモリトランジスタを形成すべき領域にある前記第２絶縁膜を残し、選択トランジスタを形成すべき領域にある前記第２絶縁膜を選択的に除去して、前記第１導電膜の表面を露出する工程と、前記第２絶縁膜、前記第１導電膜の露出部および前記第３絶縁膜上に第２導電膜を形成する工程と、前記第２導電膜、前記第２絶縁膜および前記第１導電膜を順次選択的に除去し、前記メモリトランジスタを形成すべき領域に前記第１導電膜、前記第２絶縁膜および前記第２導電膜の積層構造からなるゲート電極を形成し、前記選択トランジスタを形成すべき領域に前記第１導電膜および前記第２導電膜の積層構造からなるゲート電極を形成し、また前記ＭＯＳトランジスタを形成すべき領域に前記第２導電膜からなるゲート電極を形成する工程とを包含することを特徴とする。
【００３４】
本発明に係る半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２導電膜を形成する工程と、前記第２導電膜、前記第２絶縁膜および前記第１導電膜を順次選択的に除去して、メモリトランジスタのゲ−ト電極を形成する工程と、前記メモリトランジスタのゲ−ト電極および前記半導体基板の表面に第３絶縁膜を形成する工程と、前記第３絶縁膜上に第３導電膜を形成する工程と、前記第３導電膜を選択的に除去し、少なくとも前記メモリトランジスタのゲート電極の一部を覆うように選択トランジスタのゲ−ト電極を形成する工程とを包含することを特徴とする。
【００３５】
本発明に係る半導体装置の製造方法は、半導体基板上に、メモリトランジスタおよび選択トランジスタからなる不揮発性半導体記憶素子と、ロジック回路を構成するＭＯＳトランジスタとが形成される半導体装置の製造方法であって、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２導電膜を形成する工程と、前記第２導電膜、前記第２絶縁膜および前記第１導電膜を順次選択的に除去して、メモリトランジスタのゲ−ト電極を形成する工程と、前記メモリトランジスタのゲ−ト電極および前記半導体基板表面に第３絶縁膜を形成する工程と、前記第３絶縁膜上に第３導電膜を形成する工程と、前記第３導電膜を選択的に除去し、少なくとも前記メモリトランジスタのゲート電極の一部を覆うように選択トランジスタのゲ−ト電極を形成するとともに、前記ロジック回路を形成すべき領域に前記ＭＯＳトランジスタのゲート電極を形成する工程とを包含することを特徴とする。
【００３６】
【発明の実施の形態】
本実施の形態に係る半導体装置では、付加ゲート電極は、選択ゲート電極と電気的に接続するように接触している。このため、物理的及び電気的に接続された選択ゲート電極と付加ゲート電極との上に金属シリサイドを形成して低抵抗とすることができる。その結果、メモリセルの読み出し動作を高速化させることができる。
【００３７】
前記半導体基板の表面に形成された第４不純物拡散領域および第５不純物拡散領域と、ロジック回路のＭＯＳトランジスタを構成するために、前記第４不純物拡散領域と前記第５不純物拡散領域との間における前記半導体基板の上に形成されたゲート電極とをさらに具備しており、前記制御ゲート電極と前記付加ゲート電極と前記ゲート電極とは、同一の導電膜材料によって形成されていることが好ましい。
【００３８】
前記第３不純物拡散領域と前記第４不純物拡散領域との間には、素子分離絶縁膜が形成されていることが好ましい。
【００３９】
前記制御ゲート電極および前記付加ゲート電極の上面には、金属シリサイド層がそれぞれ形成されていることが好ましい。
【００４０】
前記浮遊ゲート電極と前記第３絶縁膜と前記制御ゲート電極とは、メモリトランジスタの２層ゲート構造を構成することが好ましい。
【００４１】
前記第１不純物拡散領域は、前記メモリトランジスタのソース領域を構成しており、前記第２不純物拡散領域は、前記メモリトランジスタのドレイン領域を構成していることが好ましい。
【００４２】
前記選択ゲート電極と前記付加ゲート電極とは、選択トランジスタの２層ゲート構造を構成することが好ましい。
【００４３】
前記第２不純物拡散領域は、前記選択トランジスタのソース領域を構成しており、前記第３不純物拡散領域は、前記選択トランジスタのドレイン領域を構成していることが好ましい。
【００４４】
前記第１不純物拡散領域、前記第２不純物拡散領域および前記第３不純物拡散領域の表面には、金属シリサイド層がそれぞれ形成されていることが好ましい。
【００４５】
前記浮遊ゲート電極、前記第３絶縁膜および前記制御ゲート電極の側面には、サイドウォールが形成されていることが好ましい。
【００４６】
前記選択ゲート電極および前記付加ゲート電極の側面には、サイドウォールが形成されていることが好ましい。
【００４７】
前記半導体基板の上には、前記第１ないし前記第３不純物拡散領域と前記浮遊ゲート電極と前記制御ゲート電極と前記選択ゲート電極と前記付加ゲート電極とを覆うように層間絶縁膜が形成されていることが好ましい。
【００４８】
前記層間絶縁膜には、コンタクトホールが前記第１不純物拡散領域に到達するように形成されており、前記層間絶縁膜の上には、金属配線層が前記コンタクトホールを通って前記第１不純物拡散領域と接続するように形成されていることが好ましい。
【００４９】
前記半導体基板の表面に形成された第３不純物拡散領域および第４不純物拡散領域と、ロジック回路のＭＯＳトランジスタを構成するために、前記第３不純物拡散領域と前記第４不純物拡散領域との間における前記半導体基板の上に形成されたゲート電極とをさらに具備しており、前記選択ゲート電極と前記ゲート電極とは、同一の導電膜材料によって形成されていることが好ましい。
【００５０】
前記制御ゲート電極の上面の一部および前記選択ゲート電極の上面には、金属シリサイド層がそれぞれ形成されていることが好ましい。
【００５１】
前記浮遊ゲート電極と前記第３絶縁膜と前記制御ゲート電極とは、メモリトランジスタの２層ゲート構造を構成することが好ましい。
【００５２】
前記選択ゲート電極は、選択トランジスタの１層ゲート構造を構成することが好ましい。
【００５３】
本実施の形態に係る半導体装置の製造方法では、第２導電膜、第２絶縁膜および第１導電膜を順次選択的に除去し、メモリトランジスタを形成すべき領域に第１導電膜、第２絶縁膜および第２導電膜の積層構造からなるゲート電極を形成し、また選択トランジスタを形成すべき領域に第１導電膜および第２導電膜の積層構造からなるゲート電極を形成する。このため、物理的及び電気的に接続された選択ゲート電極と付加ゲート電極との上に金属シリサイドを形成して低抵抗とすることができる。その結果、メモリセルの読み出し動作を高速化させることができる。
【００５４】
以下、図面を参照して本発明の実施の形態を説明する。
【００５５】
本実施の形態では、ＣＭＯＳロジック回路とともに形成される不揮発性半導体記憶装置について説明する。但し、本発明による不揮発性半導体記憶装置は単体の不揮発性半導体記憶装置としてもよい。
【００５６】
（実施の形態１）
実施の形態１による不揮発性半導体記憶装置のメモリセル構造は、図１及び図２（ａ）〜図２（ｃ）に示すとおりであり、図１はその平面図、図２（ａ）は図１におけるＡ−Ａ断面図、図２（ｂ）は図１におけるＢ−Ｂ断面図、図２（ｃ）は図１におけるＣ−Ｃ断面図である。
【００５７】
図２（ａ）に示すとおり、実施の形態１による不揮発性半導体記憶装置のメモリセルは、メモリトランジスタＭと選択トランジスタＳとからなる２トランジスタ構成である。すなわち、ドレイン線２９とソース線３０との間には選択トランジスタＳ及びメモリトランジスタＭが直列に接続されており、メモリトランジスタＭは浮遊ゲート電極３と電極間絶縁膜７及び制御ゲート電極４とからなる２層ゲート構造を有し、選択トランジスタＳは第１のゲート電極（選択ゲート電極）２と第２のゲート電極（付加ゲート電極）１とからなる２層ゲート構造を有し、第１のゲート電極（選択ゲート電極）２と第２のゲート電極（付加ゲート電極）１とは、互いに接するように形成され、電気的に接続している。
【００５８】
メモリセルは、図１おける紙面の上下方向に連続して配列されている。したがって、図２（ｂ）に示すとおり、メモリトランジスタＭの制御ゲート電極４も、図１おける紙面の上下方向へ途切れることなく連続的に形成されているが、浮遊ゲート電極３は分離パターン１４にて各メモリセル毎に分離されている。したがって、メモリトランジスタＭに関しては、浮遊ゲート電極３は各メモリセル毎に独立であり、制御ゲート電極４は連続的に形成されていて各メモリセルに共通となる。
【００５９】
図２（ｃ）に示すとおり、選択トランジスタＳの第２ゲート電極（付加ゲート電極）電極１は、図１おける紙面の上下方向へ途切れることなく連続的に形成されているが、第１ゲート電極（選択ゲート電極）２は分離パターン１４にて各メモリセル毎に分離されている。しかし、選択トランジスタＳに関しては、第１ゲート電極（選択ゲート電極）２の少なくとも上面と第２ゲート電極（付加ゲート電極）１の底面とは互いに接しているため、選択トランジスタＳのゲート電極は連続的に形成されていて各メモリセルに共通となる。
【００６０】
図１及び図２（ａ）〜図２（ｃ）に示すメモリセルの構造をより詳細に説明すると、選択トランジスタＳは、ドレイン領域８、ソース領域９（メモリトランジスタＭのドレイン領域を兼用している）、選択ゲート電極２、及び付加ゲート電極１からなる。ドレイン領域８の表面にはチタンシリサイド（ＴｉＳｉ）層１５が形成され、ソース領域９の表面にもチタンシリサイド（ＴｉＳｉ）層１５が形成されて低抵抗化が図られている。また、選択ゲート電極２は、トンネル酸化膜６を介してＰウェル２６上に形成されており、付加ゲート電極１は、選択ゲート電極２上に接続されるように形成されている。なお、付加ゲート電極１上面にもチタンシリサイド（ＴｉＳｉ）層１５が形成され、選択トランジスタＳのゲート電極として低抵抗化が図られている。
【００６１】
同様に、メモリトランジスタＭは、ドレイン領域９（選択トランジスタＳのソース領域を兼用している）、ソース領域１０、第１のゲート電極（浮遊ゲート電極）３、電極間絶縁膜７及び第２のゲート電極（制御ゲート電極）４からなる。ソース領域１０の表面にはチタンシリサイド（ＴｉＳｉ）層１５が形成されて低抵抗化が図られている。また、浮遊ゲート電極３は、トンネル酸化膜５を介してＰウェル２６上に形成されており、制御ゲート電極４は、電極間絶縁膜７を介して浮遊ゲート電極３上に形成されている。なお、制御ゲート電極４の上面はチタンシリサイド（ＴｉＳｉ）層１５が形成されて、低抵抗化が図られている。
【００６２】
図２（ａ）に示すとおり、メモリセルはその全体を層間絶縁膜２１にて覆われており、メモリセルのドレイン領域８は、層間絶縁膜２に形成されたコンタクトホール２３を介して、アルミニウム配線層によって構成されるドレイン線２９へ引き出されている。また、メモリセルのソース領域１０は、層間絶縁膜２１に形成されたコンタクトホール２２を介して、アルミニウム配線層１４９によって構成されるソース線３０へ引き出されている。
【００６３】
図３〜図１８は、実施の形態１における不揮発性半導体記憶装置の製造方法を示す工程図であり、これらを参照しながら実施の形態１による不揮発性半導体記憶装置の製造方法について説明する。
【００６４】
まず、図３に示すように、Ｐ型シリコン基板１６に、シリコン酸化膜からなる素子分離絶縁膜１４、及び、シリコン酸化膜からなる保護酸化膜３４を形成する。次いで、不純物拡散法またはイオン注入法を用いてメモリセル領域の深いＮウェル３２及びＰウェル２６を形成するとともに、ロジック領域のＰウェル３３を形成する。
【００６５】
つぎに、バッファード弗酸を用いて保護酸化膜３４を除去した後に、図４に示すように、熱酸化によりトンネル酸化膜３７を形成し、続いて全面に第１のポリシリコン層３５を形成する。
【００６６】
次に、図５に示すように、フォトリソグラフィー法により所定のフォトレジスト３６を形成する。フォトレジスト３６をマスクとして第１のポリシリコン層３５に対してプラズマエッチングを行い、フォトレジスト３６に覆われていない箇所における第１のポリシリコン層３５を除去する。ここで、フォトレジスト３６に覆われていない箇所とは、メモリセル領域のうち図１、図２（ｂ）および図２（ｃ）に示した分離パターン３１となる部分である。
【００６７】
パターニングが完了した後、フォトレジスト３６を除去する。このようなパターニングが施されたメモリセル領域の平面図を図６に示す。図６に示すように、加工後の第１のポリシリコン層３５及び形成された分離パターン３１は、単純なライン＆スペースの形状となる。
【００６８】
また、図７（ａ）は図６におけるＡ−Ａ断面図、図７（ｂ）は図６におけるＢ−Ｂ断面図、図７（ｃ）は図６におけるＣ−Ｃ断面図である。このパターニングにより、図７（ｂ）及び図７（ｃ）から明らかなように、メモリセル領域の分離パターン３１となる部分のみが開口される。なお、上述したように分離パターン３１は、個々のメモリセルの浮遊ゲート電極３及び選択ゲート電極２を分割するためのスリットである。
【００６９】
次に、図８に示すように、電極間絶縁膜７を全面に形成する。ここで、電極間絶縁膜７としては、ＯＮＯ膜が好適である。
【００７０】
次に、図９に示すように、フォトリソグラフィー技術を用いてパターニングを行い、ロジック領域における電極間絶縁膜７と第１のポリシリコン層３５及びトンネル酸化膜３７を除去する。これにより、図９に示すように、ロジック領域においてはＰウェル３が再び露出することとなる。
【００７１】
このようにロジック領域におけるＰウェル３を露出させた後、図１０に示すように、熱酸化工程によってロジック領域にゲート酸化膜３８を形成する。
【００７２】
次に、図１１に示すように、ロジック領域およびメモリセルトランジスタ形成領域を覆う所定のフォトレジスト３９を形成する。その後、メモリセル領域のうち、選択トランジスタを形成する領域における電極間絶縁膜７を除去する。これにより、選択トランジスタを形成する領域における第１のポリシリコン層３５が露出される。
【００７３】
その後、図１２に示すように、全面に第２のポリシリコン層４０を形成する。これにより、選択トランジスタを形成する領域において、第１のポリシリコン層３５と第２のポリシリコン層４０とが接するように形成された状態が実現できる。
【００７４】
次にメモリセルの形成工程を図１３に示す。ここでは、所定のフォトレジスト４１を形成する。フォトレジスト４１は、ロジック領域の全面を覆う部分と、メモリセル領域のうち選択トランジスタＳとなる箇所を覆う部分と、メモリセル領域のうちメモリトランジスタＭとなる箇所を覆う部分とからなる。このような３つの部分からなるフォトレジスト４１をマスクとして、第２のポリシリコン層４０、電極間絶縁膜７、及び第１のポリシリコン層３５に対してプラズマエッチングを行って、フォトレジスト４１に覆われていない箇所におけるこれら各層を除去し、トンネル酸化膜３７を露出させる。さらに、露出したトンネル酸化膜３７を介してＰウェル２６へイオン注入を行い、拡散層８、９および１０を形成する。その後、フォトレジスト４１を除去する。
【００７５】
このように、選択トランジスタＳ及びメモリトランジスタＭはいずれも２重ゲート構造となるが、図５〜図７に示したパターニング工程により浮遊ゲート電極３には分離パターン３１が形成されているので、浮遊ゲート電極３に関しては各メモリセル毎に独立となる。選択ゲート電極２にも分離パターン３１が形成されているが、付加ゲート電極１と接しており電気的に接続されているため、選択トランジスタＳの選択ゲート電極２及び付加ゲート電極１は、いずれも各メモリセルに共通となる。また、メモリトランジスタＭの制御ゲート電極４も各メモリセルに共通となる。なお、上記パターニングにより、選択トランジスタＳ部分における第１のポリシリコン層３５は選択ゲート電極２となり、また第２のポリシリコン層４０は付加ゲート電極１となる。さらに、メモリトランジスタＭ部分における第１のポリシリコン層３５は浮遊ゲート電極３となり、第２のポリシリコン層４０は制御ゲート電極４となる。
【００７６】
ここで、選択トランジスタＳのゲート電極とメモリトランジスタＭのゲート電極との間隔について述べると、これらのゲート電極のパターニングは、図１３に示すように一つのフォトレジスト４１により同時に行われていることから、両者の間隔は微細加工の精度限界まで狭められている。例えば、加工精度限界が０．３μｍであるとすれば、両者の間隔も０．３μｍまで狭くすることができる。
【００７７】
メモリセルを形成した後は、ロジック領域のトランジスタの形成工程へと移る。まず、フォトリソグラフィー法により図１４に示す所定のフォトレジスト４２を形成する。このフォトレジスト４２は、ロジック領域のうちゲート電極となるべき部分、及びメモリセル領域全面を覆っている。
【００７８】
次に、このフォトレジスト４２をマスクとして第２のポリシリコン層４０に対してプラズマエッチングを行い、フォトレジスト４２に覆われていない箇所における第２のポリシリコン層４０を除去する。さらに、露出したゲート酸化膜３８を介してロジック領域におけるＰウェル３３へＬＤＤイオン注入を行い、ＬＤＤ拡散層４３を形成する。すなわち、このパターニングにより、第２のゲート電極４０が、ロジックトランジスタＴのゲート電極のうちゲート電極１３となる。
【００７９】
次に、図１５に示すように、選択トランジスタＳ、メモリトランジスタＭ、及びロジックトランジスタＴの各ゲート電極にサイドウォール２０および４４を形成する。なお、この工程により、露出していたトンネル酸化膜３７、及びゲート酸化膜３８はいずれも除去される。
【００８０】
次に、図１６に示すように、メモリセル領域の全面を覆うフォトレジスト４５を形成し、これをマスクとしてロジック領域にイオン注入を行い、ロジックトランジスタＴの拡散層４６を形成する。その後、フォトレジスト４５を除去する。
【００８１】
フォトレジスト４５を除去した後、チタンスパッタおよびチタンシリサイド層形成を行う。これにより、図１７に示すように、選択トランジスタＳ及びメモリトランジスタＭの拡散層表面にはチタンシリサイド（ＴｉＳｉ）層１５がそれぞれ形成され、制御ゲート電極４１および付加ゲート電極１の表面にはチタンシリサイド（ＴｉＳｉ）層１５がそれぞれ形成され、ロジックトランジスタＴの拡散層１５の表面及びロジックトランジスタのゲート電極表面１３にもチタンシリサイド（ＴｉＳｉ）層１５がそれぞれ形成される。
【００８２】
そして、図１８に示すように、層間絶縁膜２１を全面に形成し、これにコンタクトホール２２および２３を設けて、それぞれアルミ配線によって構成されるドレイン線２９およびソース線３０と接続する。
【００８３】
以上説明したように、実施の形態１による不揮発性半導体記憶装置では、メモリトランジスタＭのゲート電極と選択トランジスタＳのゲート電極とを１回のフォトリソグラフィー工程によりこれらゲート電極のパターニングを行っているので、両トランジスタのゲート電極間隔は加工精度限界まで狭くすることができ、高集積化に大きく寄与する。
【００８４】
さらに、このような不揮発性半導体記憶装置をＣＭＯＳロジック回路と同一の半導体基板に集積することを考慮しても、上記説明から分かるとおり、プロセス上の相性は非常によい。すなわち、メモリトランジスタＭの制御ゲート電極４１及び選択トランジスタＳの付加ゲート電極１はロジックトランジスタＴのゲート電極１３と同一の導電膜により形成することができる等、両者には共通のプロセスが多い。この点は、スプリットゲート型のメモリセルによっては得られない、本発明の大きな特徴である。
【００８５】
また、選択トランジスタＳの付加ゲート電極１は下層の選択ゲート電極２と接触し、電気的に接続されている。したがって、前述した特許文献２の不揮発性半導体記憶装置と比べて、選択トランジスタのゲート電極の抵抗値は約１００Ω／□から数Ω／□へと大幅に低減される。これにより、メモリセルの読み出し動作を高速化させることことが可能となり、高性能な不揮発性半導体記憶装置を得ることができる。
【００８６】
選択ゲートの低抵抗化は、読み出し電流が小さいＰｃｈトランジスタの場合に読み出し速度の改善効果が顕著となる。
【００８７】
また、実施の形態１によると、分離パターン３１は単純なライン・＆・スペース形状にすることができる。このことは、前述した特許文献２の不揮発性半導体記憶装置の製造方法での分離パターンが矩形であったことと比べると、加工精度が大幅に向上するため、特性ばらつきの大幅な低減が可能となる。
【００８８】
以上説明したとおり、本発明の実施の形態１による不揮発性半導体記憶装置及びその製造方法によれば、メモリトランジスタＭのゲート電極と選択トランジスタＳのゲート電極とは構造が異なるが、１回のフォトリソグラフィー工程によりこれらゲート電極のパターニングを行っているので、両トランジスタのゲート電極間隔は加工精度限界まで狭くすることができる。
【００８９】
また、選択トランジスタＳの付加ゲート電極は下層の選択ゲート電極と接触し、電気的に接続されている。したがって、サリサイド法等によって選択トランジスタのゲート電極の低抵抗化が容易であり、その抵抗値は従来の約１００Ω／□から数Ω／□へと大幅に低減される。これにより、メモリセルの読み出し動作を高速化させることが可能となり、高性能な不揮発性半導体記憶装置を得ることができる。
【００９０】
さらに、浮遊ゲート電極の分離パターンは単純なライン＆スペース形状にすることができる。このことにより、従来の不揮発性半導体記憶装置の製造方法での分離パターンが矩形であったことと比べると、加工精度が大幅に向上するため特性ばらつきの大幅な低減が可能となる。
【００９１】
さらに、メモリセル領域の製造プロセスとロジック領域の製造プロセスとの相性が非常によく、製造工程の大幅な増加をもたらさないことから、製造コストを低く抑えることが可能となる。
【００９２】
（実施の形態２）
実施の形態２による不揮発性半導体記憶装置のメモリセル構造は、図１９及び図２０（ａ）及び図２０（ｂ）に示すとおりであり、図１９はその平面図、図２０（ａ）は図１９におけるＤ−Ｄ断面図、図２０（ｂ）は図１９におけるＥ−Ｅ断面図である。
【００９３】
図２０（ａ）に示すとおり、実施の形態２による不揮発性半導体記憶装置のメモリセルは、メモリトランジスタＭと選択トランジスタＳとからなる２トランジスタ構成である。すなわち、ドレイン線２９とソース線３０との間には選択トランジスタＳ及びメモリトランジスタＭが直列接続されており、メモリトランジスタＭは浮遊ゲート電極３と電極間絶縁膜７と制御ゲート電極４とからなる２層ゲート構造を有し、選択トランジスタＳは選択ゲート電極２Ａからなる１層ゲート構造を有している。
【００９４】
メモリセルは、図１９おける紙面の上下方向に連続して配列されている。したがって、図２０（ｂ）に示すとおり、メモリトランジスタＭの制御ゲート電極４も、図１９おける紙面の上下方向へ途切れることなく連続的に形成されているが、浮遊ゲート電極３は分離パターン３１にて各メモリセル毎に分離されている。したがって、メモリトランジスタＭに関しては、浮遊ゲート電極３は各メモリセル毎に独立であり、制御ゲート電極４は連続的に形成されていて各メモリセルに共通となる。また、選択トランジスタＳも連続的に形成されていて各メモリセルに共通となる。
【００９５】
図１９及び図２０（ａ）及び図２０（ｂ）に示すメモリセルの構造をより詳細に説明すると、メモリセルはドレイン領域８およびソース領域１０を備えている。ドレイン領域８の表面にチタンシリサイド（ＴｉＳｉ）層１５が形成され、ソース領域１０の表面にチタンシリサイド（ＴｉＳｉ）層１５が形成されて低抵抗化が図られている。
【００９６】
メモリトランジスタＭは、第１のゲート電極（浮遊ゲート電極）３、電極間絶縁膜７及び第２のゲート電極（制御ゲート電極）４からなる。浮遊ゲート電極３は、トンネル酸化膜５を介してＰウェル２６上に形成されており、制御ゲート電極４は、電極間絶縁膜７を介して浮遊ゲート電極３上に形成されている。なお、制御ゲート電極４の上面の一部にはチタンシリサイド（ＴｉＳｉ）層１５が形成されて、低抵抗化が図られている。
【００９７】
さらに、浮遊ゲート電極３の一側面ならびに制御ゲート電極４の一側面及び少なくとも制御ゲート電極４の上面の一部に形成された電極間絶縁膜４７が形成されており、ゲート酸化膜６を介して、Ｐウェル２６上に選択ゲート電極２Ａが形成されている。選択ゲート電極２Ａの上面にもチタンシリサイド（ＴｉＳｉ）層１５が形成され、低抵抗化が図られている。
【００９８】
図２０（ａ）に示すとおり、メモリセルはその全体を層間絶縁膜２１にて覆われており、メモリセルのドレイン領域８は、層間絶縁膜２１に形成されたコンタクトホール２３を介してアルミニウム配線層によって構成されたドレイン線２９へ引き出されている。また、メモリセルのソース領域１０は、層間絶縁膜２１に形成されたコンタクトホール２２を介してアルミニウム配線層によって構成されたソース線３０へ引き出されている。
【００９９】
図２１〜図３６は、実施の形態２における不揮発性半導体記憶装置の製造方法を示す工程図であり、これらを参照しながら実施の形態２による不揮発性半導体記憶装置の製造方法について説明する。
【０１００】
まず、図２１に示すように、Ｐ型シリコン基板１６に、シリコン酸化膜からなる素子分離絶縁膜１４、及び、シリコン酸化膜からなる保護酸化膜３４を形成する。次いで、不純物拡散法またはイオン注入法を用いてメモリセル領域の深いＮウェル３２及びＰウェル２６を形成するとともに、ロジック領域のＰウェル３３を形成する。
【０１０１】
つぎに、バッファード弗酸を用いて保護酸化膜３４を除去した後に、図２２に示すように、熱酸化によりトンネル酸化膜３７を形成し、続いて全面に第１のポリシリコン層３５を形成する。
【０１０２】
次に、図２３に示すように、フォトリソグラフィー法により所定のフォトレジスト３６を形成する。フォトレジスト３６をマスクとして第１のポリシリコン層３５に対してプラズマエッチングを行い、フォトレジスト３６に覆われていない箇所における第１のポリシリコン層３５を除去する。ここで、フォトレジスト３６に覆われていない箇所とは、メモリセル領域のうち図１９、図２０に示した分離パターン３１となる部分である。
【０１０３】
パターニングが完了した後、フォトレジスト３６を除去する。このようなパターニングが施されたメモリセル領域の平面図を図２４に示す。図２４に示すように、加工後の第１のポリシリコン層３５及び形成された分離パターン３１は、単純なライン＆スペースの形状となる。また、図２５（ａ）は図２４におけるＤ−Ｄ断面図、図２５（ｂ）は図２４におけるＥ−Ｅ断面図である。このパターニングにより、図２５（ｂ）から明らかなように、メモリセル領域の分離パターン３１となる部分のみが開口される。なお、上述したように分離パターン３１は、個々のメモリセルの浮遊ゲート電極３を分割するためのスリットである。
【０１０４】
次に、図２６に示すように、電極間絶縁膜７を全面に形成する。ここで、電極間絶縁膜７としては、ＯＮＯ膜が好適である。その後、全面に第２のポリシリコン層４８を形成する。
【０１０５】
次に、メモリセルの形成工程を図２７に示す。ここでは、所定のフォトレジスト４９を形成する。フォトレジスト４９はメモリトランジスタＭとなる箇所を覆う部分からなる。このようなフォトレジスト４９をマスクとして、第２のポリシリコン層４８、電極間絶縁膜７、及び第１のポリシリコン層３５、トンネル酸化膜３７に対してプラズマエッチングを行って、フォトレジスト４９に覆われていない箇所におけるこれら各層を除去する。
【０１０６】
このように、メモリトランジスタＭは２層ゲート構造となるが、図２３〜図２５に示したパターニング工程により浮遊ゲート電極３には分離パターン３１が形成されているので、浮遊ゲート電極３に関しては各メモリセル毎に独立となる。メモリトランジスタＭの制御ゲート電極４は各メモリセルに共通となる。
【０１０７】
なお、上記パターニングにより、メモリトランジスタＭ部分における第１のポリシリコン層３５は浮遊ゲート電極３となり、第２のポリシリコン層４８は制御ゲート電極４となる。
【０１０８】
メモリセルを形成した後は、選択トランジスタおよびロジック領域のトランジスタの形成工程へと移る。
【０１０９】
次に、図２８に示すように、シリコン酸化膜５０を全面に形成する。シリコン酸化膜５０の形成方法としては熱酸化が最適である。なぜなら、熱酸化でシリコン酸化膜５０を形成した場合、シリコン基板１６上に対して、第１のポリシリコン層３５および第２のポリシリコン層４８上の方が膜厚として約２倍厚く形成されるので、制御ゲート電極４と後ほど形成される選択ゲート電極２Ａとの間の絶縁耐性が向上する。それとともにシリコン酸化膜５０は後述する選択トランジスタおよびＣＭＯＳロジック領域のトランジスタのゲート酸化膜となるべきものであるからである。あるいは、ＣＶＤ法と熱酸化の組合せでシリコン酸化膜５０を形成しても、所定の膜厚のシリコン酸化膜が形成できる。
【０１１０】
次に、図２９に示すように、第３のポリシリコン層５１を全面に形成する。その後、フォトリソグラフィー法により所定のフォトレジスト５２を形成する。このフォトレジスト５２は、メモリセル領域においては選択トランジスタのゲート電極となる部分、及び、ロジック領域のうちゲート電極となるべき部分を覆っている。
【０１１１】
次に、図３０に示すように、フォトレジスト５２をマスクとして第３のポリシリコン層５１に対してプラズマエッチングを行い、フォトレジスト５２に覆われていない箇所における第３のポリシリコン層５１を除去する。すなわち、このパターニングにより、第３のポリシリコン層５１から選択ゲート電極２Ａ及びロジックトランジスタＴのゲート電極１３が形成される。また、シリコン酸化膜５０から、選択トランジスタのゲート酸化膜６と電極間絶縁膜４７及びロジックトランジスタＴのゲート酸化膜が形成される。
【０１１２】
次に、図３１に示すように、フォトリソグラフィー法により所定のフォトレジストパターン５３を形成する。露出したシリコン酸化膜５０を介してメモリセル領域におけるＰウェル２６へイオン注入を行い、拡散層８及び１０を形成する。
【０１１３】
ここで、選択トランジスタＳのゲート電極とメモリトランジスタＭのゲート電極との間隔について述べると、これらゲート電極のパターニングは、図３０に示すように自己整合的に形成されることから、両者の間隔は電極間絶縁膜４７の膜厚まで狭められている。例えば、電極間絶縁膜４７の膜厚が３０ｎｍであるとすれば、両者の間隔も３０ｎｍまで狭くすることができる。
【０１１４】
さらに、図３２に示すように、露出したシリコン酸化膜５０を介してロジック領域におけるＰウェル３３へＬＤＤイオン注入を行い、ＬＤＤ拡散層４３を形成する。
【０１１５】
次に、図３３に示すように、選択トランジスタＳ、メモリトランジスタＭ、及びロジックトランジスタＴの各ゲート電極にサイドウォール２０および４４を形成する。なお、この工程により、露出していたシリコン酸化膜５０は除去される。また、メモリトランジスタＭの制御ゲート電極４上面の一部も露出される。
【０１１６】
次に、図３４に示すように、メモリセル領域の全面を覆うフォトレジスト５４を形成し、これをマスクとしてロジック領域にイオン注入を行い、ロジックトランジスタＴの拡散層４６を形成する。その後、フォトレジスト５４を除去する。
【０１１７】
フォトレジスト５４を除去した後、チタンスパッタおよびチタンシリサイド層形成を行う。これにより、図３５に示すように、選択トランジスタＳ及びメモリトランジスタＭの拡散層表面にチタンシリサイド（ＴｉＳｉ）層１５がそれぞれ形成され、制御ゲート電極４および選択ゲート電極２Ａの表面にチタンシリサイド（ＴｉＳｉ）層１５がそれぞれ形成され、ロジックトランジスタＴの拡散層の表面及びロジックトランジスタのゲート電極１３の表面にもチタンシリサイド（ＴｉＳｉ）層１５がそれぞれ形成される。
【０１１８】
そして、図３６に示すように、層間絶縁膜２１Ａを全面に形成し、これにコンタクトホール２２および２３を設けて、それぞれアルミ配線によって構成されるドレイン船２９およびソース線３０と接続する。
【０１１９】
以上説明したように、実施の形態２による不揮発性半導体記憶装置では、メモリトランジスタＭのゲート電極と選択トランジスタＳのゲート電極とを自己整合的にパターニングを行っているので、両トランジスタのゲート電極間隔は電極間絶縁膜４７の膜厚まで狭くすることができ、高集積化に非常に大きく寄与する。
【０１２０】
さらに、このような不揮発性半導体記憶装置をロジック回路と同一半導体基板に集積することを考慮しても、上記説明から分かるとおり、プロセス上の相性は非常によい。すなわち、選択トランジスタＳのゲート電極２ＡはロジックトランジスタＴのゲート電極１３と同一の導電膜により形成することができる等、両者には共通のプロセスが多い。
【０１２１】
また、選択トランジスタＳのゲート電極２Ａは一層のポリシリコン層から形成されている。したがって、前述した特許文献２の不揮発性半導体記憶装置と比べて、選択トランジスタのゲート電極の抵抗値は約１００Ω／□から数Ω／□へと大幅に低減される。これにより、メモリセルの読み出し動作を高速化させることことが可能となり、高性能な不揮発性半導体記憶装置を得ることができる。
【０１２２】
選択ゲートの低抵抗化は、読み出し電流が小さいＰｃｈトランジスタの場合に読み出し速度の改善効果が顕著となる。
【０１２３】
また、実施の形態２によると、分離パターン３１は単純なライン・＆・スペース形状にできる。このことは、前述した特許文献２の不揮発性半導体記憶装置の製造方法での分離パターンが矩形であったことと比べると、加工精度が大幅に向上するため特性ばらつきの大幅な低減が可能となる。
【０１２４】
以上のように実施の形態２による不揮発性半導体記憶装置及びその製造方法によれば、メモリトランジスタＭのゲート電極と選択トランジスタＳのゲート電極との間隔は、電極間絶縁膜の膜厚である数１０ｎｍまで狭くすることができ、高集積化に非常に大きく寄与する。
【０１２５】
さらに、実施の形態２による不揮発性半導体記憶装置及びその製造方法によれば、選択トランジスタＳのゲート電極は一層のポリシリコン層から形成されている。したがって、サリサイド法等によって選択トランジスタのゲート電極の低抵抗化が容易であり、その抵抗値は従来の約１００Ω／□から数Ω／□へと大幅に低減される。これにより、メモリセルの読み出し動作を高速化させることことが可能となり、高性能な不揮発性半導体記憶装置を得ることができる。
【０１２６】
【発明の効果】
以上のように本発明によれば、製造プロセスが簡易であるとともに高速化、高集積化に適した半導体装置およびその製造方法を提供することができる。
【０１２７】
また本発明によれば、ＣＭＯＳロジック回路の製造プロセスとの相性に優れた不揮発性半導体記憶装置を内蔵する半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置のメモリセル構造を示す平面図である。
【図２】（ａ）は図１に示す面ＡＡに沿った断面図であり、
（ｂ）は図１に示す面ＢＢに沿った断面図であり、
（ｃ）は図１に示す面ＣＣに沿った断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図７】（ａ）は図６に示す面ＡＡに沿った断面図であり、
（ｂ）は図６に示す面ＢＢに沿った断面図であり、
（ｃ）は図６に示す面ＣＣに沿った断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１９】実施の形態２に係る半導体装置のメモリセル構造を示す平面図である。
【図２０】（ａ）は図１９に示す面ＤＤに沿った断面図であり、
（ｂ）は図１９に示す面ＥＥに沿った断面図である。
【図２１】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２２】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２３】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２４】実施の形態２に係る半導体装置の製造方法を示す平面図である。
【図２５】（ａ）は図２４に示す面ＤＤに沿った断面図であり、
（ｂ）は図２４に示す面ＥＥに沿った断面図である。
【図２６】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２７】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２８】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２９】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図３０】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図３１】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図３２】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図３３】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図３４】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図３５】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図３６】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図３７】従来の半導体装置の製造方法を示す断面図である。
【図３８】従来の半導体装置の製造方法を示す断面図である。
【図３９】従来の半導体装置の製造方法を示す断面図である。
【図４０】従来の半導体装置の製造方法を示す断面図である。
【図４１】従来の半導体装置の製造方法を示す平面図である。
【図４２】従来の他の半導体装置の製造方法を示す断面図である。
【図４３】従来の他の半導体装置の製造方法を示す断面図である。
【図４４】従来の他の半導体装置の製造方法を示す断面図である。
【図４５】従来の他の半導体装置の製造方法を示す断面図である。
【図４６】従来の他の半導体装置の製造方法を示す平面図である。
【符号の説明】
１ 付加ゲート電極
２ 選択ゲート電極
３ 浮遊ゲート電極
４ 制御ゲート電極
５、６、７ 絶縁膜
８、９、１０、１１、１２ 不純物拡散領域
１３ ゲート電極
１４ 素子分離絶縁膜
１５ 金属シリサイド膜
１６ 半導体基板
２８ メモリセル
１００ 半導体装置

Claims (23)

1. 半導体基板の表面に形成された第１不純物拡散領域、第２不純物拡散領域および第３不純物拡散領域と、
   前記第１不純物拡散領域と前記第２不純物拡散領域との間における前記半導体基板の上に形成された第１絶縁膜と、
   前記第２不純物拡散領域と前記第３不純物拡散領域との間における前記半導体基板の上に形成された第２絶縁膜と、
   前記第１絶縁膜の上に形成された浮遊ゲート電極と、
   前記浮遊ゲート電極の上に第３絶縁膜を介して形成された制御ゲート電極と、
   前記第２の絶縁膜の上に形成された選択ゲート電極と、
   前記選択ゲート電極の上に直接形成された付加ゲート電極とを具備しており、
   前記付加ゲート電極は、前記選択ゲート電極と電気的に接続するように接触していることを特徴とする半導体装置。
2. 前記半導体基板の表面に形成された第４不純物拡散領域および第５不純物拡散領域と、
   ロジック回路のＭＯＳトランジスタを構成するために、前記第４不純物拡散領域と前記第５不純物拡散領域との間における前記半導体基板の上に形成されたゲート電極とをさらに具備しており、
   前記制御ゲート電極と前記付加ゲート電極と前記ゲート電極とは、同一の導電膜材料によって形成されている、請求項１記載の半導体装置。
3. 前記第３不純物拡散領域と前記第４不純物拡散領域との間には、素子分離絶縁膜が形成されている、請求項２記載の半導体装置。
4. 前記制御ゲート電極および前記付加ゲート電極の上面には、金属シリサイド層がそれぞれ形成されている、請求項１記載の半導体装置。
5. 前記浮遊ゲート電極と前記第３絶縁膜と前記制御ゲート電極とは、メモリトランジスタの２層ゲート構造を構成する、請求項１記載の半導体装置。
6. 前記第１不純物拡散領域は、前記メモリトランジスタのソース領域を構成しており、
   前記第２不純物拡散領域は、前記メモリトランジスタのドレイン領域を構成している、請求項５記載の半導体装置。
7. 前記選択ゲート電極と前記付加ゲート電極とは、選択トランジスタの２層ゲート構造を構成する、請求項１記載の半導体装置。
8. 前記第２不純物拡散領域は、前記選択トランジスタのソース領域を構成しており、
   前記第３不純物拡散領域は、前記選択トランジスタのドレイン領域を構成している、請求項７記載の半導体装置。
9. 前記第１不純物拡散領域、前記第２不純物拡散領域および前記第３不純物拡散領域の表面には、金属シリサイド層がそれぞれ形成されている、請求項１記載の半導体装置。
10. 前記浮遊ゲート電極、前記第３絶縁膜および前記制御ゲート電極の側面には、サイドウォールが形成されている、請求項１記載の半導体装置。
11. 前記選択ゲート電極および前記付加ゲート電極の側面には、サイドウォールが形成されている、請求項１記載の半導体装置。
12. 前記半導体基板の上には、前記第１ないし前記第３不純物拡散領域と前記浮遊ゲート電極と前記制御ゲート電極と前記選択ゲート電極と前記付加ゲート電極とを覆うように層間絶縁膜が形成されている、請求項１記載の半導体装置。
13. 前記層間絶縁膜には、コンタクトホールが前記第１不純物拡散領域に到達するように形成されており、
    前記層間絶縁膜の上には、金属配線層が前記コンタクトホールを通って前記第１不純物拡散領域と接続するように形成されている、請求項１記載の半導体装置。
14. 前記半導体基板には、第１不純物拡散領域、第２不純物拡散領域および第３不純物拡散領域を囲むようにＰウェルが形成されており、
    前記第１絶縁膜および前記第２絶縁膜は、前記Ｐウェルの上に形成されている、請求項１記載の半導体装置。
15. 半導体基板の表面に形成された第１不純物拡散領域および第２不純物拡散領域と、
    前記第１不純物拡散領域と前記第２不純物拡散領域との間における前記半導体基板の上に形成された第１絶縁膜と、
    前記第１不純物拡散領域と前記第２不純物拡散領域との間における前記半導体基板の上に形成された第２絶縁膜と、
    前記第１絶縁膜の上に形成された浮遊ゲート電極と、
    前記浮遊ゲート電極の上に第３絶縁膜を介して形成された制御ゲート電極と、
    前記浮遊ゲート電極における前記第２絶縁膜側の側面と前記制御ゲート電極における前記第２絶縁膜側の側面と前記制御ゲート電極の上面の一部とを覆うように形成された第４絶縁膜と、
    前記第４絶縁膜に沿って前記第２絶縁膜の上に形成された選択ゲート電極とを具備することを特徴とする半導体装置。
16. 前記半導体基板の表面に形成された第３不純物拡散領域および第４不純物拡散領域と、
    ロジック回路のＭＯＳトランジスタを構成するために、前記第３不純物拡散領域と前記第４不純物拡散領域との間における前記半導体基板の上に形成されたゲート電極とをさらに具備しており、
    前記選択ゲート電極と前記ゲート電極とは、同一の導電膜材料によって形成されている、請求項１５記載の半導体装置。
17. 前記制御ゲート電極の上面の一部および前記選択ゲート電極の上面には、金属シリサイド層がそれぞれ形成されている、請求項１５記載の半導体装置。
18. 前記浮遊ゲート電極と前記第３絶縁膜と前記制御ゲート電極とは、メモリトランジスタの２層ゲート構造を構成する、請求項１５記載の半導体装置。
19. 前記選択ゲート電極は、選択トランジスタの１層ゲート構造を構成する、請求項１５記載の半導体装置。
20. 半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１導電膜を形成する工程と、
    前記前記第１導電膜上に第２絶縁膜を形成する工程と、
    メモリトランジスタを形成すべき領域にある前記第２絶縁膜を残し、選択トランジスタを形成すべき領域にある前記第２絶縁膜を選択的に除去して、前記第１導電膜の表面を露出する工程と、
    前記第２絶縁膜および前記第１の導電膜の露出部上に第２導電膜を形成する工程と、
    前記第２導電膜、前記第２絶縁膜および前記第１導電膜を順次選択的に除去し、前記メモリトランジスタを形成すべき領域に前記第１導電膜、前記第２絶縁膜および前記第２導電膜の積層構造からなるゲート電極を形成し、また前記選択トランジスタを形成すべき領域に前記第１導電膜および前記第２導電膜の積層構造からなるゲート電極を形成する工程とを包含することを特徴とする半導体装置の製造方法。
21. 半導体基板上に、メモリトランジスタおよび選択トランジスタからなる不揮発性半導体記憶素子と、ロジック回路を構成するＭＯＳトランジスタとが形成される半導体装置の製造方法であって、
    前記半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１導電膜を形成する工程と、
    前記第１導電膜上に第２絶縁膜を形成する工程と、
    前記ＭＯＳトランジスタが形成されるべき領域の前記第２絶縁膜、前記第１導電膜および前記第１絶縁膜を選択的に除去する工程と、
    前記ＭＯＳトランジスタが形成されるべき前記半導体基板の表面上に第３絶縁膜を形成する工程と、
    メモリトランジスタを形成すべき領域にある前記第２絶縁膜を残し、選択トランジスタを形成すべき領域にある前記第２絶縁膜を選択的に除去して、前記第１導電膜の表面を露出する工程と、
    前記第２絶縁膜、前記第１導電膜の露出部および前記第３絶縁膜上に第２導電膜を形成する工程と、
    前記第２導電膜、前記第２絶縁膜および前記第１導電膜を順次選択的に除去し、前記メモリトランジスタを形成すべき領域に前記第１導電膜、前記第２絶縁膜および前記第２導電膜の積層構造からなるゲート電極を形成し、前記選択トランジスタを形成すべき領域に前記第１導電膜および前記第２導電膜の積層構造からなるゲート電極を形成し、また前記ＭＯＳトランジスタを形成すべき領域に前記第２導電膜からなるゲート電極を形成する工程とを包含することを特徴とする半導体装置の製造方法。
22. 半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１導電膜を形成する工程と、
    前記第１導電膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に第２導電膜を形成する工程と、
    前記第２導電膜、前記第２絶縁膜および前記第１導電膜を順次選択的に除去して、メモリトランジスタのゲ−ト電極を形成する工程と、
    前記メモリトランジスタのゲ−ト電極および前記半導体基板の表面に第３絶縁膜を形成する工程と、
    前記第３絶縁膜上に第３導電膜を形成する工程と、
    前記第３導電膜を選択的に除去し、少なくとも前記メモリトランジスタのゲート電極の一部を覆うように選択トランジスタのゲ−ト電極を形成する工程とを包含することを特徴とする半導体装置の製造方法。
23. 半導体基板上に、メモリトランジスタおよび選択トランジスタからなる不揮発性半導体記憶素子と、ロジック回路を構成するＭＯＳトランジスタとが形成される半導体装置の製造方法であって、
    半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１導電膜を形成する工程と、
    前記第１導電膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に第２導電膜を形成する工程と、
    前記第２導電膜、前記第２絶縁膜および前記第１導電膜を順次選択的に除去して、メモリトランジスタのゲ−ト電極を形成する工程と、
    前記メモリトランジスタのゲ−ト電極および前記半導体基板表面に第３絶縁膜を形成する工程と、
    前記第３絶縁膜上に第３導電膜を形成する工程と、
    前記第３導電膜を選択的に除去し、少なくとも前記メモリトランジスタのゲート電極の一部を覆うように選択トランジスタのゲ−ト電極を形成するとともに、前記ロジック回路を形成すべき領域に前記ＭＯＳトランジスタのゲート電極を形成する工程とを包含することを特徴とする半導体装置の製造方法。

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