JP2818190B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JP2818190B2 JP2818190B2 JP1063812A JP6381289A JP2818190B2 JP 2818190 B2 JP2818190 B2 JP 2818190B2 JP 1063812 A JP1063812 A JP 1063812A JP 6381289 A JP6381289 A JP 6381289A JP 2818190 B2 JP2818190 B2 JP 2818190B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する書替え可
能なメモリトランジスタを用いた不揮発性半導体記憶装
置およびその製造方法に関する。
能なメモリトランジスタを用いた不揮発性半導体記憶装
置およびその製造方法に関する。
（従来の技術） 浮遊ゲートと制御ゲートを積層した構造のメモリトラ
ンジスタと番地選択用の選択トランジスタを直列接続し
てメモリセルを構成した電気的書替え可能な不揮発性半
導体記憶装置（EEPROM）が知られている。
ンジスタと番地選択用の選択トランジスタを直列接続し
てメモリセルを構成した電気的書替え可能な不揮発性半
導体記憶装置（EEPROM）が知られている。
第８図は、その様なEEPROMの一例のメモリセル構造を
示す平面図とそのＡ−Ａ′およびＢ−Ｂ′断面図であ
る。ｐ型Si基板上31に、第１層４多結晶シリコン膜によ
る浮遊ゲート341と第２層多結晶シリコン膜による制御
ゲート361を積層したメモリトランジスタMTと、選択ト
ランジスタSTとが直列接続された形でメモリセルが構成
されている。選択トランジスタのSTのゲート構造は、メ
モリトランジスタMTと基本的に同様の第１層多結晶シリ
コン膜によるゲート電極342と第２層多結晶シリコン膜
によるゲート電極362の積層構造となっている。これ
は、第１層多結晶シリコン膜を堆積した後、層間絶縁膜
35を形成してこの上に第２層多結晶シリコン膜を堆積
し、その後これらの積層膜を順次選択エッチングして、
メモリトランジスタMTおよび選択トランジスタSTのゲー
ト部を形成するからである。但し、ゲート絶縁膜は、第
８図（ｂ）に明らかなように、第１のゲート絶縁膜32の
うち、メモリトランジスタMT側のドレインに一部重なる
書替え領域に薄い第２ゲート絶縁膜33が形成されてい
る。各部のゲート電極形成後、これをマスクとしてイオ
ン注入を行なってソース，ドレインとなるn+型層37が形
成され、その後全面をCVD絶縁膜38で覆ってAl膜による
ビット線40が配設されている。第８図（ａ）にはビット
線と直交する方向に隣接する２メモリセルを示したが、
各メモリトランジスタMTの浮遊ゲート341はそれぞれ独
立であり、制御ゲート361はこの方向には共通に配設さ
れている。選択トランジスタSTのゲート電極342,362も
この方向に連続的に配設される。ただ、ゲート電極342
と362とを短絡するため上部ゲート電極362はフィールド
領域上で一部除去されている。即ち、選択トランジスタ
STの積層されたゲート電極342,362は、セル領域の外で
コンタクト孔41と短絡導体膜42により両者を短絡させて
いる。
示す平面図とそのＡ−Ａ′およびＢ−Ｂ′断面図であ
る。ｐ型Si基板上31に、第１層４多結晶シリコン膜によ
る浮遊ゲート341と第２層多結晶シリコン膜による制御
ゲート361を積層したメモリトランジスタMTと、選択ト
ランジスタSTとが直列接続された形でメモリセルが構成
されている。選択トランジスタのSTのゲート構造は、メ
モリトランジスタMTと基本的に同様の第１層多結晶シリ
コン膜によるゲート電極342と第２層多結晶シリコン膜
によるゲート電極362の積層構造となっている。これ
は、第１層多結晶シリコン膜を堆積した後、層間絶縁膜
35を形成してこの上に第２層多結晶シリコン膜を堆積
し、その後これらの積層膜を順次選択エッチングして、
メモリトランジスタMTおよび選択トランジスタSTのゲー
ト部を形成するからである。但し、ゲート絶縁膜は、第
８図（ｂ）に明らかなように、第１のゲート絶縁膜32の
うち、メモリトランジスタMT側のドレインに一部重なる
書替え領域に薄い第２ゲート絶縁膜33が形成されてい
る。各部のゲート電極形成後、これをマスクとしてイオ
ン注入を行なってソース，ドレインとなるn+型層37が形
成され、その後全面をCVD絶縁膜38で覆ってAl膜による
ビット線40が配設されている。第８図（ａ）にはビット
線と直交する方向に隣接する２メモリセルを示したが、
各メモリトランジスタMTの浮遊ゲート341はそれぞれ独
立であり、制御ゲート361はこの方向には共通に配設さ
れている。選択トランジスタSTのゲート電極342,362も
この方向に連続的に配設される。ただ、ゲート電極342
と362とを短絡するため上部ゲート電極362はフィールド
領域上で一部除去されている。即ち、選択トランジスタ
STの積層されたゲート電極342,362は、セル領域の外で
コンタクト孔41と短絡導体膜42により両者を短絡させて
いる。
このEEPROMセルの動作は次の通りである。書込み時
は、選択トランジスタSTのゲートに正の高電圧、トレイ
ンに接地電位を与え、メモリトランジスタMTの制御ゲー
トに正の高電圧を与える。ソースは5V程度またはオープ
ンとする。このときメモリトランジスタMTでは薄いゲー
ト絶縁膜33に高電界がかかり、電子がドレインから浮遊
ゲート341にトンネル電流により注入される。この結
果、メモリトランジスタMTはしきい値が正方向に移動す
る。消去時は、選択トランジスタSTのゲートおよびドレ
インに正の高電圧を与え、メモリトランジスタMTの制御
ゲート361を接地電位とし、ソースは5V程度またはオー
プンとする。このとき、選択トランジスタSTを介して正
の高電圧がメモリトランジスタMTのドレインに伝わり、
書込み時とは逆の高電界が薄いゲート絶縁膜33にかか
る。これにより、浮遊ゲート341の電子が放出され、し
きい値が負方向に移動する。読出しは、選択トランジス
タSTをオンとし、メモリトランジスタMTの制御ゲートは
Ovのまま、そのコンダクタンスを読むことにより行われ
る。
は、選択トランジスタSTのゲートに正の高電圧、トレイ
ンに接地電位を与え、メモリトランジスタMTの制御ゲー
トに正の高電圧を与える。ソースは5V程度またはオープ
ンとする。このときメモリトランジスタMTでは薄いゲー
ト絶縁膜33に高電界がかかり、電子がドレインから浮遊
ゲート341にトンネル電流により注入される。この結
果、メモリトランジスタMTはしきい値が正方向に移動す
る。消去時は、選択トランジスタSTのゲートおよびドレ
インに正の高電圧を与え、メモリトランジスタMTの制御
ゲート361を接地電位とし、ソースは5V程度またはオー
プンとする。このとき、選択トランジスタSTを介して正
の高電圧がメモリトランジスタMTのドレインに伝わり、
書込み時とは逆の高電界が薄いゲート絶縁膜33にかか
る。これにより、浮遊ゲート341の電子が放出され、し
きい値が負方向に移動する。読出しは、選択トランジス
タSTをオンとし、メモリトランジスタMTの制御ゲートは
Ovのまま、そのコンダクタンスを読むことにより行われ
る。
この様なEEPROMにおいて、選択トランジスタSTのゲー
ト電極として本来必要なのは、第１層多結晶シリコン膜
のみである。にも拘らず前述のように、この選択トラン
ジスタのゲート電極として、メモリトランジスタ用の二
層の多結晶シリコン膜の積層構造を用いて、これらをメ
モリセル領域の外で短絡しているのは次のような理由に
よる。第１層多結晶シリコン膜をエッチングする際、エ
ッチング残りを防ぐために必要なエッチング時間に対し
て30％程度余分にエッチング雰囲気にさらすのが普通で
ある。第１層多結晶シリコン膜の膜厚が厚いとそれだけ
でオーバーエッチングに要する時間も長くなり、その結
果、露出したゲート絶縁膜がエッチングされて基板まで
削られる事態が生じる。これを防止するためには、第１
層多結晶シリコン膜は薄い方がよい。ところが第１層多
結晶シリコン膜を薄くすると、これを用いた選択トラン
ジスタのゲート電極の抵抗が大きくなる。そもそも第１
層多結晶シリコン膜は、その表面に熱酸化により形成さ
れる層間絶縁膜の耐圧を十分なものとするためにリンな
どの不順物濃度の低いものが必要であり、通常シート抵
抗が100Ω／□以上と高い。そこで選択トランジスタに
ついても、第１層多結晶シリコン膜と第２層多結晶シリ
コン膜の積層構造を用い、これらを前述のようにフィー
ルド領域上で金属膜を用いて短絡しているのである。
ト電極として本来必要なのは、第１層多結晶シリコン膜
のみである。にも拘らず前述のように、この選択トラン
ジスタのゲート電極として、メモリトランジスタ用の二
層の多結晶シリコン膜の積層構造を用いて、これらをメ
モリセル領域の外で短絡しているのは次のような理由に
よる。第１層多結晶シリコン膜をエッチングする際、エ
ッチング残りを防ぐために必要なエッチング時間に対し
て30％程度余分にエッチング雰囲気にさらすのが普通で
ある。第１層多結晶シリコン膜の膜厚が厚いとそれだけ
でオーバーエッチングに要する時間も長くなり、その結
果、露出したゲート絶縁膜がエッチングされて基板まで
削られる事態が生じる。これを防止するためには、第１
層多結晶シリコン膜は薄い方がよい。ところが第１層多
結晶シリコン膜を薄くすると、これを用いた選択トラン
ジスタのゲート電極の抵抗が大きくなる。そもそも第１
層多結晶シリコン膜は、その表面に熱酸化により形成さ
れる層間絶縁膜の耐圧を十分なものとするためにリンな
どの不順物濃度の低いものが必要であり、通常シート抵
抗が100Ω／□以上と高い。そこで選択トランジスタに
ついても、第１層多結晶シリコン膜と第２層多結晶シリ
コン膜の積層構造を用い、これらを前述のようにフィー
ルド領域上で金属膜を用いて短絡しているのである。
ところでビット線40は、前述のようにAl膜で形成され
る。また、選択トランジスタの第１層ゲート電極342と
第２層ゲート電極362を短絡するのに短絡導体膜42を用
いてなるが、これにビット線40と同じAl膜を用いるとす
ると、隣接するビット線40の間隔として、短絡導体42を
形成するに必要な領域幅とAlパターンを切離すに必要な
最小加工寸法幅が必要である。これは、メモリセルの高
集積化を妨げる大きい要因になっている。
る。また、選択トランジスタの第１層ゲート電極342と
第２層ゲート電極362を短絡するのに短絡導体膜42を用
いてなるが、これにビット線40と同じAl膜を用いるとす
ると、隣接するビット線40の間隔として、短絡導体42を
形成するに必要な領域幅とAlパターンを切離すに必要な
最小加工寸法幅が必要である。これは、メモリセルの高
集積化を妨げる大きい要因になっている。
（発明が解決しようとする課題） 以上のように従来のEEPROMセルでは、選択トランジス
タのゲート電極を構成する第１層多結晶シリコン膜と第
２層多結晶シリコン膜を短絡することにより生じる実質
的なセルサイズの増大が問題であった。
タのゲート電極を構成する第１層多結晶シリコン膜と第
２層多結晶シリコン膜を短絡することにより生じる実質
的なセルサイズの増大が問題であった。
本発明は、この様な問題を解決したEEPROMとその製造
方法を提供することを目的とする。
方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明にかかるEEPROMは、選択トランジスタのゲート
電極を、メモリトランジスタの浮遊ゲートと同時に形成
される第１層導体膜とメモリトランジスタの制御ゲート
と同時に形成される第２層導体膜の積層構造により構成
し、かつこれらをダイレクトコンタクトさせたことを特
徴とする。
電極を、メモリトランジスタの浮遊ゲートと同時に形成
される第１層導体膜とメモリトランジスタの制御ゲート
と同時に形成される第２層導体膜の積層構造により構成
し、かつこれらをダイレクトコンタクトさせたことを特
徴とする。
本発明はまたこの様なEEPROMを製造するに際し、半導
体基板上に必要なゲート絶縁膜を介して第１層導体膜を
形成し、この上に層間絶縁膜を形成してその選択トラン
ジスタのゲート電極配設領域に領域に開口を開け、この
開口を通して第１層導体膜とダイレクトコンタクトする
第２層導体膜を形成し、その後にこれら第２層導体膜、
層間絶縁膜および第１層導体膜を順次選択エッチングし
て、メモリトランジスタの浮遊ゲートと制御ゲートおよ
び選択トランジスタのゲート電極を分離形成することを
特徴とする。
体基板上に必要なゲート絶縁膜を介して第１層導体膜を
形成し、この上に層間絶縁膜を形成してその選択トラン
ジスタのゲート電極配設領域に領域に開口を開け、この
開口を通して第１層導体膜とダイレクトコンタクトする
第２層導体膜を形成し、その後にこれら第２層導体膜、
層間絶縁膜および第１層導体膜を順次選択エッチングし
て、メモリトランジスタの浮遊ゲートと制御ゲートおよ
び選択トランジスタのゲート電極を分離形成することを
特徴とする。
（作用） 本発明によれば、選択トランジスタのゲート電極を構
成する第１層導体膜と第２層導体膜の積層膜をダイレク
トコンタクトさせることによって、従来のようにAl膜を
利用してこれらを短絡する構造，方法に比べて、セル間
隔を小さくしてEEPROMの高集積化を図ることができる。
成する第１層導体膜と第２層導体膜の積層膜をダイレク
トコンタクトさせることによって、従来のようにAl膜を
利用してこれらを短絡する構造，方法に比べて、セル間
隔を小さくしてEEPROMの高集積化を図ることができる。
（実施例） 以下、本発明の実施例を説明する。
第１図（ａ）（ｂ）は、一実施例のメモリセル構造を
示す平面図とそのＡ−Ａ′断面図である。これを、第２
図（ａ）〜（ｆ）に示す製造工程断面図（第１図（ｂ）
に対応する）を参照して、製造工程に従って説明する。
ｐ型Si基板１を用い、まず熱酸化により第１ゲート絶縁
膜２を形成し、この上に光路光技術によりメモリトラン
ジスタの書替え領域に開口をもつレジストパターン21を
形成する（第２図（ａ））。このレジストパターン21を
用いて第１ゲート絶縁膜２をエッチングし、レジストパ
ターンを除去した後、露出した基板１表面に熱酸化によ
り薄い第２ゲート絶縁膜３を形成し、その後全面にリン
ドープの第１層多結晶シリコン膜４を堆積する。第１層
多結晶シリコン膜４はこの後、ビット線と直交する方向
について浮遊ゲートを分離するためのパターニングを行
なう、その構造は図の断面には現れない。その後、第１
層多結晶シリコン膜４の表面には例えば熱酸化により層
間絶縁膜５を形成し、この上に再度光路光技術により、
選択トランジスタのゲート領域に開口をもつレジストパ
ターン22を形成する。（第２図（ｂ））。このレジスト
パターン22を用いて層間絶縁膜５を選択エッチングし、
選択トランジスタのゲート領域に開口６を開けて、リン
ドープの第２層多結晶シリコン膜７を堆積する。第２層
多結晶シリコン膜７は、開口６を通して第１図多結晶シ
リコン膜４とダイレクトコンタクトする。その後この第
２層多結晶シリコン膜７上に、メモリトランジスタのゲ
ート部と選択トランジスタのゲート部を分離するための
レジストパターン23を、再度光路光技術により形成する
（第２図（ｃ））。そしてこのレジストパターン23をマ
スクとして反応性イオンエッチングにより、第２層多結
晶シリコン膜７、層間絶縁膜５および第１層多結晶シリ
コン膜４を順次選択エッチングし、メモリトランジスタ
の浮遊ゲート41と制御ゲート71、選択トランジスタの積
層ゲート電極42,72をパターン形成する。（第２図
（ｄ））。これらのゲート電極をマスクとしてイオン注
入を行なって、各トランジスタのソース，ドレインとな
るn+型層81〜83を形成する（第２図（ｅ））。最後に全
面をCVD絶縁膜９で覆い、コンタクト孔10を置けてAl膜
によるビット線11を配設する。（第２図（ｆ））。
示す平面図とそのＡ−Ａ′断面図である。これを、第２
図（ａ）〜（ｆ）に示す製造工程断面図（第１図（ｂ）
に対応する）を参照して、製造工程に従って説明する。
ｐ型Si基板１を用い、まず熱酸化により第１ゲート絶縁
膜２を形成し、この上に光路光技術によりメモリトラン
ジスタの書替え領域に開口をもつレジストパターン21を
形成する（第２図（ａ））。このレジストパターン21を
用いて第１ゲート絶縁膜２をエッチングし、レジストパ
ターンを除去した後、露出した基板１表面に熱酸化によ
り薄い第２ゲート絶縁膜３を形成し、その後全面にリン
ドープの第１層多結晶シリコン膜４を堆積する。第１層
多結晶シリコン膜４はこの後、ビット線と直交する方向
について浮遊ゲートを分離するためのパターニングを行
なう、その構造は図の断面には現れない。その後、第１
層多結晶シリコン膜４の表面には例えば熱酸化により層
間絶縁膜５を形成し、この上に再度光路光技術により、
選択トランジスタのゲート領域に開口をもつレジストパ
ターン22を形成する。（第２図（ｂ））。このレジスト
パターン22を用いて層間絶縁膜５を選択エッチングし、
選択トランジスタのゲート領域に開口６を開けて、リン
ドープの第２層多結晶シリコン膜７を堆積する。第２層
多結晶シリコン膜７は、開口６を通して第１図多結晶シ
リコン膜４とダイレクトコンタクトする。その後この第
２層多結晶シリコン膜７上に、メモリトランジスタのゲ
ート部と選択トランジスタのゲート部を分離するための
レジストパターン23を、再度光路光技術により形成する
（第２図（ｃ））。そしてこのレジストパターン23をマ
スクとして反応性イオンエッチングにより、第２層多結
晶シリコン膜７、層間絶縁膜５および第１層多結晶シリ
コン膜４を順次選択エッチングし、メモリトランジスタ
の浮遊ゲート41と制御ゲート71、選択トランジスタの積
層ゲート電極42,72をパターン形成する。（第２図
（ｄ））。これらのゲート電極をマスクとしてイオン注
入を行なって、各トランジスタのソース，ドレインとな
るn+型層81〜83を形成する（第２図（ｅ））。最後に全
面をCVD絶縁膜９で覆い、コンタクト孔10を置けてAl膜
によるビット線11を配設する。（第２図（ｆ））。
第１図から明らかなようにこの実施例では、選択トラ
ンジスタSTの積層ゲート電極42,72は、ゲート領域に設
けた開口６を通してダイレクトコンタクトしている。従
って、セル領域の外側で積層ゲート電極をAl膜により短
絡する第８図の従来例と比較して、ビット線間に無駄な
占有面積が必要なくなり、メモリセルの高集積化が図ら
れる。
ンジスタSTの積層ゲート電極42,72は、ゲート領域に設
けた開口６を通してダイレクトコンタクトしている。従
って、セル領域の外側で積層ゲート電極をAl膜により短
絡する第８図の従来例と比較して、ビット線間に無駄な
占有面積が必要なくなり、メモリセルの高集積化が図ら
れる。
上記実施例では、メモリトランジスタMTのゲート絶縁
膜のうちドレインに重なる一部領域のみ薄い第２ゲート
絶縁膜３とし、他は選択トランジスタSTのそれと同じと
したが、メモリトランジスタのゲート絶縁膜全体をトン
ネル電流が流れ得る薄い第２ゲート絶縁膜とする場合に
も本発明は有効である。第３図（ａ）〜（ｆ）は、その
様な実施例のEEPROMの製造工程断面図を先の実施例の第
２図（ａ）〜（ｆ）に対応させて示したものである。こ
の実施例では、第１ゲート絶縁膜２を形成した後のレジ
ストパターン21′を、メモリトランジスタ領域全体に開
口をもつ状態で形成し、これによりメモリトランジスタ
領域の第２ゲート絶縁膜２を除去した後、ここに第２ゲ
ート絶縁膜３を形成する。この後は先の実施例と同様で
ある。
膜のうちドレインに重なる一部領域のみ薄い第２ゲート
絶縁膜３とし、他は選択トランジスタSTのそれと同じと
したが、メモリトランジスタのゲート絶縁膜全体をトン
ネル電流が流れ得る薄い第２ゲート絶縁膜とする場合に
も本発明は有効である。第３図（ａ）〜（ｆ）は、その
様な実施例のEEPROMの製造工程断面図を先の実施例の第
２図（ａ）〜（ｆ）に対応させて示したものである。こ
の実施例では、第１ゲート絶縁膜２を形成した後のレジ
ストパターン21′を、メモリトランジスタ領域全体に開
口をもつ状態で形成し、これによりメモリトランジスタ
領域の第２ゲート絶縁膜２を除去した後、ここに第２ゲ
ート絶縁膜３を形成する。この後は先の実施例と同様で
ある。
また上記実施例では、メモリトランジスタMTが一個の
場合を示したが、本発明は、複数のメモリトランジスタ
を直列接続した形のNANDセル構造にも適用できる。第４
図はそのようなNANDセルをもつEEPROMに本発明を適用し
た場合の一つのセル部の平面図である。この実施例で
は、４個のメモリトランジスタMT1〜MT4と二個の選択ト
ランジスタST1,ST2によりNANDセルが構成されている。
各メモリトランジスタは、第１層多結晶シリコン膜によ
る浮遊ゲート411〜414と、第２層多結晶シリコン膜によ
る制御ゲート711〜714を有し、選択トランジスタST1,ST
2は、それぞれ第１層多結晶シリコン膜と第２層多結晶
シリコン膜の積層ゲート電極421,721,422,722をもつ。
そしてこれら各選択トランジスタSTの積層ゲート電極間
は、先の実施例と同様に、開口61,62により、ダイレク
トコンタクトさている。この実施例によっても先の実施
例と同様の効果が得られる。
場合を示したが、本発明は、複数のメモリトランジスタ
を直列接続した形のNANDセル構造にも適用できる。第４
図はそのようなNANDセルをもつEEPROMに本発明を適用し
た場合の一つのセル部の平面図である。この実施例で
は、４個のメモリトランジスタMT1〜MT4と二個の選択ト
ランジスタST1,ST2によりNANDセルが構成されている。
各メモリトランジスタは、第１層多結晶シリコン膜によ
る浮遊ゲート411〜414と、第２層多結晶シリコン膜によ
る制御ゲート711〜714を有し、選択トランジスタST1,ST
2は、それぞれ第１層多結晶シリコン膜と第２層多結晶
シリコン膜の積層ゲート電極421,721,422,722をもつ。
そしてこれら各選択トランジスタSTの積層ゲート電極間
は、先の実施例と同様に、開口61,62により、ダイレク
トコンタクトさている。この実施例によっても先の実施
例と同様の効果が得られる。
上記実施例では、選択トランジスタの二層のゲート電
極をそのチャネル領域上でダイレクトコンタクトさせた
が、この場合コンタクト領域幅はゲート長より小さくな
ければならない。したがってゲート長が小さい場合は良
好なコンタクトをとることがむずかしくなる。また開口
61,62を開ける時にRIEによるダメージでゲート絶縁膜２
の絶縁耐圧の劣化や信頼性の低下を生じる場合がある。
その様な場合には、フィールド領域上でコンタクトをと
ることが望ましい。
極をそのチャネル領域上でダイレクトコンタクトさせた
が、この場合コンタクト領域幅はゲート長より小さくな
ければならない。したがってゲート長が小さい場合は良
好なコンタクトをとることがむずかしくなる。また開口
61,62を開ける時にRIEによるダメージでゲート絶縁膜２
の絶縁耐圧の劣化や信頼性の低下を生じる場合がある。
その様な場合には、フィールド領域上でコンタクトをと
ることが望ましい。
第５図（ａ）（ｂ）は、その様な実施例のEEPROMを示
す平面図とのそＡ−Ａ′断面図である。第１図と対応す
る部分には、第１図と同一符号を付してある。図に示す
ように隣接するメモリセルについて連続的に配設された
選択トランジスタのゲート電極42,72を、フィールド絶
縁膜上に設けた開口６を介してダイレクトコンタクトさ
せている。
す平面図とのそＡ−Ａ′断面図である。第１図と対応す
る部分には、第１図と同一符号を付してある。図に示す
ように隣接するメモリセルについて連続的に配設された
選択トランジスタのゲート電極42,72を、フィールド絶
縁膜上に設けた開口６を介してダイレクトコンタクトさ
せている。
第６図（ａ）〜（ｃ）は、そのEEPROMの選択トランジ
スタ部にのみ着目した製造プロセスである。まず、ｐ型
シリコン基板１に通常のLOCOS法を用いてフィールド絶
縁膜24を形成し、900℃のHCl酸化で400Åのゲート酸化
膜２を形成した後、第１層多結晶シリコン膜４を熱CVD
法で堆積する。この多結晶シリコン膜４には、POCl3雰
囲気中で900℃,10％のリン拡散を行なう（第６図
（ａ））。フィールド領域には予めｐ型不純物をドープ
しておき、反転防止層25を形成する。次に、第１層多結
晶シリコン膜４の表面に熱酸化により層間絶縁膜５を形
成した後、この上にフォトレジスト・パターン26を形成
して、フィールド領域上で層間絶縁膜５を選択的に除去
して開口６を設ける。（第６図（ｂ））。そしてフォト
レジスト・パターン26を除去し、第２層多結晶シリコン
膜７を堆積し、これにリンをドープする。（第６図
（ｃ））。
スタ部にのみ着目した製造プロセスである。まず、ｐ型
シリコン基板１に通常のLOCOS法を用いてフィールド絶
縁膜24を形成し、900℃のHCl酸化で400Åのゲート酸化
膜２を形成した後、第１層多結晶シリコン膜４を熱CVD
法で堆積する。この多結晶シリコン膜４には、POCl3雰
囲気中で900℃,10％のリン拡散を行なう（第６図
（ａ））。フィールド領域には予めｐ型不純物をドープ
しておき、反転防止層25を形成する。次に、第１層多結
晶シリコン膜４の表面に熱酸化により層間絶縁膜５を形
成した後、この上にフォトレジスト・パターン26を形成
して、フィールド領域上で層間絶縁膜５を選択的に除去
して開口６を設ける。（第６図（ｂ））。そしてフォト
レジスト・パターン26を除去し、第２層多結晶シリコン
膜７を堆積し、これにリンをドープする。（第６図
（ｃ））。
この後は先の実施例と同様にして、第１層，第２層多
結晶シリコン膜4,7をパターン形成して、メモリトラン
ジスタの浮遊ゲート，制御ゲートと共に選択トランジス
タのゲート電極を形成する。
結晶シリコン膜4,7をパターン形成して、メモリトラン
ジスタの浮遊ゲート，制御ゲートと共に選択トランジス
タのゲート電極を形成する。
この実施例によれば、第１図の実施例と同様の効果が
得られる他、選択トランジスタのゲート長が短い場合に
も二層のゲート電極のコンタクトを確実にとることがで
き、EEPROMの信頼性向上が図られるという効果が得られ
る。
得られる他、選択トランジスタのゲート長が短い場合に
も二層のゲート電極のコンタクトを確実にとることがで
き、EEPROMの信頼性向上が図られるという効果が得られ
る。
フィールド領域上で選択トランジスタの二層ゲート電
極のダイレクトコンタクトをとることは、NANDセル型メ
モリセルを用いたEEPROMにも同様に適用することができ
る。その実施例の構成を、第４図に対応させて第７図に
示す。ビット線側の選択トランジスタST1,ソース側の選
択トランジスタST2共に、フィールド絶縁膜上に設けた
開口61,62により二層のゲート電極のダイレクトコンタ
クトをとっている。
極のダイレクトコンタクトをとることは、NANDセル型メ
モリセルを用いたEEPROMにも同様に適用することができ
る。その実施例の構成を、第４図に対応させて第７図に
示す。ビット線側の選択トランジスタST1,ソース側の選
択トランジスタST2共に、フィールド絶縁膜上に設けた
開口61,62により二層のゲート電極のダイレクトコンタ
クトをとっている。
以上の実施例では、層間絶縁膜が熱酸化膜一層の場合
を説明したが、これを例えばシリコン酸化膜−シリコン
窒化膜の積層構造とした場合、またシリコン酸化膜−シ
リコン窒化膜−シリコン酸化膜の三層構造とした場合も
本発明は有効である。タンタル酸化物膜等を層間絶縁膜
として用いることもできる。また多結晶シリコン膜への
ドーピングにはPOCl3の他、イオン注入を利用すること
もでき、ドーピング種もＰの他、As,Sbなどを用いるこ
とができる。さらにゲート電極材料として多結晶シリコ
ン膜以外の導体膜を用いることができる。
を説明したが、これを例えばシリコン酸化膜−シリコン
窒化膜の積層構造とした場合、またシリコン酸化膜−シ
リコン窒化膜−シリコン酸化膜の三層構造とした場合も
本発明は有効である。タンタル酸化物膜等を層間絶縁膜
として用いることもできる。また多結晶シリコン膜への
ドーピングにはPOCl3の他、イオン注入を利用すること
もでき、ドーピング種もＰの他、As,Sbなどを用いるこ
とができる。さらにゲート電極材料として多結晶シリコ
ン膜以外の導体膜を用いることができる。
その他本発明は、その趣旨を逸脱しない範囲で種々変
化して実施することができる。
化して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、選択トランジスタ
の積層ゲート電極を相互にダイレクトコンタクトさせる
ことによって、無駄なスペースをなくして高集積化を図
ったEEPROMを実現することができる。
の積層ゲート電極を相互にダイレクトコンタクトさせる
ことによって、無駄なスペースをなくして高集積化を図
ったEEPROMを実現することができる。
第１図（ａ）（ｂ）は本発明の一実施例のメモリセル構
造を示す平面図とそのＡ−Ａ′断面図、 第２図（ａ）〜（ｆ）はその製造工程断面図、 第３図（ａ）〜（ｆ）は他の実施例の製造工程断面図、 第４図はNANDセルに適用した他の実施例の平面図、 第５図（ａ）（ｂ）は他の実施例のメモリセル構造を示
す平面図とそのＡ−Ａ′断面図、 第６図（ａ）〜（ｃ）はその選択トランジスタ部の製造
工程を示す断面図、 第７図はNANDセルに適用した他の実施例を示す平面図、 第８図（ａ）（ｂ）（ｃ）は従来のメモリセル構造を示
す平面図とそのＡ−Ａ′,B−Ｂ′断面図である。 １……ｐ型Si基板、２……第１ゲート絶縁膜、３……第
２ゲート絶縁膜、４……第１層多結晶シリコン膜、41…
…浮遊ゲート、42……選択トランジスタの第１層ゲート
電極、５……層間絶縁膜、６……コンタクト開口、７…
…第２層多結晶シリコン膜、71……制御ゲート、72……
選択トランジスタの第２層ゲート電極、８……n+型層、
９……CVD絶縁膜、10……コンタクト孔、11……ビット
線、24……フィールド絶縁膜、MT……メモリトランジス
タ、ST……選択トランジスタ。
造を示す平面図とそのＡ−Ａ′断面図、 第２図（ａ）〜（ｆ）はその製造工程断面図、 第３図（ａ）〜（ｆ）は他の実施例の製造工程断面図、 第４図はNANDセルに適用した他の実施例の平面図、 第５図（ａ）（ｂ）は他の実施例のメモリセル構造を示
す平面図とそのＡ−Ａ′断面図、 第６図（ａ）〜（ｃ）はその選択トランジスタ部の製造
工程を示す断面図、 第７図はNANDセルに適用した他の実施例を示す平面図、 第８図（ａ）（ｂ）（ｃ）は従来のメモリセル構造を示
す平面図とそのＡ−Ａ′,B−Ｂ′断面図である。 １……ｐ型Si基板、２……第１ゲート絶縁膜、３……第
２ゲート絶縁膜、４……第１層多結晶シリコン膜、41…
…浮遊ゲート、42……選択トランジスタの第１層ゲート
電極、５……層間絶縁膜、６……コンタクト開口、７…
…第２層多結晶シリコン膜、71……制御ゲート、72……
選択トランジスタの第２層ゲート電極、８……n+型層、
９……CVD絶縁膜、10……コンタクト孔、11……ビット
線、24……フィールド絶縁膜、MT……メモリトランジス
タ、ST……選択トランジスタ。
フロントページの続き (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭57−152585（ＪＰ，Ａ) 特開 昭61−18165（ＪＰ，Ａ) 特開 昭62−205665（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 - 29/792 H01L 25/8247 H01L 27/10 434
Claims (4)
- 【請求項１】半導体基板上に、浮遊ゲートと制御ゲート
が層間絶縁膜を介して積層された少なくとも一つのメモ
リトランジスタおよびこれと直列接続された選択トラン
ジスタからなるメモリセルが配列形成された不揮発性半
導体記憶装置において、前記選択トランジスタのゲート
電極は、前記メモリトランジスタの浮遊ゲートと同時に
形成された第１層導体膜と、前記メモリトランジスタの
制御ゲームと同時に形成された第２層導体膜とが層間絶
縁膜を介して積層された構造を有し、かつ前記第１層導
体膜と第２層導体膜とが前記層間絶縁膜に明けられた開
口を介してダイレクトコンタクトしていることを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】前記選択トランジスタのゲート電極は、チ
ャネル領域上でダイレクトコンタクトしていることを特
徴とする請求項（１）記載の不揮発性半導体記憶装置。 - 【請求項３】前記選択トランジスタのゲート電極は、フ
ィールド絶縁膜上でダイレクトコンタクトしていること
を特徴とする請求項（１）記載の不揮発性半導体記憶装
置。 - 【請求項４】半導体基板上に、浮遊ゲートと制御ゲート
が層間絶縁膜を介して積層された少なくとも一つのメモ
リトランジスタおよびこれと直列接続された選択トラン
ジスタからなるメモリセルが配列形成された不揮発性半
導体記憶装置を製造する方法であって、半導体基板上に
メモリトランジスタ領域および選択トランジスタ領域に
それぞれ必要な膜厚のゲート絶縁膜を形成した後、第１
層導体膜を形成する工程と、前記第１層導体膜上に層間
絶縁膜を形成し、この層間絶縁膜のうち前記選択トラン
ジスタのゲート電極配設領域に選択的に開口を開けた
後、その開口でダイレクトコンタクトする第２層導体膜
を形成する工程と、前記第２層導体膜、層間絶縁膜およ
び第１層導体膜を順次選択エッチングして、メモリトラ
ンジスタの浮遊ゲームと制御ゲームおよび選択トランジ
スタのゲーム電極とを形成する工程とを有することを特
徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063812A JP2818190B2 (ja) | 1988-03-18 | 1989-03-17 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6346888 | 1988-03-18 | ||
| JP63-63468 | 1988-03-18 | ||
| JP1063812A JP2818190B2 (ja) | 1988-03-18 | 1989-03-17 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021176A JPH021176A (ja) | 1990-01-05 |
| JP2818190B2 true JP2818190B2 (ja) | 1998-10-30 |
Family
ID=26404593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063812A Expired - Lifetime JP2818190B2 (ja) | 1988-03-18 | 1989-03-17 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818190B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1295383C (zh) * | 2002-06-05 | 2007-01-17 | 江南机器厂 | 锡铅铋合金镀层 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283570A (ja) * | 1990-03-30 | 1991-12-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6787844B2 (en) | 1995-09-29 | 2004-09-07 | Nippon Steel Corporation | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| JP5099983B2 (ja) * | 1995-09-29 | 2012-12-19 | インタレクチュアル ヴェンチャーズ ファースト エルエルシー | 半導体装置及びその製造方法 |
| JPH10229135A (ja) * | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| DE69836423D1 (de) | 1998-06-30 | 2006-12-28 | St Microelectronics Srl | Verfahren zur Herstellung einer EEPROM-Speicherzelle |
| EP0996162A1 (en) | 1998-10-21 | 2000-04-26 | STMicroelectronics S.r.l. | Low resistance contact structure for a select transistor of EEPROM memory cells |
| US8421143B2 (en) | 2000-09-26 | 2013-04-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| JP2002176114A (ja) | 2000-09-26 | 2002-06-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008108977A (ja) * | 2006-10-26 | 2008-05-08 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| CN102329039A (zh) * | 2011-08-25 | 2012-01-25 | 杭州银江环保科技有限公司 | 泥水分离系统 |
| JP5998512B2 (ja) * | 2012-02-16 | 2016-09-28 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
-
1989
- 1989-03-17 JP JP1063812A patent/JP2818190B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1295383C (zh) * | 2002-06-05 | 2007-01-17 | 江南机器厂 | 锡铅铋合金镀层 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021176A (ja) | 1990-01-05 |
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