JPH10229135A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH10229135A JPH10229135A JP9030975A JP3097597A JPH10229135A JP H10229135 A JPH10229135 A JP H10229135A JP 9030975 A JP9030975 A JP 9030975A JP 3097597 A JP3097597 A JP 3097597A JP H10229135 A JPH10229135 A JP H10229135A
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- film
- insulating film
- conductive
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の製造のためのマスクの重ね合せ
余裕を不要とし、かつ工数を減らす。 【解決手段】 半導体基板の上に互いに絶縁膜を挟んで
複数の導電層を形成し、これら導電層のうち少なくとも
二つの導電層を同時に同一の平面形状にパターニングす
る。また、複数の導電層のうち選択された導電層を絶縁
膜に開孔した接続孔によって半導体基板に接続する。ま
た、複数の導電層のうち選択された導電層により高抵抗
素子、容量素子、又は薄膜トランジスタを形成する。
余裕を不要とし、かつ工数を減らす。 【解決手段】 半導体基板の上に互いに絶縁膜を挟んで
複数の導電層を形成し、これら導電層のうち少なくとも
二つの導電層を同時に同一の平面形状にパターニングす
る。また、複数の導電層のうち選択された導電層を絶縁
膜に開孔した接続孔によって半導体基板に接続する。ま
た、複数の導電層のうち選択された導電層により高抵抗
素子、容量素子、又は薄膜トランジスタを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、さらに詳しくは、複数のトランジ
スタと、複数の負荷素子もしくは容量素子を有する半導
体装置及びその製造方法に関するものである。
その製造方法に関し、さらに詳しくは、複数のトランジ
スタと、複数の負荷素子もしくは容量素子を有する半導
体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置としてスタティック型
ランダムアクセスメモリ（以下ＳＲＡＭと略す。）を例
にとって説明する。従来のフリップフロップ形ＳＲＡＭ
メモリセルは、たとえば、特公平７−１１２０１４号公
報やＩＥＤＭ’８８に載せられた論文“ Ａ ２５μ
ｍ2，Ｎｅｗ ｐｏｌｙ−Ｓｉ ＰＭＯＳ Ｌｏａｄ（ＰＰ
Ｌ）ＳＲＡＭ Ｃｅｌｌ Ｈａｖｉｎｇ Ｅｘｃｅｌｌｅ
ｎｔ Ｓｏｆｔ Ｅｒｒｏｒ Ｉｍｍｕｎｉｔｙ ”（Ｔ．
Ｙａｍａｎａｋａ，Ｔ．Ｈａｓｈｉｍｏｔｏ， ｅｔ
ｃ）に記載されているように２つの負荷素子と４つのＮ
チャネルＭＯＳトランジスタとで構成されている。
ランダムアクセスメモリ（以下ＳＲＡＭと略す。）を例
にとって説明する。従来のフリップフロップ形ＳＲＡＭ
メモリセルは、たとえば、特公平７−１１２０１４号公
報やＩＥＤＭ’８８に載せられた論文“ Ａ ２５μ
ｍ2，Ｎｅｗ ｐｏｌｙ−Ｓｉ ＰＭＯＳ Ｌｏａｄ（ＰＰ
Ｌ）ＳＲＡＭ Ｃｅｌｌ Ｈａｖｉｎｇ Ｅｘｃｅｌｌｅ
ｎｔ Ｓｏｆｔ Ｅｒｒｏｒ Ｉｍｍｕｎｉｔｙ ”（Ｔ．
Ｙａｍａｎａｋａ，Ｔ．Ｈａｓｈｉｍｏｔｏ， ｅｔ
ｃ）に記載されているように２つの負荷素子と４つのＮ
チャネルＭＯＳトランジスタとで構成されている。
【０００３】すなわち、図７５にその等価回路を示すよ
うに、１対のドライバＭＯＳトランジスタＴ１，Ｔ２の
各ドレインＤが他方のＭＯＳトランジスタのゲート電極
Ｇに接続され、各々のドレインＤには負荷素子、例え
ば、高抵抗ポリシリコンからなる負荷抵抗Ｒ１，Ｒ２が
接続され、ＭＯＳトランジスタＴ１，Ｔ２のソースＳは
所定の電位、例えば接地電位に固定され、負荷抵抗Ｒ
１，Ｒ２の他端には、電源電圧Ｖｃｃが印加されて、Ｍ
ＯＳトランジスタＴ１，Ｔ２、負荷抵抗Ｒ１，Ｒ２から
なるフリップフロップ回路に微少な電流を供給してい
る。さらに、このフリップフロップ回路の蓄積ノードＮ
１、Ｎ２には、アクセスＭＯＳトランジスタＴ３，Ｔ４
が接続されている。以上の４つのＭＯＳトランジスタＴ
１〜Ｔ４と２つの負荷素子Ｒ１，Ｒ２により１ビットの
セルが構成されている。尚、１０ａはワード線、５０
ａ，５０ｂはビット線を示す。図中のその他の符号は、
後に構造及び製造方法で説明する符号であり、回路と構
造との対応をとったものである。
うに、１対のドライバＭＯＳトランジスタＴ１，Ｔ２の
各ドレインＤが他方のＭＯＳトランジスタのゲート電極
Ｇに接続され、各々のドレインＤには負荷素子、例え
ば、高抵抗ポリシリコンからなる負荷抵抗Ｒ１，Ｒ２が
接続され、ＭＯＳトランジスタＴ１，Ｔ２のソースＳは
所定の電位、例えば接地電位に固定され、負荷抵抗Ｒ
１，Ｒ２の他端には、電源電圧Ｖｃｃが印加されて、Ｍ
ＯＳトランジスタＴ１，Ｔ２、負荷抵抗Ｒ１，Ｒ２から
なるフリップフロップ回路に微少な電流を供給してい
る。さらに、このフリップフロップ回路の蓄積ノードＮ
１、Ｎ２には、アクセスＭＯＳトランジスタＴ３，Ｔ４
が接続されている。以上の４つのＭＯＳトランジスタＴ
１〜Ｔ４と２つの負荷素子Ｒ１，Ｒ２により１ビットの
セルが構成されている。尚、１０ａはワード線、５０
ａ，５０ｂはビット線を示す。図中のその他の符号は、
後に構造及び製造方法で説明する符号であり、回路と構
造との対応をとったものである。
【０００４】図７６は、負荷素子として薄膜トランジス
タ（ＴＦＴ：Thin Film Transistor、以下必要に応じ
ＴＦＴと略称する）を用いた場合のＳＲＡＭのフリップ
フロップ回路の等価回路を示す。このように負荷素子に
は、一般的に高抵抗ポリシリコンや薄膜トランジスタが
用いられている。
タ（ＴＦＴ：Thin Film Transistor、以下必要に応じ
ＴＦＴと略称する）を用いた場合のＳＲＡＭのフリップ
フロップ回路の等価回路を示す。このように負荷素子に
は、一般的に高抵抗ポリシリコンや薄膜トランジスタが
用いられている。
【０００５】次に、図７７〜図８１及び図８２〜図８６
を用いて、従来技術をより詳細に説明する。図７７〜図
８１は、図７５に示した高抵抗負荷型の従来のＳＲＡＭ
の１ビット分の構造及び製造方法を説明するための図で
あり、図７７〜図８０は各階層ごとの、また各工程ごと
の１ビット分の平面レイアウト図を示すもので、図８１
は図７７〜図８０のＹ１−Ｙ２線での断面図である。図
７７は第１層目の導電膜であるゲート電極を含むアクセ
スＭＯＳトランジスタ及びドライバＭＯＳトランジスタ
の平面レイアウト図、図７８は多結晶シリコンの一部に
形成された高抵抗ポリシリコンを含む第２層目の導電膜
の平面レイアウト図、図７９は第３層目の導電膜の平面
レイアウト図、図８０は第４層目の導電膜であるアルミ
ニウム配線の平面レイアウト図である。
を用いて、従来技術をより詳細に説明する。図７７〜図
８１は、図７５に示した高抵抗負荷型の従来のＳＲＡＭ
の１ビット分の構造及び製造方法を説明するための図で
あり、図７７〜図８０は各階層ごとの、また各工程ごと
の１ビット分の平面レイアウト図を示すもので、図８１
は図７７〜図８０のＹ１−Ｙ２線での断面図である。図
７７は第１層目の導電膜であるゲート電極を含むアクセ
スＭＯＳトランジスタ及びドライバＭＯＳトランジスタ
の平面レイアウト図、図７８は多結晶シリコンの一部に
形成された高抵抗ポリシリコンを含む第２層目の導電膜
の平面レイアウト図、図７９は第３層目の導電膜の平面
レイアウト図、図８０は第４層目の導電膜であるアルミ
ニウム配線の平面レイアウト図である。
【０００６】図７７において第１層目の導電膜であるワ
ード線１０ａはアクセスＭＯＳトランジスタＴ３，Ｔ４
の共通ゲートとなっている。アクセスＭＯＳトランジス
タＴ３，Ｔ４のドレイン拡散層６ａ，６ｂは、図７９及
び図８１に示すように接続孔２１ａ，２１ｂを通して第
３層目の導電膜３０ａ，３０ｂに接続され、さらに図８
０及び図８１に示すように接続孔４２ａ，４２ｂを通し
て第４層目の導電膜であるアルミニウム配線などのビッ
ト線５０ａ，５０ｂに接続されている。さらに、アクセ
スＭＯＳトランジスタＴ３，Ｔ４のソース６ｃ，６ｄに
は、それぞれ接続孔５ａ，５ｃを通してドライバＭＯＳ
トランジスタＴ２，Ｔ１のゲート電極１０ｂ，１０ｃが
直接に接続されている。また、ドライバＭＯＳトランジ
スタＴ１，Ｔ２の各ソースは、図７９に示すように接続
孔２１ｃ、２１ｄを通して第３層目の導電膜３０ｃによ
って接続されている。第３層目の導電膜３０ｃはメモリ
内の全てのドライバＭＯＳトランジスタのソースに接地
電位Ｖｓｓを供給している。
ード線１０ａはアクセスＭＯＳトランジスタＴ３，Ｔ４
の共通ゲートとなっている。アクセスＭＯＳトランジス
タＴ３，Ｔ４のドレイン拡散層６ａ，６ｂは、図７９及
び図８１に示すように接続孔２１ａ，２１ｂを通して第
３層目の導電膜３０ａ，３０ｂに接続され、さらに図８
０及び図８１に示すように接続孔４２ａ，４２ｂを通し
て第４層目の導電膜であるアルミニウム配線などのビッ
ト線５０ａ，５０ｂに接続されている。さらに、アクセ
スＭＯＳトランジスタＴ３，Ｔ４のソース６ｃ，６ｄに
は、それぞれ接続孔５ａ，５ｃを通してドライバＭＯＳ
トランジスタＴ２，Ｔ１のゲート電極１０ｂ，１０ｃが
直接に接続されている。また、ドライバＭＯＳトランジ
スタＴ１，Ｔ２の各ソースは、図７９に示すように接続
孔２１ｃ、２１ｄを通して第３層目の導電膜３０ｃによ
って接続されている。第３層目の導電膜３０ｃはメモリ
内の全てのドライバＭＯＳトランジスタのソースに接地
電位Ｖｓｓを供給している。
【０００７】アクセスＭＯＳトランジスタＴ３，Ｔ４の
ソース拡散層６ｃ，６ｄは、図７８に示すようにそれぞ
れ接続孔１２ａ，１２ｂを介して低抵抗多結晶シリコン
２０ａ，２０ｂに接続され、さらに高抵抗部２０Ｒ１，
２０Ｒ２へと通じている。また、図７８に示すように、
第２層目の導電膜２０ｃはメモリ内への電源電圧Ｖｃｃ
の供給線であり、高抵抗素子Ｒ１，Ｒ２に電源電圧を供
給している。
ソース拡散層６ｃ，６ｄは、図７８に示すようにそれぞ
れ接続孔１２ａ，１２ｂを介して低抵抗多結晶シリコン
２０ａ，２０ｂに接続され、さらに高抵抗部２０Ｒ１，
２０Ｒ２へと通じている。また、図７８に示すように、
第２層目の導電膜２０ｃはメモリ内への電源電圧Ｖｃｃ
の供給線であり、高抵抗素子Ｒ１，Ｒ２に電源電圧を供
給している。
【０００８】次に、図８２〜図８６は、図７６に示した
ＴＦＴ負荷型の従来のＳＲＡＭの１ビット分の構造及び
製造方法を説明するための図であり、図８２〜図８５は
各階層ごとの、また各工程ごとの１ビット分の平面レイ
アウト図を示すもので、図８６は図８２〜図８５のＹ１
−Ｙ２線での断面図である。図８２は第１層目の導電膜
であるゲート電極を含むアクセスＭＯＳトランジスタ及
びドライバＭＯＳトランジスタの平面レイアウト図、図
８３は第２層目の導電膜であるＴＦＴの下部ゲート電極
の平面レイアウト図、図８４は第３層目の導電膜である
ＴＦＴのチャネル層の平面レイアウト図、図８５は第５
層目の導電膜であるアルミニウム配線の平面レイアウト
図である。
ＴＦＴ負荷型の従来のＳＲＡＭの１ビット分の構造及び
製造方法を説明するための図であり、図８２〜図８５は
各階層ごとの、また各工程ごとの１ビット分の平面レイ
アウト図を示すもので、図８６は図８２〜図８５のＹ１
−Ｙ２線での断面図である。図８２は第１層目の導電膜
であるゲート電極を含むアクセスＭＯＳトランジスタ及
びドライバＭＯＳトランジスタの平面レイアウト図、図
８３は第２層目の導電膜であるＴＦＴの下部ゲート電極
の平面レイアウト図、図８４は第３層目の導電膜である
ＴＦＴのチャネル層の平面レイアウト図、図８５は第５
層目の導電膜であるアルミニウム配線の平面レイアウト
図である。
【０００９】図８２において、ワード線１０ａはアクセ
スＭＯＳトランジスタＴ３，Ｔ４の共通ゲートとなって
いる。ＭＯＳトランジスタＴ４のドレイン拡散層６ｂ
は、図８６及び図８５に示すように接続孔３２ｂを通し
て第４層目の導電膜４０ｂに接続され、さらに接続孔４
１ｂを介して第５層目の導電膜であるアルミニウム配線
などのビット線５０ａ，５０ｂに接続されている。同様
にＭＯＳトランジスタＴ３のドレイン拡散層６ａは、接
続孔３２ａを通して第４層目の導電膜４０ａに接続さ
れ、さらに接続孔４１ａを介して第５層目の導電膜であ
るアルミニウム配線などのビット線５０ａ，５０ｂに接
続されている。
スＭＯＳトランジスタＴ３，Ｔ４の共通ゲートとなって
いる。ＭＯＳトランジスタＴ４のドレイン拡散層６ｂ
は、図８６及び図８５に示すように接続孔３２ｂを通し
て第４層目の導電膜４０ｂに接続され、さらに接続孔４
１ｂを介して第５層目の導電膜であるアルミニウム配線
などのビット線５０ａ，５０ｂに接続されている。同様
にＭＯＳトランジスタＴ３のドレイン拡散層６ａは、接
続孔３２ａを通して第４層目の導電膜４０ａに接続さ
れ、さらに接続孔４１ａを介して第５層目の導電膜であ
るアルミニウム配線などのビット線５０ａ，５０ｂに接
続されている。
【００１０】さらに、ＭＯＳトランジスタＴ３，Ｔ４の
ソース６ｃ，６ｄは、図８２及び図８６に示すように、
それぞれ接続孔５ａ，５ｃを通してドライバＭＯＳトラ
ンジスタＴ２，Ｔ１のゲート電極１０ｂ，ｌ０ｃに直接
に接続されている。また、ドライバＭＯＳトランジスタ
Ｔ１，Ｔ２のソースは、図８２に示すように、拡散領域
で互いに接続されている。第１層目の導電膜１０ｄはメ
モリ内の全てのドライバＭＯＳトランジスタのソースに
接地電位Ｖｓｓを供給している。
ソース６ｃ，６ｄは、図８２及び図８６に示すように、
それぞれ接続孔５ａ，５ｃを通してドライバＭＯＳトラ
ンジスタＴ２，Ｔ１のゲート電極１０ｂ，ｌ０ｃに直接
に接続されている。また、ドライバＭＯＳトランジスタ
Ｔ１，Ｔ２のソースは、図８２に示すように、拡散領域
で互いに接続されている。第１層目の導電膜１０ｄはメ
モリ内の全てのドライバＭＯＳトランジスタのソースに
接地電位Ｖｓｓを供給している。
【００１１】負荷素子となるＴＦＴ：Ｔ５，Ｔ６は、図
８３及び図８６に示すように、第２層目の導電膜である
多結晶シリコンで形成された下部ゲート電極２０ａ，２
０ｂと、図８６に示すように第２層目の絶縁膜２１で形
成されたゲート酸化膜と、図８４及び図８６に示すよう
に第３層目の導電膜である多結晶シリコン３０ａ，３０
ｂで形成されたチャネルにより構成されている。
８３及び図８６に示すように、第２層目の導電膜である
多結晶シリコンで形成された下部ゲート電極２０ａ，２
０ｂと、図８６に示すように第２層目の絶縁膜２１で形
成されたゲート酸化膜と、図８４及び図８６に示すよう
に第３層目の導電膜である多結晶シリコン３０ａ，３０
ｂで形成されたチャネルにより構成されている。
【００１２】図８６及び図８２〜図８５に示すように、
アクセスＭＯＳトランジスタＴ３，Ｔ４のソース拡散層
であるノードＮ１，Ｎ２は、それぞれ接続孔１２ａ，２
１ａにより、また接続孔１２ｂ，２１ｂにより第３層目
の導電膜であるチャネル層３０ａ，３０ｂに接続されて
いる。チャネル層３０ａ，３０ｂの両端は、低抵抗多結
晶シリコンになっており、他端の低抵抗多結晶シリコン
層は、電源電圧Ｖｃｃの供給線となっている。
アクセスＭＯＳトランジスタＴ３，Ｔ４のソース拡散層
であるノードＮ１，Ｎ２は、それぞれ接続孔１２ａ，２
１ａにより、また接続孔１２ｂ，２１ｂにより第３層目
の導電膜であるチャネル層３０ａ，３０ｂに接続されて
いる。チャネル層３０ａ，３０ｂの両端は、低抵抗多結
晶シリコンになっており、他端の低抵抗多結晶シリコン
層は、電源電圧Ｖｃｃの供給線となっている。
【００１３】
【発明が解決しようとする課題】上記のような従来の構
造のＳＲＡＭメモリセルにおいては、次のような問題点
があった。負荷素子に用いる高抵抗ポリシリコンやＴＦ
Ｔをメモリセル上に積層構造で形成する場合、これらを
ドライバＭＯＳトランジスタＴ１，Ｔ２のゲート電極１
０ｂ，１０ｃに接続孔５ａ，５ｂを通して直接接続す
る。この場合、接続孔５ａ，５ｂとドライバＭＯＳトラ
ンジスタＴ１，Ｔ２のゲート電極１０ｂ，１０ｃの間、
ドライバＭＯＳトランジスタＴ１，Ｔ２のゲート電極１
０ｂ，１０ｃと接続孔１２ａ、１２ｂの間、また接続孔
１２ａ、１２ｂと負荷素子との間で、それぞれ写真製版
のマスクずれや、エッチングによる寸法の増加（以下Ｃ
Ｄゲインと略す）や寸法の減少（以下ＣＤロスと略す）
が生じる。このため、セルレイアウトを行うに際して
は、充分な重ね合せ余裕を確保する必要があり、従来型
のメモリセルでは、この重ね合せ余裕がメモリチップ全
体の面積を増加させるという問題があった。
造のＳＲＡＭメモリセルにおいては、次のような問題点
があった。負荷素子に用いる高抵抗ポリシリコンやＴＦ
Ｔをメモリセル上に積層構造で形成する場合、これらを
ドライバＭＯＳトランジスタＴ１，Ｔ２のゲート電極１
０ｂ，１０ｃに接続孔５ａ，５ｂを通して直接接続す
る。この場合、接続孔５ａ，５ｂとドライバＭＯＳトラ
ンジスタＴ１，Ｔ２のゲート電極１０ｂ，１０ｃの間、
ドライバＭＯＳトランジスタＴ１，Ｔ２のゲート電極１
０ｂ，１０ｃと接続孔１２ａ、１２ｂの間、また接続孔
１２ａ、１２ｂと負荷素子との間で、それぞれ写真製版
のマスクずれや、エッチングによる寸法の増加（以下Ｃ
Ｄゲインと略す）や寸法の減少（以下ＣＤロスと略す）
が生じる。このため、セルレイアウトを行うに際して
は、充分な重ね合せ余裕を確保する必要があり、従来型
のメモリセルでは、この重ね合せ余裕がメモリチップ全
体の面積を増加させるという問題があった。
【００１４】また、メモリチップの封止に用いるセラミ
ック材料やレジン材料及び配線材料の中に徴量に含まれ
ているウラニウム（Ｕ）や、トリウム（Ｔｈ）が崩壊す
るときにα線が発生する。このα線がチップ中に突入す
ると、α線の飛程に沿って電子−正孔対が発生し、蓄積
ノードＮ１，Ｎ２に蓄えられた電荷に混入して、蓄積ノ
ードＮ１，Ｎ２の電位を変動させ、この結果、メモリセ
ルの情報が破壊される。これがソフトエラーと呼ばれる
現象である。また最近では、宇宙α線によるソフトエラ
ーも問題となっている。宇宙α線が大気と衝突すると中
性子が発生する。この中性子がチップ中に突入してＳｉ
の原子核と衝突する。衝突すると陽子、α粒子、重イオ
ンなどの荷電粒子が発生するとともに、Ｓｉの原子核が
動く。このため、大量の電荷が発生し、蓄積ノードＮ
１，Ｎ２に蓄えられた電荷に混入して、蓄積ノードＮ
１，Ｎ２の電位を変動させ、メモリセルの情報を破壊す
る。従来のＳＲＡＭメモリセルでは、ドライバＭＯＳト
ランジスタＴ１，Ｔ２のドレイン領域のｎ＋拡散層とｐ
形シリコン基板との間に形成されるＰ−Ｎ接合容量や、
ゲート酸化膜や層間絶縁膜などの絶縁膜容量により、α
線や中性子による電荷消失を補うだけの電荷が蓄積でき
た。ところがメモリセルの面積が縮小されると、α線や
中性子による電荷消失を補うには蓄積電荷が不十分にな
る。従って、従来のＳＲＡＭメモリセル構造では、微細
化するとソフトエラー率が増加し、メモリの信頼性が著
しく低下するという問題があった。
ック材料やレジン材料及び配線材料の中に徴量に含まれ
ているウラニウム（Ｕ）や、トリウム（Ｔｈ）が崩壊す
るときにα線が発生する。このα線がチップ中に突入す
ると、α線の飛程に沿って電子−正孔対が発生し、蓄積
ノードＮ１，Ｎ２に蓄えられた電荷に混入して、蓄積ノ
ードＮ１，Ｎ２の電位を変動させ、この結果、メモリセ
ルの情報が破壊される。これがソフトエラーと呼ばれる
現象である。また最近では、宇宙α線によるソフトエラ
ーも問題となっている。宇宙α線が大気と衝突すると中
性子が発生する。この中性子がチップ中に突入してＳｉ
の原子核と衝突する。衝突すると陽子、α粒子、重イオ
ンなどの荷電粒子が発生するとともに、Ｓｉの原子核が
動く。このため、大量の電荷が発生し、蓄積ノードＮ
１，Ｎ２に蓄えられた電荷に混入して、蓄積ノードＮ
１，Ｎ２の電位を変動させ、メモリセルの情報を破壊す
る。従来のＳＲＡＭメモリセルでは、ドライバＭＯＳト
ランジスタＴ１，Ｔ２のドレイン領域のｎ＋拡散層とｐ
形シリコン基板との間に形成されるＰ−Ｎ接合容量や、
ゲート酸化膜や層間絶縁膜などの絶縁膜容量により、α
線や中性子による電荷消失を補うだけの電荷が蓄積でき
た。ところがメモリセルの面積が縮小されると、α線や
中性子による電荷消失を補うには蓄積電荷が不十分にな
る。従って、従来のＳＲＡＭメモリセル構造では、微細
化するとソフトエラー率が増加し、メモリの信頼性が著
しく低下するという問題があった。
【００１５】また、負荷素子に用いる高抵抗ポシリコン
やＴＦＴをメモリセル上に積層構造で形成する場合、各
層形成ごとに写真製版、エッチングを行っていた。この
ため、工程数が増加し、そのため、製品歩留りが低下す
るいう問題があった。この発明の目的は、上述したよう
な従来技術における問題点を解決し、所要面積が小さ
く、ソフトエラーの耐性が高く、従来よりも製造工程の
短い半導体装置及びその製造方法を提供しようとするも
のである。
やＴＦＴをメモリセル上に積層構造で形成する場合、各
層形成ごとに写真製版、エッチングを行っていた。この
ため、工程数が増加し、そのため、製品歩留りが低下す
るいう問題があった。この発明の目的は、上述したよう
な従来技術における問題点を解決し、所要面積が小さ
く、ソフトエラーの耐性が高く、従来よりも製造工程の
短い半導体装置及びその製造方法を提供しようとするも
のである。
【００１６】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板の主面に接して形成された下地絶縁膜
と、この下地絶縁膜の上に互いに絶縁膜を挟んで形成さ
れた複数の導電膜を備え、上記複数の導電膜のうち隣接
する少なくとも二つの導電膜を絶縁膜に開孔された接続
孔によって接続するとともに同一の平面形状に形成した
ことを特徴とするものである。
は、半導体基板の主面に接して形成された下地絶縁膜
と、この下地絶縁膜の上に互いに絶縁膜を挟んで形成さ
れた複数の導電膜を備え、上記複数の導電膜のうち隣接
する少なくとも二つの導電膜を絶縁膜に開孔された接続
孔によって接続するとともに同一の平面形状に形成した
ことを特徴とするものである。
【００１７】また、この発明の半導体装置は、上記複数
の導電膜のうち上記下地絶縁膜に接して形成された導電
膜を上記下地絶縁膜に開孔した接続孔によって上記半導
体基板に接続したことを特徴とするものである。また、
この発明の半導体装置は、上記複数の導電膜のうち少な
とも一つの導電膜に高抵抗領域を形成したことを特徴と
するものである。
の導電膜のうち上記下地絶縁膜に接して形成された導電
膜を上記下地絶縁膜に開孔した接続孔によって上記半導
体基板に接続したことを特徴とするものである。また、
この発明の半導体装置は、上記複数の導電膜のうち少な
とも一つの導電膜に高抵抗領域を形成したことを特徴と
するものである。
【００１８】また、この発明の半導体装置は、上記複数
の導電膜のうちの少なくとも一つの導電膜との間に絶縁
膜を挟んで形成された他の導電膜を備え、上記一つの導
電膜と上記他の導電膜とにより薄膜トランジスタを形成
したことを特徴とするものである。また、この発明の半
導体装置は、上記一つの導電膜により上記薄膜トランジ
スタのゲート電極を形成し、上記他の導電膜により上記
薄膜トランジスタのチャネルを形成したことを特徴とす
るものである。
の導電膜のうちの少なくとも一つの導電膜との間に絶縁
膜を挟んで形成された他の導電膜を備え、上記一つの導
電膜と上記他の導電膜とにより薄膜トランジスタを形成
したことを特徴とするものである。また、この発明の半
導体装置は、上記一つの導電膜により上記薄膜トランジ
スタのゲート電極を形成し、上記他の導電膜により上記
薄膜トランジスタのチャネルを形成したことを特徴とす
るものである。
【００１９】また、この発明の半導体装置は、上記一つ
の導電膜により上記薄膜トランジスタのチャネルを形成
し、上記他の導電膜により上記薄膜トランジスタのゲー
ト電極を形成したことを特徴とするものである。また、
この発明の半導体装置は、上記他の導電膜を上記一つの
導電膜との間に絶縁膜を介して挟むように形成しかつ上
記一つの導電膜に接続した更に他の導電膜を備えたこと
を特徴とするものである。
の導電膜により上記薄膜トランジスタのチャネルを形成
し、上記他の導電膜により上記薄膜トランジスタのゲー
ト電極を形成したことを特徴とするものである。また、
この発明の半導体装置は、上記他の導電膜を上記一つの
導電膜との間に絶縁膜を介して挟むように形成しかつ上
記一つの導電膜に接続した更に他の導電膜を備えたこと
を特徴とするものである。
【００２０】また、この発明の半導体装置は、上記他の
導電膜により薄膜トランジスタのチャネルを形成し、上
記一つの導電膜とこれに接続した上記更に他の導電膜と
により上記薄膜トランジスタの二重ゲート電極を形成し
たことを特徴とするものである。また、この発明の半導
体装置は、上記他の導電膜と上記更に他の導電膜とを同
一の平面形状に形成したことを特徴とするものである。
導電膜により薄膜トランジスタのチャネルを形成し、上
記一つの導電膜とこれに接続した上記更に他の導電膜と
により上記薄膜トランジスタの二重ゲート電極を形成し
たことを特徴とするものである。また、この発明の半導
体装置は、上記他の導電膜と上記更に他の導電膜とを同
一の平面形状に形成したことを特徴とするものである。
【００２１】また、この発明の半導体装置は、半導体基
板の主面に下地絶縁膜を挟んで形成した表面導電膜と、
この表面導電膜の上に互いに絶縁膜を挟んで形成した複
数の導電膜を備え、上記複数の導電膜のうち少なくとも
２つの導電膜を同一の平面形状に形成し、かつその一方
の導電膜と上記表面導電膜とを絶縁膜に開孔した接続孔
によって接続したことを特徴とするものである。また、
この発明の半導体装置は、上記表面導電膜を上記下地絶
縁膜に開孔した接続孔によって上記半導体基板に接続し
たことを特徴とするものである。また、この発明の半導
体装置は、上記複数の導電膜のうち少なとも一つの導電
膜に高抵抗領域を形成したことを特徴とするものであ
る。
板の主面に下地絶縁膜を挟んで形成した表面導電膜と、
この表面導電膜の上に互いに絶縁膜を挟んで形成した複
数の導電膜を備え、上記複数の導電膜のうち少なくとも
２つの導電膜を同一の平面形状に形成し、かつその一方
の導電膜と上記表面導電膜とを絶縁膜に開孔した接続孔
によって接続したことを特徴とするものである。また、
この発明の半導体装置は、上記表面導電膜を上記下地絶
縁膜に開孔した接続孔によって上記半導体基板に接続し
たことを特徴とするものである。また、この発明の半導
体装置は、上記複数の導電膜のうち少なとも一つの導電
膜に高抵抗領域を形成したことを特徴とするものであ
る。
【００２２】また、この発明の半導体装置は、上記二つ
の導電膜のうちの上記一方の導電膜により薄膜トランジ
スタのゲート電極を形成し、上記２つの導電膜のうちの
他方の導電膜により上記薄膜トランジスタのチャネルを
形成したことを特徴とするものである。また、この発明
の半導体装置は、上記二つの導電膜のうちの他方の導電
膜を絶縁膜を介して上記一方の導電膜との間に挟むよう
に形成されかつ上記一方の導電膜に接続された更に他の
導電膜を備えたことを特徴とするものである。
の導電膜のうちの上記一方の導電膜により薄膜トランジ
スタのゲート電極を形成し、上記２つの導電膜のうちの
他方の導電膜により上記薄膜トランジスタのチャネルを
形成したことを特徴とするものである。また、この発明
の半導体装置は、上記二つの導電膜のうちの他方の導電
膜を絶縁膜を介して上記一方の導電膜との間に挟むよう
に形成されかつ上記一方の導電膜に接続された更に他の
導電膜を備えたことを特徴とするものである。
【００２３】また、この発明の半導体装置は、上記二つ
の導電膜のうちの他方の導電膜により薄膜トランジスタ
のチャネルを形成し、上記一方の導電膜とこれに接続さ
れた上記更に他の導電膜とにより上記薄膜トランジスタ
の二重ゲート電極を形成したことを特徴とするものであ
る。
の導電膜のうちの他方の導電膜により薄膜トランジスタ
のチャネルを形成し、上記一方の導電膜とこれに接続さ
れた上記更に他の導電膜とにより上記薄膜トランジスタ
の二重ゲート電極を形成したことを特徴とするものであ
る。
【００２４】次に、この発明の半導体装置の製造方法
は、半導体基板の下地絶縁膜の上に第１の導電膜を形成
する工程と、上記第１の導電膜の上に第１の絶縁膜を形
成する工程と、少なくとも上記第１の絶縁膜及び上記第
１の導電膜を貫く開孔を形成する工程と、上記開孔を含
む上記第１の絶縁膜の上に第２の導電膜を形成する工程
と、上記第２の導電膜、上記第１の絶縁膜及び上記第１
の導電膜を同一の平面形状にパターニングする工程と含
むことを特徴とするものである。
は、半導体基板の下地絶縁膜の上に第１の導電膜を形成
する工程と、上記第１の導電膜の上に第１の絶縁膜を形
成する工程と、少なくとも上記第１の絶縁膜及び上記第
１の導電膜を貫く開孔を形成する工程と、上記開孔を含
む上記第１の絶縁膜の上に第２の導電膜を形成する工程
と、上記第２の導電膜、上記第１の絶縁膜及び上記第１
の導電膜を同一の平面形状にパターニングする工程と含
むことを特徴とするものである。
【００２５】また、この発明の半導体装置の製造方法
は、半導体基板の主面に下地絶縁膜を形成する工程と、
上記下地絶縁膜の上に第１の導電膜を形成する工程と、
上記第１の導電膜の上に第１の絶縁膜を形成する工程
と、上記第１の絶縁膜、上記第１の導電膜、及び上記下
地絶縁膜を貫く開孔を形成する工程と、上記開孔を含み
上記第１の絶縁膜の上に第２の導電膜を形成する工程
と、上記第２の導電膜、上記第１の絶縁膜、上記第１の
導電膜、及び上記下地絶縁膜を同一の平面形状にパター
ニングする工程とを含むことを特徴とするものである。
は、半導体基板の主面に下地絶縁膜を形成する工程と、
上記下地絶縁膜の上に第１の導電膜を形成する工程と、
上記第１の導電膜の上に第１の絶縁膜を形成する工程
と、上記第１の絶縁膜、上記第１の導電膜、及び上記下
地絶縁膜を貫く開孔を形成する工程と、上記開孔を含み
上記第１の絶縁膜の上に第２の導電膜を形成する工程
と、上記第２の導電膜、上記第１の絶縁膜、上記第１の
導電膜、及び上記下地絶縁膜を同一の平面形状にパター
ニングする工程とを含むことを特徴とするものである。
【００２６】また、この発明の半導体装置の製造方法
は、半導体基板の主面に下地絶縁膜を形成する工程と、
上記下地絶縁膜の上に第１の導電膜を形成する工程と、
上記第１の導電膜の上に第１の絶縁膜を形成する工程
と、上記第１の絶縁膜、上記第１の導電膜、及び上記下
地絶縁膜を貫く開孔を形成する工程と、上記開孔を含み
上記第１の絶縁膜の上に第２の導電膜を形成する工程
と、上記第２の導電膜の上に第２の絶縁膜を形成する工
程と、上記第２の絶縁膜の上に第３の導電膜を形成する
工程と、上記開孔を含むように上記第３の導電膜、上記
第２の絶縁膜、上記第２の導電膜、上記第１の絶縁膜、
及び上記第１の導電膜を同一の平面形状にパターニング
する工程とを含むことを特徴とするものである。
は、半導体基板の主面に下地絶縁膜を形成する工程と、
上記下地絶縁膜の上に第１の導電膜を形成する工程と、
上記第１の導電膜の上に第１の絶縁膜を形成する工程
と、上記第１の絶縁膜、上記第１の導電膜、及び上記下
地絶縁膜を貫く開孔を形成する工程と、上記開孔を含み
上記第１の絶縁膜の上に第２の導電膜を形成する工程
と、上記第２の導電膜の上に第２の絶縁膜を形成する工
程と、上記第２の絶縁膜の上に第３の導電膜を形成する
工程と、上記開孔を含むように上記第３の導電膜、上記
第２の絶縁膜、上記第２の導電膜、上記第１の絶縁膜、
及び上記第１の導電膜を同一の平面形状にパターニング
する工程とを含むことを特徴とするものである。
【００２７】また、この発明の半導体装置の製造方法
は、半導体基板の主面に下地絶縁膜を形成する工程と、
上記下地絶縁膜に下地開孔を形成する工程と、上記下地
開孔を含む上記下地絶縁膜の上に第１の導電膜を形成す
る工程と、上記第１の導電膜をパターニングする工程
と、上記第１の導電膜及び上記下地絶縁膜の上に第１の
絶縁膜を形成する工程と、上記第１の絶縁膜に第１の開
孔を形成する工程と、上記第１の開孔を含む上記第１の
絶縁膜の上に第２の導電膜を形成する工程と、上記第２
の導電膜の上に第２の絶縁膜を形成する工程と、上記第
２の絶縁膜の上に第３の導電膜を形成する工程と、上記
第３の導電膜、上記第２の絶縁膜、及び上記第２の導電
膜を同一の平面形状にパターニングする工程とを含むこ
とを特徴とするものである。
は、半導体基板の主面に下地絶縁膜を形成する工程と、
上記下地絶縁膜に下地開孔を形成する工程と、上記下地
開孔を含む上記下地絶縁膜の上に第１の導電膜を形成す
る工程と、上記第１の導電膜をパターニングする工程
と、上記第１の導電膜及び上記下地絶縁膜の上に第１の
絶縁膜を形成する工程と、上記第１の絶縁膜に第１の開
孔を形成する工程と、上記第１の開孔を含む上記第１の
絶縁膜の上に第２の導電膜を形成する工程と、上記第２
の導電膜の上に第２の絶縁膜を形成する工程と、上記第
２の絶縁膜の上に第３の導電膜を形成する工程と、上記
第３の導電膜、上記第２の絶縁膜、及び上記第２の導電
膜を同一の平面形状にパターニングする工程とを含むこ
とを特徴とするものである。
【００２８】また、この発明の半導体装置の製造方法
は、半導体基板の主面に下地絶縁膜を形成する工程と、
上記下地絶縁膜に下地開孔を形成する工程と、上記下地
開孔を含む上記下地絶縁膜の上に第１の導電膜を形成す
る工程と、上記第１の導電膜をパターニングする工程
と、上記第１の導電膜及び上記下地絶縁膜の上に第１の
絶縁膜を形成する工程と、上記第１の絶縁膜に第１の開
孔を形成する工程と、上記第１の開孔を含む上記第１の
絶縁膜の上に第２の導電膜を形成する工程と、上記第２
の導電膜をパターニングする工程と、上記第２の導電膜
及び上記第１の絶縁層の上に第２の絶縁膜を形成する工
程と、上記第２の絶縁膜に第２の開孔を形成する工程
と、上記第２の開孔を含む上記第２の絶縁膜の上に第３
の導電膜を形成する工程と、上記第３の導電膜の上に第
３の絶縁膜を形成する工程と、上記第３の絶縁膜の上に
第４の導電膜を形成する工程と、上記第４の導電膜、上
記第３の絶縁膜、及び上記第３の導電膜を同一の平面形
状にパターニングする工程とを含むことを特徴とするも
のである。
は、半導体基板の主面に下地絶縁膜を形成する工程と、
上記下地絶縁膜に下地開孔を形成する工程と、上記下地
開孔を含む上記下地絶縁膜の上に第１の導電膜を形成す
る工程と、上記第１の導電膜をパターニングする工程
と、上記第１の導電膜及び上記下地絶縁膜の上に第１の
絶縁膜を形成する工程と、上記第１の絶縁膜に第１の開
孔を形成する工程と、上記第１の開孔を含む上記第１の
絶縁膜の上に第２の導電膜を形成する工程と、上記第２
の導電膜をパターニングする工程と、上記第２の導電膜
及び上記第１の絶縁層の上に第２の絶縁膜を形成する工
程と、上記第２の絶縁膜に第２の開孔を形成する工程
と、上記第２の開孔を含む上記第２の絶縁膜の上に第３
の導電膜を形成する工程と、上記第３の導電膜の上に第
３の絶縁膜を形成する工程と、上記第３の絶縁膜の上に
第４の導電膜を形成する工程と、上記第４の導電膜、上
記第３の絶縁膜、及び上記第３の導電膜を同一の平面形
状にパターニングする工程とを含むことを特徴とするも
のである。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態による
半導体装置を、ＳＲＡＭメモリセルを例にとって説明す
る。なお、各図において同一の符号は同一又は相当部分
を示す。 実施の形態１.この実施の形態１は、ＳＲＡＭメモリセ
ルの負荷素子が高抵抗素子で構成され、かつＭＯＳトラ
ンジスタのゲート電極と抵抗素子が同時に同一平面形状
に形成されていることに特徴がある。図１〜図１０は、
実施の形態１のＳＲＡＭメモリセルの構造と製造方法を
説明するための図である。図１及び図２は、ＳＲＡＭメ
モリセルの平面レイアウトを説明するための図であり、
図１は、第１層目の導電膜すなわちＭＯＳトランジスタ
のゲート電極と、第２層目の導電膜すなわち高抵抗素子
の平面レイアウト図である。また、図２は、第３層目の
導電膜すなわちアルミニウム配線の平面レイアウト図で
ある。また、図３及び図４はそれぞれ図１及び図２の平
面レイアウト図のＸ１−Ｘ２、Ｙ１−Ｙ２線での断面を
示す図である。また、図５〜図９は、ＳＲＡＭメモリセ
ルの製造方法を説明するための図であり、図１及び図２
の平面レイアウト図のＸ１−Ｘ２線の断面での製造工程
を示す図である。また、図１０は、この実施の形態１の
ＳＲＡＭの回路と構造との対応を説明するための図であ
る。
半導体装置を、ＳＲＡＭメモリセルを例にとって説明す
る。なお、各図において同一の符号は同一又は相当部分
を示す。 実施の形態１.この実施の形態１は、ＳＲＡＭメモリセ
ルの負荷素子が高抵抗素子で構成され、かつＭＯＳトラ
ンジスタのゲート電極と抵抗素子が同時に同一平面形状
に形成されていることに特徴がある。図１〜図１０は、
実施の形態１のＳＲＡＭメモリセルの構造と製造方法を
説明するための図である。図１及び図２は、ＳＲＡＭメ
モリセルの平面レイアウトを説明するための図であり、
図１は、第１層目の導電膜すなわちＭＯＳトランジスタ
のゲート電極と、第２層目の導電膜すなわち高抵抗素子
の平面レイアウト図である。また、図２は、第３層目の
導電膜すなわちアルミニウム配線の平面レイアウト図で
ある。また、図３及び図４はそれぞれ図１及び図２の平
面レイアウト図のＸ１−Ｘ２、Ｙ１−Ｙ２線での断面を
示す図である。また、図５〜図９は、ＳＲＡＭメモリセ
ルの製造方法を説明するための図であり、図１及び図２
の平面レイアウト図のＸ１−Ｘ２線の断面での製造工程
を示す図である。また、図１０は、この実施の形態１の
ＳＲＡＭの回路と構造との対応を説明するための図であ
る。
【００３０】次に、この実施の形態１のメモリセルにつ
いて、図１〜図１０を参照して製造方法について説明し
ながらあわせてその構造について説明する。先ず、図５
を参照して、比抵抗１０Ω・ｃｍ（１００）面のｎ型シ
リコン基板１内に不純物濃度１．０Ｅ１５〜１．０Ｅ１
７／ｃｍ3のＰ形のウェル２（半導体基板の一部として
のウェル２。以下同じ。）をボロンのイオン打ち込みと
熱拡散法により形成する。次に、ＬＯＣＯＳ法などによ
り厚さ１００〜１０００ｎｍのシリコン酸化膜３ａ，３
ｂ，３ｃを形成し、ＭＯＳトランジスタの形成領域を絶
縁分離する。次に、レジスト３’を施しホトリソグラフ
ィを用いて、シリコン酸化膜３ｂと３ｃの間で、後に形
成するアクセスＭＯＳトランジスタＴ４のソース領域の
一部であって、第１層目の導電膜１０ｃの下部領域とな
る部分のみに、砒素などのｎ型不純物のイオン打ち込み
を行ないｎ＋領域を形成した後、レジスト３’を除去す
る。次に、図６を参照して、ＭＯＳトランジスタの能動
領域となる部分に厚さ１０〜１００ｎｍのゲート酸化膜
４（下地絶縁膜）を形成する。
いて、図１〜図１０を参照して製造方法について説明し
ながらあわせてその構造について説明する。先ず、図５
を参照して、比抵抗１０Ω・ｃｍ（１００）面のｎ型シ
リコン基板１内に不純物濃度１．０Ｅ１５〜１．０Ｅ１
７／ｃｍ3のＰ形のウェル２（半導体基板の一部として
のウェル２。以下同じ。）をボロンのイオン打ち込みと
熱拡散法により形成する。次に、ＬＯＣＯＳ法などによ
り厚さ１００〜１０００ｎｍのシリコン酸化膜３ａ，３
ｂ，３ｃを形成し、ＭＯＳトランジスタの形成領域を絶
縁分離する。次に、レジスト３’を施しホトリソグラフ
ィを用いて、シリコン酸化膜３ｂと３ｃの間で、後に形
成するアクセスＭＯＳトランジスタＴ４のソース領域の
一部であって、第１層目の導電膜１０ｃの下部領域とな
る部分のみに、砒素などのｎ型不純物のイオン打ち込み
を行ないｎ＋領域を形成した後、レジスト３’を除去す
る。次に、図６を参照して、ＭＯＳトランジスタの能動
領域となる部分に厚さ１０〜１００ｎｍのゲート酸化膜
４（下地絶縁膜）を形成する。
【００３１】次に、図７を参照して、リンなどのｎ型不
純物を含む多結晶シリコン膜、金属シリサイド膜または
金属ポリサイド膜などの導電膜を用いた第１層目の導電
膜１０（表面導電膜）を堆積し、さらに続けてＳｉＯ2
等からなる第１層目の層間絶縁膜１１を厚さ１００〜１
０００ｎｍに堆積する。次に、図８及び図１を参照し
て、ホトリソグラフィとエッチングにより第１層目の層
間絶縁膜１１、第１層目の導電膜１０、及びゲート酸化
膜４を同時開孔して、層間の接続孔１２ａ，１２ｂを形
成する。次に、多結晶シリコン膜等による第２層目の導
電膜２０を堆積し、この導電膜２０の表面にドーズ量
１．０Ｅ１２〜１．０Ｅ１３／ｃｍ3でリンなどのｎ型
不純物のイオン打ち込みを行う。
純物を含む多結晶シリコン膜、金属シリサイド膜または
金属ポリサイド膜などの導電膜を用いた第１層目の導電
膜１０（表面導電膜）を堆積し、さらに続けてＳｉＯ2
等からなる第１層目の層間絶縁膜１１を厚さ１００〜１
０００ｎｍに堆積する。次に、図８及び図１を参照し
て、ホトリソグラフィとエッチングにより第１層目の層
間絶縁膜１１、第１層目の導電膜１０、及びゲート酸化
膜４を同時開孔して、層間の接続孔１２ａ，１２ｂを形
成する。次に、多結晶シリコン膜等による第２層目の導
電膜２０を堆積し、この導電膜２０の表面にドーズ量
１．０Ｅ１２〜１．０Ｅ１３／ｃｍ3でリンなどのｎ型
不純物のイオン打ち込みを行う。
【００３２】次に、図９及び図１を参照して、ホトリソ
グラフィとエッチングにより、接続孔１２ａ，１２ｂを
介した層間接続を含むように、第２層目の導電膜２０、
第１層目の層間絶縁膜１１及び第１層目の導電膜１０を
同時にパターニングし、第１層目の導電膜１０ａ，１０
ｂ，１０ｃ，１０ｄならびに第２層目の導電膜２０ａ，
２０ｂ，２０ｃ，２０ｄを形成する。第１層目の導電膜
１０ａは、アクセスＭＯＳトランジスタＴ３，Ｔ４に共
通のゲート電極かつワード線となり、導電膜１０ｂ，１
０ｃはそれぞれドライバＭＯＳトランジスタＴ１，Ｔ２
のゲート電極となり、さらに導電膜１０ｄは隣接したメ
モリセルのアクセスＭＯＳトランジスタのゲート電極と
なるものである。第２層目の導電膜２０ａ，２０ｄは、
電源電位の供給線となり、導電膜２０ｂ，２０ｃは抵抗
素子２０Ｒ１及び２０Ｒ２を形成する負荷回路となるた
めのものである。
グラフィとエッチングにより、接続孔１２ａ，１２ｂを
介した層間接続を含むように、第２層目の導電膜２０、
第１層目の層間絶縁膜１１及び第１層目の導電膜１０を
同時にパターニングし、第１層目の導電膜１０ａ，１０
ｂ，１０ｃ，１０ｄならびに第２層目の導電膜２０ａ，
２０ｂ，２０ｃ，２０ｄを形成する。第１層目の導電膜
１０ａは、アクセスＭＯＳトランジスタＴ３，Ｔ４に共
通のゲート電極かつワード線となり、導電膜１０ｂ，１
０ｃはそれぞれドライバＭＯＳトランジスタＴ１，Ｔ２
のゲート電極となり、さらに導電膜１０ｄは隣接したメ
モリセルのアクセスＭＯＳトランジスタのゲート電極と
なるものである。第２層目の導電膜２０ａ，２０ｄは、
電源電位の供給線となり、導電膜２０ｂ，２０ｃは抵抗
素子２０Ｒ１及び２０Ｒ２を形成する負荷回路となるた
めのものである。
【００３３】次に、このようにパターニングしたものに
対して、ホトリソグラフィをマスクにして、ヒ素などの
ｎ型不純物のイオン打ち込みにより、ＭＯＳトランジス
タＴ１〜Ｔ４のソース／ドレイン領域を形成すると同時
に、第２層目の導電膜２０ｂ，２０ｃを抵抗素子２０Ｒ
１及び２０Ｒ２の部分を除き低抵抗に形成する。次に、
図３、図４及び図２を参照して、ＣＶＤ法などにより、
ＳｉＯ2などの絶縁膜４１を厚さ１００〜１０００ｎｍ
に堆積する。続いて、絶縁膜４１に、接続孔４２ａ〜４
２ｅを開孔した後、第３層目の導電膜としてアルミニウ
ム配線５０ａ〜５０ｄを５００〜２０００ｎｍの厚さに
形成する。アルミニウム配線５０ａ，５０ｂはビット線
となり、アルミニウム配線５０ｃは電源電位供給線とな
り、アルミニウム配線５０ｂは接地電位供給線となる。
対して、ホトリソグラフィをマスクにして、ヒ素などの
ｎ型不純物のイオン打ち込みにより、ＭＯＳトランジス
タＴ１〜Ｔ４のソース／ドレイン領域を形成すると同時
に、第２層目の導電膜２０ｂ，２０ｃを抵抗素子２０Ｒ
１及び２０Ｒ２の部分を除き低抵抗に形成する。次に、
図３、図４及び図２を参照して、ＣＶＤ法などにより、
ＳｉＯ2などの絶縁膜４１を厚さ１００〜１０００ｎｍ
に堆積する。続いて、絶縁膜４１に、接続孔４２ａ〜４
２ｅを開孔した後、第３層目の導電膜としてアルミニウ
ム配線５０ａ〜５０ｄを５００〜２０００ｎｍの厚さに
形成する。アルミニウム配線５０ａ，５０ｂはビット線
となり、アルミニウム配線５０ｃは電源電位供給線とな
り、アルミニウム配線５０ｂは接地電位供給線となる。
【００３４】このように形成されたメモリセルについ
て、図１０のように回路が形成されることを構造と関連
づけて説明する。図１０の回路図には、図１〜図９の構
造の符号に対応した符号が付してある。先ず、図１に示
すように、第１の導電膜１０ａは、アクセスＭＯＳトラ
ンジスタＴ３，Ｔ４の共通のゲートとなり、かつワード
線となる。アクセスＭＯＳトランジスタＴ３，Ｔ４のド
レイン拡散層６ａ，６ｂは、図２に示すように、それぞ
れ接続孔４２ａ，４２ｂを通してビット線のアルミニウ
ム配線５０ａ，５０ｂと接続されている。
て、図１０のように回路が形成されることを構造と関連
づけて説明する。図１０の回路図には、図１〜図９の構
造の符号に対応した符号が付してある。先ず、図１に示
すように、第１の導電膜１０ａは、アクセスＭＯＳトラ
ンジスタＴ３，Ｔ４の共通のゲートとなり、かつワード
線となる。アクセスＭＯＳトランジスタＴ３，Ｔ４のド
レイン拡散層６ａ，６ｂは、図２に示すように、それぞ
れ接続孔４２ａ，４２ｂを通してビット線のアルミニウ
ム配線５０ａ，５０ｂと接続されている。
【００３５】アクセスＭＯＳトランジスタＴ３のソース
６ｃは、図１に示すように拡散層でノードＮ１につなが
り、ノードＮ１は、図３に示すようにゲート酸化膜４が
一部エッチングされた孔１２ａを通して第１の導電膜１
０ｃと直接に接続され、これは延在してドライバＭＯＳ
トランジスタＴ２のゲートとなっている。また、ノード
Ｎ１は、接続孔１２ａを通して抵抗２０Ｒ１と接続さ
れ、さらに抵抗２０Ｒ１は接続孔４２ｃを通して、第３
層目の導電膜である電源電位供給線５０ｃに接続され
る。電源電位供給線５０ｃは、他の接続孔４２ｃを通し
てワード線１０ａの上にある電源電位供給線２０ａに接
続されている。電源電位供給線２０ａの電源電圧Ｖｃｃ
から供給される微少電流は、高抵抗部２０Ｒ１を通して
アクセスＭＯＳトランジスタＴ３のソース拡散層６ｃに
流れる。
６ｃは、図１に示すように拡散層でノードＮ１につなが
り、ノードＮ１は、図３に示すようにゲート酸化膜４が
一部エッチングされた孔１２ａを通して第１の導電膜１
０ｃと直接に接続され、これは延在してドライバＭＯＳ
トランジスタＴ２のゲートとなっている。また、ノード
Ｎ１は、接続孔１２ａを通して抵抗２０Ｒ１と接続さ
れ、さらに抵抗２０Ｒ１は接続孔４２ｃを通して、第３
層目の導電膜である電源電位供給線５０ｃに接続され
る。電源電位供給線５０ｃは、他の接続孔４２ｃを通し
てワード線１０ａの上にある電源電位供給線２０ａに接
続されている。電源電位供給線２０ａの電源電圧Ｖｃｃ
から供給される微少電流は、高抵抗部２０Ｒ１を通して
アクセスＭＯＳトランジスタＴ３のソース拡散層６ｃに
流れる。
【００３６】また、第２層目の導電膜２０ｃは、第１層
目の導電膜１０ｃと層間絶縁膜１１により容量素子Ｃ１
を形成していて、蓄積ノードＮ１の拡散層６ｃに電荷を
供給することができる。また、ノードＮ１は、拡散層に
よりドライバＭＯＳトランジスタＴ１のドレインと接続
している。
目の導電膜１０ｃと層間絶縁膜１１により容量素子Ｃ１
を形成していて、蓄積ノードＮ１の拡散層６ｃに電荷を
供給することができる。また、ノードＮ１は、拡散層に
よりドライバＭＯＳトランジスタＴ１のドレインと接続
している。
【００３７】つぎに、アクセスＭＯＳトランジスタＴ４
のソース６ｄは、拡散層によりノードＮ２につながり、
ノードＮ２は、ゲート酸化膜４が一部エッチングされた
孔１２ｂを通して第１の導電膜１０ｂと直接に接続さ
れ、これは延在してドライバＭＯＳトランジスタＴ１の
ゲートとなっている。また、ノードＮ２は図４および図
１に示すように、抵抗２０Ｒ２に接続し、抵抗２０Ｒ２
は図２から判るように接続孔４２ｅを通して電源電位供
給線５０ｃに接続されている。また、ノードＮ２は、拡
散層によりドライバＭＯＳトランジスタＴ２のドレイン
と接続している。
のソース６ｄは、拡散層によりノードＮ２につながり、
ノードＮ２は、ゲート酸化膜４が一部エッチングされた
孔１２ｂを通して第１の導電膜１０ｂと直接に接続さ
れ、これは延在してドライバＭＯＳトランジスタＴ１の
ゲートとなっている。また、ノードＮ２は図４および図
１に示すように、抵抗２０Ｒ２に接続し、抵抗２０Ｒ２
は図２から判るように接続孔４２ｅを通して電源電位供
給線５０ｃに接続されている。また、ノードＮ２は、拡
散層によりドライバＭＯＳトランジスタＴ２のドレイン
と接続している。
【００３８】また、ドライバＭＯＳトランジスタＴ１の
ソースＳとドライバＭＯＳトランジスタＴ２のソースＳ
とは図１に示すように拡散領域で連通しており、これは
図２から判るように接続孔４２ｄを介して接地電位供給
線であるアルミニウム配線５０ｄに接続されている。ア
ルミニウム配線５０ｄは、接地電位Ｖｓｓに固定されて
おり、記憶装置内のすべてのドライバＭＯＳトランジス
タのソースに接続されている。以上のようにして、図１
０の回路が形成されている。
ソースＳとドライバＭＯＳトランジスタＴ２のソースＳ
とは図１に示すように拡散領域で連通しており、これは
図２から判るように接続孔４２ｄを介して接地電位供給
線であるアルミニウム配線５０ｄに接続されている。ア
ルミニウム配線５０ｄは、接地電位Ｖｓｓに固定されて
おり、記憶装置内のすべてのドライバＭＯＳトランジス
タのソースに接続されている。以上のようにして、図１
０の回路が形成されている。
【００３９】以上説明したように、この実施の形態１に
よれば、第２層目の導電膜２０、第１層目の層間絶縁膜
１１、及び第１層目の導電膜１０を、必要な層間接続を
含むように同時にパターニングして同一の平面形状に形
成するため、従来必要であった重ね合せ余裕が不要とな
り、メモリセル寸法の縦方向、横方向の長さをそれぞれ
縮小することができる。
よれば、第２層目の導電膜２０、第１層目の層間絶縁膜
１１、及び第１層目の導電膜１０を、必要な層間接続を
含むように同時にパターニングして同一の平面形状に形
成するため、従来必要であった重ね合せ余裕が不要とな
り、メモリセル寸法の縦方向、横方向の長さをそれぞれ
縮小することができる。
【００４０】また、第１層目の層間絶縁膜１１、第１層
目の導電膜１０、及びゲート酸化膜４を同時開孔して、
接続孔１２ａ，１２ｂを形成した後、第２層目の導電膜
２０として多結晶シリコン膜など導電膜を堆積し、第２
層目の導電膜２０及び第１層目の導電膜１０を蓄積ノー
ドＮ１，Ｎ２に接続しているため、第２層目の導電膜２
０、第１層目の層間絶縁膜１１、及び第１層目の導電膜
１０とで形成される容量素子Ｃ１，Ｃ２の静電容量をそ
れぞれ蓄積ノードＮ１，Ｎ２に接続できるために、α線
や中性子に対する耐性を大きくすることができる。
目の導電膜１０、及びゲート酸化膜４を同時開孔して、
接続孔１２ａ，１２ｂを形成した後、第２層目の導電膜
２０として多結晶シリコン膜など導電膜を堆積し、第２
層目の導電膜２０及び第１層目の導電膜１０を蓄積ノー
ドＮ１，Ｎ２に接続しているため、第２層目の導電膜２
０、第１層目の層間絶縁膜１１、及び第１層目の導電膜
１０とで形成される容量素子Ｃ１，Ｃ２の静電容量をそ
れぞれ蓄積ノードＮ１，Ｎ２に接続できるために、α線
や中性子に対する耐性を大きくすることができる。
【００４１】さらに、第２層目の導電膜２０、第１層目
の層間絶縁膜１１、及び第１層目の導電膜１０を同時に
パターニングして形成するため、従来必要であったイオ
ン打ち込み工程、ホトリソグラフィ工程、エッチング工
程などの抵抗素子形成工程が不要となり、工程数を約１
５％以上削減することができる。
の層間絶縁膜１１、及び第１層目の導電膜１０を同時に
パターニングして形成するため、従来必要であったイオ
ン打ち込み工程、ホトリソグラフィ工程、エッチング工
程などの抵抗素子形成工程が不要となり、工程数を約１
５％以上削減することができる。
【００４２】実施の形態２ この実施の形態２は、ＳＲＡＭメモリセルの負荷素子が
下部ゲート構造のＴＦＴで構成され、かつＭＯＳトラン
ジスタのゲート電極とＴＦＴの下部ゲート電極が同時に
同一の平面形状に形成されていることに特徴がある。図
１１〜図２２は、実施の形態２の半導体装置の一例とし
てＳＲＡＭメモリセルの構造と製造方法を説明するため
の図である。
下部ゲート構造のＴＦＴで構成され、かつＭＯＳトラン
ジスタのゲート電極とＴＦＴの下部ゲート電極が同時に
同一の平面形状に形成されていることに特徴がある。図
１１〜図２２は、実施の形態２の半導体装置の一例とし
てＳＲＡＭメモリセルの構造と製造方法を説明するため
の図である。
【００４３】図１１〜図１３は、ＳＲＡＭメモリセルの
平面レイアウトを説明するための図であり、図１１は第
１層目の導電膜すなわちＭＯＳトランジスタのゲート電
極と、第２層目の導電膜すなわちＴＦＴの下部ゲート電
極の平面レイアウト図である。図１２は、第３層目の導
電膜すなわちＴＦＴのチャネル層の平面レイアウト図で
ある。また、図１３は、第４層目の導電膜すなわちアル
ミニウム配線の平面レイアウト図である。また、図１４
及び図１５はそれぞれ図１１〜図１３の平面レイアウト
図のＸ１−Ｘ２、Ｙ１−Ｙ２線での断面を示す図であ
る。また、図１６〜図２１は、ＳＲＡＭメモリセルの製
造方法を説明するための図であり、図１１〜図１３の平
面レイアウト図のＸ１−Ｘ２線の断面での製造工程を示
す図である。また、図２２は、この実施の形態２のＳＲ
ＡＭの回路と構造との対応を説明するための図である。
平面レイアウトを説明するための図であり、図１１は第
１層目の導電膜すなわちＭＯＳトランジスタのゲート電
極と、第２層目の導電膜すなわちＴＦＴの下部ゲート電
極の平面レイアウト図である。図１２は、第３層目の導
電膜すなわちＴＦＴのチャネル層の平面レイアウト図で
ある。また、図１３は、第４層目の導電膜すなわちアル
ミニウム配線の平面レイアウト図である。また、図１４
及び図１５はそれぞれ図１１〜図１３の平面レイアウト
図のＸ１−Ｘ２、Ｙ１−Ｙ２線での断面を示す図であ
る。また、図１６〜図２１は、ＳＲＡＭメモリセルの製
造方法を説明するための図であり、図１１〜図１３の平
面レイアウト図のＸ１−Ｘ２線の断面での製造工程を示
す図である。また、図２２は、この実施の形態２のＳＲ
ＡＭの回路と構造との対応を説明するための図である。
【００４４】次に、この実施の形態２のメモリセルにつ
いて、図１７〜図２２を参照して製造方法について説明
しながらあわせてその構造について説明する。先ず、図
１６を参照して、比抵抗１０Ω・ｃｍ（１００）面のｎ
型シリコン基板１内に不純物濃度１．０Ｅ１５〜１．０
Ｅ１７／ｃｍ3のＰ形のウェル２をボロンのイオン打ち
込みと熱拡散法により形成する。次に、ＬＯＣＯＳ法な
どにより厚さ１００〜１０００ｎｍのシリコン酸化膜３
ａ，３ｂ，３ｃを形成し、ＭＯＳトランジスタの形成領
域を絶縁分離する。次に、レジスト３’を施し、ホトリ
ソグラフィを用いて、シリコン酸化膜３ｂと３ｃの間
で、後に形成するアクセスＭＯＳトランジスタＴ４のソ
ース領域の一部であって、第１層目の導電膜１０ｃの下
部領域となる部分のみに、砒素などのｎ型不純物のイオ
ン打ち込みを行ないｎ＋領域を形成した後、レジスト
３’を除去する。次に、図１７を参照して、ＭＯＳトラ
ンジスタの能動領域となる部分に厚さ１０〜１００ｎｍ
のゲート酸化膜４を形成する。
いて、図１７〜図２２を参照して製造方法について説明
しながらあわせてその構造について説明する。先ず、図
１６を参照して、比抵抗１０Ω・ｃｍ（１００）面のｎ
型シリコン基板１内に不純物濃度１．０Ｅ１５〜１．０
Ｅ１７／ｃｍ3のＰ形のウェル２をボロンのイオン打ち
込みと熱拡散法により形成する。次に、ＬＯＣＯＳ法な
どにより厚さ１００〜１０００ｎｍのシリコン酸化膜３
ａ，３ｂ，３ｃを形成し、ＭＯＳトランジスタの形成領
域を絶縁分離する。次に、レジスト３’を施し、ホトリ
ソグラフィを用いて、シリコン酸化膜３ｂと３ｃの間
で、後に形成するアクセスＭＯＳトランジスタＴ４のソ
ース領域の一部であって、第１層目の導電膜１０ｃの下
部領域となる部分のみに、砒素などのｎ型不純物のイオ
ン打ち込みを行ないｎ＋領域を形成した後、レジスト
３’を除去する。次に、図１７を参照して、ＭＯＳトラ
ンジスタの能動領域となる部分に厚さ１０〜１００ｎｍ
のゲート酸化膜４を形成する。
【００４５】図１８を参照して、次に、リンなどのｎ型
不純物を含む多結晶シリコン膜、金属シリサイド膜、ま
たは金属ポリサイド膜などの導電膜を用いた第１層目の
導電膜１０を堆積し、さらに続けてＳｉＯ2等からなる
第１層目の層間絶縁膜１１を厚さ１００〜１０００ｎｍ
に堆積する。
不純物を含む多結晶シリコン膜、金属シリサイド膜、ま
たは金属ポリサイド膜などの導電膜を用いた第１層目の
導電膜１０を堆積し、さらに続けてＳｉＯ2等からなる
第１層目の層間絶縁膜１１を厚さ１００〜１０００ｎｍ
に堆積する。
【００４６】図１９及び図１１を参照して、次に、ホト
リソグラフィとエッチングにより第１層目の層間絶縁膜
１１、第１層目の導電膜１０、及びゲート酸化膜４を同
時開孔して、層間の接続孔１２ａ，１２ｂを形成する。
次に、多結晶シリコン膜等による第２層目の導電膜２０
を堆積し、この導電膜２０の表面にドーズ量１．０Ｅ１
２〜１．０Ｅ１３／ｃｍ3でリンなどのｎ型不純物のイ
オン打ち込みを行う。
リソグラフィとエッチングにより第１層目の層間絶縁膜
１１、第１層目の導電膜１０、及びゲート酸化膜４を同
時開孔して、層間の接続孔１２ａ，１２ｂを形成する。
次に、多結晶シリコン膜等による第２層目の導電膜２０
を堆積し、この導電膜２０の表面にドーズ量１．０Ｅ１
２〜１．０Ｅ１３／ｃｍ3でリンなどのｎ型不純物のイ
オン打ち込みを行う。
【００４７】図２０及び図１１を参照して、次に、ホト
リソグラフィとエッチングにより、接続孔１２ａ，１２
ｂを介した層間接続を含むように、第２層目の導電膜２
０、第１層目の層間絶縁膜１１、及び第１層目の導電膜
１０を同時にパターニングして、第１層目の導電膜１０
ａ，１０ｂ，１０ｃ，１０ｄと第２層目の導電膜２０
ａ，２０ｂ，２０ｃ，２０ｄとを同一平面形状に形成す
る。第１層目の導電膜１０ａは、アクセスＭＯＳトラン
ジスタＴ３，Ｔ４に共通のゲート電極かつワード線とな
り、導電膜１０ｂ，１０ｃはそれぞれドライバＭＯＳト
ランジスタＴ１，Ｔ２のゲート電極となり、さらに導電
膜１０ｄは隣接したセルのアクセスＭＯＳトランジスタ
のゲート電極となるものである。第２層目の導電膜２０
ｂ，２０ｃはＴＦＴの下部ゲート電極を形成するための
ものである。導電膜２０ａ，２０ｄは、後に形成する絶
縁膜を介して容量を形成する。
リソグラフィとエッチングにより、接続孔１２ａ，１２
ｂを介した層間接続を含むように、第２層目の導電膜２
０、第１層目の層間絶縁膜１１、及び第１層目の導電膜
１０を同時にパターニングして、第１層目の導電膜１０
ａ，１０ｂ，１０ｃ，１０ｄと第２層目の導電膜２０
ａ，２０ｂ，２０ｃ，２０ｄとを同一平面形状に形成す
る。第１層目の導電膜１０ａは、アクセスＭＯＳトラン
ジスタＴ３，Ｔ４に共通のゲート電極かつワード線とな
り、導電膜１０ｂ，１０ｃはそれぞれドライバＭＯＳト
ランジスタＴ１，Ｔ２のゲート電極となり、さらに導電
膜１０ｄは隣接したセルのアクセスＭＯＳトランジスタ
のゲート電極となるものである。第２層目の導電膜２０
ｂ，２０ｃはＴＦＴの下部ゲート電極を形成するための
ものである。導電膜２０ａ，２０ｄは、後に形成する絶
縁膜を介して容量を形成する。
【００４８】次に、このようにパターニングしたものに
対して、ホトリソグラフィをマスクにして、ヒ素などの
ｎ型不純物のイオン打ち込みにより、ＭＯＳトランジス
タＴ１〜Ｔ４のソース／ドレイン領域を形成すると同時
に、第２層目の導電膜２０ａ〜２０ｄを低抵抗に形成す
る。
対して、ホトリソグラフィをマスクにして、ヒ素などの
ｎ型不純物のイオン打ち込みにより、ＭＯＳトランジス
タＴ１〜Ｔ４のソース／ドレイン領域を形成すると同時
に、第２層目の導電膜２０ａ〜２０ｄを低抵抗に形成す
る。
【００４９】図２１を参照して、次に、ＳｉＯ2などの
第２層目の層間絶縁膜２１を厚さ１００〜１０００ｎｍ
に堆積する。次に、図１２を合わせ参照して、ホトリソ
グラフィとエッチングにより第２層目の層間絶縁膜２１
を開孔して、層間の接続孔２２ａ，２２ｂを形成する。
なお、先に説明した接続孔１２ａ，１２ｂを接続孔２２
ａ，２２ｂで代用することも可能である。その場合、接
続孔１２ａ，１２ｂは不要となる。
第２層目の層間絶縁膜２１を厚さ１００〜１０００ｎｍ
に堆積する。次に、図１２を合わせ参照して、ホトリソ
グラフィとエッチングにより第２層目の層間絶縁膜２１
を開孔して、層間の接続孔２２ａ，２２ｂを形成する。
なお、先に説明した接続孔１２ａ，１２ｂを接続孔２２
ａ，２２ｂで代用することも可能である。その場合、接
続孔１２ａ，１２ｂは不要となる。
【００５０】次に、多結晶シリコン膜などによる第３層
目の導電膜３０（３０ａ，３０ｂを含む）を堆積し、ホ
トリソグラフィとエッチングによりＴＦＴのチャネルと
なり、かつ電源電圧Ｖｃｃの給電用配線となる第３層目
の導電膜３０ａ，３０ｂを形成する。次に、この導電膜
３０ａ，３０ｂの表面にドーズ量１．０Ｅ１２〜１．０
Ｅ１３／ｃｍ3でボロンなどのｐ型不純物のイオン打ち
込みを行いＴＦＴのチャネル領域を形成する。次にホト
リソグラフィをマスクにして、ボロンなどのｐ型不純物
を１．０Ｅ１４〜１．０Ｅ１５／ｃｍ2イオン打ち込み
し、ＴＦＴ：Ｔ５，Ｔ６のソース／ドレイン、及び電源
電圧Ｖｃｃの給電用配線部の低抵抗領域を形成する。
目の導電膜３０（３０ａ，３０ｂを含む）を堆積し、ホ
トリソグラフィとエッチングによりＴＦＴのチャネルと
なり、かつ電源電圧Ｖｃｃの給電用配線となる第３層目
の導電膜３０ａ，３０ｂを形成する。次に、この導電膜
３０ａ，３０ｂの表面にドーズ量１．０Ｅ１２〜１．０
Ｅ１３／ｃｍ3でボロンなどのｐ型不純物のイオン打ち
込みを行いＴＦＴのチャネル領域を形成する。次にホト
リソグラフィをマスクにして、ボロンなどのｐ型不純物
を１．０Ｅ１４〜１．０Ｅ１５／ｃｍ2イオン打ち込み
し、ＴＦＴ：Ｔ５，Ｔ６のソース／ドレイン、及び電源
電圧Ｖｃｃの給電用配線部の低抵抗領域を形成する。
【００５１】次に、図１４及び図１５を参照して、ＣＶ
Ｄ法などにより、ＳｉＯ2などの絶縁膜４１を厚さ１０
０〜１０００ｎｍに堆積する。続いて、図１３を合わせ
参照して、絶縁膜４１に層間の接続孔４２ａ，４２ｂ，
４２ｃを開孔した後、第４層目の導電膜としてアルミニ
ウム配線５０ａ，５０ｂ，５０ｃを５００〜２０００ｎ
ｍの厚さに形成する。アルミニウム配線５０ａ，５０ｂ
は、ビット線となり、アルミニウム配線５０ｃは接地電
位供給線となる。
Ｄ法などにより、ＳｉＯ2などの絶縁膜４１を厚さ１０
０〜１０００ｎｍに堆積する。続いて、図１３を合わせ
参照して、絶縁膜４１に層間の接続孔４２ａ，４２ｂ，
４２ｃを開孔した後、第４層目の導電膜としてアルミニ
ウム配線５０ａ，５０ｂ，５０ｃを５００〜２０００ｎ
ｍの厚さに形成する。アルミニウム配線５０ａ，５０ｂ
は、ビット線となり、アルミニウム配線５０ｃは接地電
位供給線となる。
【００５２】このように形成されたメモリセルについ
て、図２２のように回路が形成されることを構造と関連
づけて説明する。図２２の回路図には、図１１〜図２１
の構造の符号に対応した符号が付してある。先ず、図１
１に示すように、第１の導電膜１０ａは、アクセスＭＯ
ＳトランジスタＴ３，Ｔ４の共通のゲートとなり、かつ
ワード線となる。アクセスＭＯＳトランジスタＴ３，Ｔ
４のドレイン拡散層６ａ，６ｂは、図１３に示すよう
に、それぞれ接続孔４２ａ、４２ｂを通してビット線の
アルミニウム配線５０ａ，５０ｂと接続されている。
て、図２２のように回路が形成されることを構造と関連
づけて説明する。図２２の回路図には、図１１〜図２１
の構造の符号に対応した符号が付してある。先ず、図１
１に示すように、第１の導電膜１０ａは、アクセスＭＯ
ＳトランジスタＴ３，Ｔ４の共通のゲートとなり、かつ
ワード線となる。アクセスＭＯＳトランジスタＴ３，Ｔ
４のドレイン拡散層６ａ，６ｂは、図１３に示すよう
に、それぞれ接続孔４２ａ、４２ｂを通してビット線の
アルミニウム配線５０ａ，５０ｂと接続されている。
【００５３】アクセスＭＯＳトランジスタＴ３のソース
６ｃは、図１１に示すように拡散層でノードＮ１につな
がり、ノードＮ１はゲート酸化膜４が一部エッチングさ
れた孔１２ａを通して第１の導電膜１０ｃと直接に接続
され、これは延在してドライバＭＯＳトランジスタＴ２
のゲートとなっている。また、ノードＮ１は、図１４及
び図１２に示すように、接続孔１２ａを通してＴＦＴの
チャネル領域となる第３の導電膜３０ｂと接続され、こ
の第３の導電膜３０ｂの他端は電源電位供給線となって
いる。さらに、さらに、ノードＮ１は、図１１に示すよ
うに拡散層によりライバＭＯＳトランジスタＴ１のドレ
インと接続している。
６ｃは、図１１に示すように拡散層でノードＮ１につな
がり、ノードＮ１はゲート酸化膜４が一部エッチングさ
れた孔１２ａを通して第１の導電膜１０ｃと直接に接続
され、これは延在してドライバＭＯＳトランジスタＴ２
のゲートとなっている。また、ノードＮ１は、図１４及
び図１２に示すように、接続孔１２ａを通してＴＦＴの
チャネル領域となる第３の導電膜３０ｂと接続され、こ
の第３の導電膜３０ｂの他端は電源電位供給線となって
いる。さらに、さらに、ノードＮ１は、図１１に示すよ
うに拡散層によりライバＭＯＳトランジスタＴ１のドレ
インと接続している。
【００５４】つぎに、アクセスＭＯＳトランジスタＴ４
のソース６ｄは、図１１に示すように拡散層によりノー
ドＮ２につながり、ノードＮ２はゲート酸化膜４が一部
エッチングされた孔１２ｂを通して第１の導電膜１０ｂ
と直接に接続され、これがドライバＭＯＳトランジスタ
Ｔ１のゲートとなっている。また、ノードＮ２は図１５
及び図１２に示すように、接続孔２２ｂを介して、ＴＦ
Ｔ：Ｔ６のチャネル領域となる第３の導電膜３０ａに接
続している。第３の導電膜３０ａの他端は電源電位供給
線となっている。さらに、ノードＮ２は、拡散層により
ドライバＭＯＳトランジスタＴ２のドレインと接続して
いる。
のソース６ｄは、図１１に示すように拡散層によりノー
ドＮ２につながり、ノードＮ２はゲート酸化膜４が一部
エッチングされた孔１２ｂを通して第１の導電膜１０ｂ
と直接に接続され、これがドライバＭＯＳトランジスタ
Ｔ１のゲートとなっている。また、ノードＮ２は図１５
及び図１２に示すように、接続孔２２ｂを介して、ＴＦ
Ｔ：Ｔ６のチャネル領域となる第３の導電膜３０ａに接
続している。第３の導電膜３０ａの他端は電源電位供給
線となっている。さらに、ノードＮ２は、拡散層により
ドライバＭＯＳトランジスタＴ２のドレインと接続して
いる。
【００５５】また、第２層目の導電膜２０ｃ，２０ｂ
は、第１層目の導電膜１０ｃ，１０ｂと層間絶縁膜１１
により容量素子Ｃ１，Ｃ２を形成していて、それぞれ蓄
積ノードＮ１，Ｎ２の拡散層６ｃ，６ｄに電荷を供給す
ることができる。
は、第１層目の導電膜１０ｃ，１０ｂと層間絶縁膜１１
により容量素子Ｃ１，Ｃ２を形成していて、それぞれ蓄
積ノードＮ１，Ｎ２の拡散層６ｃ，６ｄに電荷を供給す
ることができる。
【００５６】次に、ドライバＭＯＳトランジスタＴ１の
ソースＳとドライバＭＯＳトランジスタＴ２のソースＳ
とは、図１１に示すように拡散領域で連通しており、こ
れは図１３から判るように接続孔４２ｃを介して接地電
位供給線であるアルミニウム配線５０ｃに接続されてい
る。アルミニウム配線５０ｃは、接地電位Ｖｓｓに固定
されており、記憶装置内すべてのドライバＭＯＳトラン
ジスタのソースに接続されている。以上のようにして、
図２２の回路が形成されている。
ソースＳとドライバＭＯＳトランジスタＴ２のソースＳ
とは、図１１に示すように拡散領域で連通しており、こ
れは図１３から判るように接続孔４２ｃを介して接地電
位供給線であるアルミニウム配線５０ｃに接続されてい
る。アルミニウム配線５０ｃは、接地電位Ｖｓｓに固定
されており、記憶装置内すべてのドライバＭＯＳトラン
ジスタのソースに接続されている。以上のようにして、
図２２の回路が形成されている。
【００５７】以上説明したように、この実施の形態２に
よれば、第２層目の導電膜２０ａ〜２０ｄ、第１層目の
層間絶縁膜１１、及び第１層目の導電膜１０ａ〜１０ｄ
を、必要な層間接続を含むように同時にパターニングし
て同一の平面形状に形成している。従って、従来必要で
あった重ね合せ余裕が不要となり、メモリセル寸法の縦
方向、横方向の長さをそれぞれ縮小することができる。
よれば、第２層目の導電膜２０ａ〜２０ｄ、第１層目の
層間絶縁膜１１、及び第１層目の導電膜１０ａ〜１０ｄ
を、必要な層間接続を含むように同時にパターニングし
て同一の平面形状に形成している。従って、従来必要で
あった重ね合せ余裕が不要となり、メモリセル寸法の縦
方向、横方向の長さをそれぞれ縮小することができる。
【００５８】また、第１層目の層間絶縁膜１１、第１層
目の導電膜１０、及びゲート酸化膜４を同時開孔して、
接続孔１２ａ，１２ｂを形成した後、第２層目の導電膜
２０として多結晶シリコン膜など導電膜を堆積し、第２
層目の導電膜２０及び第１層目の導電膜１０を蓄積ノー
ドＮ１，Ｎ２に接続しているため、第２層目の導電膜２
０、第１層目の層間絶縁膜１１、及び第１層目の導電膜
１０とで形成される容量素子Ｃ１，Ｃ２の静電容量を蓄
積ノードＮ１，Ｎ２に接続できるために、α線や中性子
に対する耐性を大きくすることができる。
目の導電膜１０、及びゲート酸化膜４を同時開孔して、
接続孔１２ａ，１２ｂを形成した後、第２層目の導電膜
２０として多結晶シリコン膜など導電膜を堆積し、第２
層目の導電膜２０及び第１層目の導電膜１０を蓄積ノー
ドＮ１，Ｎ２に接続しているため、第２層目の導電膜２
０、第１層目の層間絶縁膜１１、及び第１層目の導電膜
１０とで形成される容量素子Ｃ１，Ｃ２の静電容量を蓄
積ノードＮ１，Ｎ２に接続できるために、α線や中性子
に対する耐性を大きくすることができる。
【００５９】さらに、第２層目の導電膜２０、第１層目
の層間絶縁膜１１、及び第１層目の導電膜１０を同時に
パターニングして形成するため、従来必要であったイオ
ン打ち込み工程、ホトリソグラフィ工程、エッチング工
程などの抵抗素子形成工程が不要となり、工程数を約１
５％以上削減することができる。
の層間絶縁膜１１、及び第１層目の導電膜１０を同時に
パターニングして形成するため、従来必要であったイオ
ン打ち込み工程、ホトリソグラフィ工程、エッチング工
程などの抵抗素子形成工程が不要となり、工程数を約１
５％以上削減することができる。
【００６０】実施の形態３ 本実施の形態３は、ＳＲＡＭメモリセルの負荷素子が上
部ゲート構造のＴＦＴで構成され、かつＭＯＳトランジ
スタのゲート電極とＴＦＴのチャネルが同時に同一平面
形状に形成されていることに特徴がある。図１１、図１
６〜図２０、並びに図２３〜図２８は、実施の形態３の
半導体装置の一例としてＳＲＡＭメモリセルの構造と製
造方法を説明するための図である。
部ゲート構造のＴＦＴで構成され、かつＭＯＳトランジ
スタのゲート電極とＴＦＴのチャネルが同時に同一平面
形状に形成されていることに特徴がある。図１１、図１
６〜図２０、並びに図２３〜図２８は、実施の形態３の
半導体装置の一例としてＳＲＡＭメモリセルの構造と製
造方法を説明するための図である。
【００６１】図１１及び図２３〜図２４は、ＳＲＡＭメ
モリセルの平面レイアウトを説明するための図であり、
図１１は第１層目の導電膜すなわちＭＯＳトランジスタ
のゲート電極と、第２層目の導電膜すなわちＴＦＴのチ
ャネル領域の平面レイアウト図である。図２３は、第３
層目の導電膜すなわちＴＦＴの上部ゲート電極の平面レ
イアウト図である。また、図２４は、第４層目の導電膜
すなわちアルミニウム配線の平面レイアウト図である。
モリセルの平面レイアウトを説明するための図であり、
図１１は第１層目の導電膜すなわちＭＯＳトランジスタ
のゲート電極と、第２層目の導電膜すなわちＴＦＴのチ
ャネル領域の平面レイアウト図である。図２３は、第３
層目の導電膜すなわちＴＦＴの上部ゲート電極の平面レ
イアウト図である。また、図２４は、第４層目の導電膜
すなわちアルミニウム配線の平面レイアウト図である。
【００６２】また、図２５及び図２６はそれぞれ図１１
及び図２３〜図２４の平面レイアウト図のＸ１−Ｘ２、
Ｙ１−Ｙ２線での断面を示す図である。また、図１６〜
図２０及び図２７は、ＳＲＡＭメモリセルの製造方法を
説明するための図であり、図１１及び図２３〜図２４の
平面レイアウト図のＸ１−Ｘ２線の断面での製造工程を
示す図である。また、図２８は、この実施の形態３のＳ
ＲＡＭの回路と構造との対応を説明するための図であ
る。
及び図２３〜図２４の平面レイアウト図のＸ１−Ｘ２、
Ｙ１−Ｙ２線での断面を示す図である。また、図１６〜
図２０及び図２７は、ＳＲＡＭメモリセルの製造方法を
説明するための図であり、図１１及び図２３〜図２４の
平面レイアウト図のＸ１−Ｘ２線の断面での製造工程を
示す図である。また、図２８は、この実施の形態３のＳ
ＲＡＭの回路と構造との対応を説明するための図であ
る。
【００６３】次に、この実施の形態３のメモリセルにつ
いて、図１１及び図１６〜図２０、並びに図２３〜図２
８を参照して製造方法について説明しながらあわせてそ
の構造について説明する。先ず、図１６〜図２０及び図
１１を参照して、実施の形態２において説明した工程と
同様の工程を経る。
いて、図１１及び図１６〜図２０、並びに図２３〜図２
８を参照して製造方法について説明しながらあわせてそ
の構造について説明する。先ず、図１６〜図２０及び図
１１を参照して、実施の形態２において説明した工程と
同様の工程を経る。
【００６４】次に、図２７を参照して、ＳｉＯ2などの
第２層目の層間絶縁膜２１を厚さ１００〜１０００ｎｍ
に堆積する。次に、図２３を合わせ参照して、ホトリソ
グラフィとエッチングにより第２層目の層間絶縁膜２１
を開孔して、層間の接続孔２２ａ〜２２ｆを形成する。
次に、多結晶シリコン膜などによる第３層目の導電膜３
０（３０ａ，３０ｂ，３０ｃ，３０ｄを含む）を堆積
し、ボロンなどのｐ型不純物を１．０Ｅ１４〜１．０Ｅ
１５／ｃｍ3イオン打ち込みをする。その後、ホトリソ
グラフィとエッチングにより、ＴＦＴ：Ｔ５，Ｔ６の上
部ゲート電極３０ａ，３０ｂ、導電層３０ｃ，３０ｄを
形成する。
第２層目の層間絶縁膜２１を厚さ１００〜１０００ｎｍ
に堆積する。次に、図２３を合わせ参照して、ホトリソ
グラフィとエッチングにより第２層目の層間絶縁膜２１
を開孔して、層間の接続孔２２ａ〜２２ｆを形成する。
次に、多結晶シリコン膜などによる第３層目の導電膜３
０（３０ａ，３０ｂ，３０ｃ，３０ｄを含む）を堆積
し、ボロンなどのｐ型不純物を１．０Ｅ１４〜１．０Ｅ
１５／ｃｍ3イオン打ち込みをする。その後、ホトリソ
グラフィとエッチングにより、ＴＦＴ：Ｔ５，Ｔ６の上
部ゲート電極３０ａ，３０ｂ、導電層３０ｃ，３０ｄを
形成する。
【００６５】次に、図２５及び図２６を参照して、ＣＶ
Ｄ法などにより、ＳｉＯ2などの絶縁膜４１を厚さ１０
０〜１０００ｎｍに堆積する。続いて、図２４を合わせ
参照して、絶縁膜４１に層間の接続孔４２ａ，４２ｂ，
４２ｃを開孔した後、第４の導電膜としてアルミニウム
配線５０ａ，５０ｂ，５０ｃを５００〜２０００ｎｍの
厚さに形成する。アルミニウム配線５０ａ，５０ｂは、
ビット線となり、アルミニウム配線５０ｃは接地電位供
給線となる。
Ｄ法などにより、ＳｉＯ2などの絶縁膜４１を厚さ１０
０〜１０００ｎｍに堆積する。続いて、図２４を合わせ
参照して、絶縁膜４１に層間の接続孔４２ａ，４２ｂ，
４２ｃを開孔した後、第４の導電膜としてアルミニウム
配線５０ａ，５０ｂ，５０ｃを５００〜２０００ｎｍの
厚さに形成する。アルミニウム配線５０ａ，５０ｂは、
ビット線となり、アルミニウム配線５０ｃは接地電位供
給線となる。
【００６６】このように形成されたメモリセルについ
て、図２８のように回路が形成されることを構造と関連
づけて説明する。図２８の回路図には、図１１、図１６
〜図２０、並びに図２３〜図２７の構造の符号に対応し
た符号が付してある。先ず、第１の導電膜１０ａ〜１０
ｃによるＴＦＴ：Ｔ５，Ｔ６の形成については、実施の
形態２と同様であるので詳細な説明は省略する。次に、
第１層目の導電膜１０ａ〜１０ｄと第２層目の導電膜２
０ａ〜２０ｄの接続関係は、実施の形態２と同じである
が、この実施の形態３においては、第２層目の導電膜２
０ｂ，２０ｃはＴＦＴのチャネル領域となり、導電膜２
０ａ，２０ｄは電源電位の供給線となることが異なる。
て、図２８のように回路が形成されることを構造と関連
づけて説明する。図２８の回路図には、図１１、図１６
〜図２０、並びに図２３〜図２７の構造の符号に対応し
た符号が付してある。先ず、第１の導電膜１０ａ〜１０
ｃによるＴＦＴ：Ｔ５，Ｔ６の形成については、実施の
形態２と同様であるので詳細な説明は省略する。次に、
第１層目の導電膜１０ａ〜１０ｄと第２層目の導電膜２
０ａ〜２０ｄの接続関係は、実施の形態２と同じである
が、この実施の形態３においては、第２層目の導電膜２
０ｂ，２０ｃはＴＦＴのチャネル領域となり、導電膜２
０ａ，２０ｄは電源電位の供給線となることが異なる。
【００６７】次に、図２５及び図２３を参照して、第２
層目の導電膜２０ｃは、接続孔２２ｃを介して第３の導
電膜３０ａに接続され、この第３の導電膜３０ａは、Ｔ
ＦＴ：Ｔ６の上部電極となっている。また、第２層目の
導電膜２０ｃは、接続孔２２ｆを通して第３の導電膜３
０ｄに接続され、この第３の導電膜３０ｄの他端は接続
孔２２ｅを通して電源電位供給線である第２層の導電膜
２０ａに接続されている。一方、第２層目の導電膜２０
ｂは、接続孔２２ｄを介して第３の導電膜３０ｂに接続
され、この第３の導電膜３０ｂは、ＴＦＴ：Ｔ５の上部
電極となっている。また、第２層目の導電膜２０ｂは、
接続孔２２ａを通して第３の導電膜３０ｃに接続され、
この第３の導電膜３０ｃの他端は接続孔２２ｂを通して
電源電位供給線である第２層の導電膜２０ｄに接続され
ている。以上のようにして、ＴＦＴ：Ｔ５，Ｔ６が形成
されている。
層目の導電膜２０ｃは、接続孔２２ｃを介して第３の導
電膜３０ａに接続され、この第３の導電膜３０ａは、Ｔ
ＦＴ：Ｔ６の上部電極となっている。また、第２層目の
導電膜２０ｃは、接続孔２２ｆを通して第３の導電膜３
０ｄに接続され、この第３の導電膜３０ｄの他端は接続
孔２２ｅを通して電源電位供給線である第２層の導電膜
２０ａに接続されている。一方、第２層目の導電膜２０
ｂは、接続孔２２ｄを介して第３の導電膜３０ｂに接続
され、この第３の導電膜３０ｂは、ＴＦＴ：Ｔ５の上部
電極となっている。また、第２層目の導電膜２０ｂは、
接続孔２２ａを通して第３の導電膜３０ｃに接続され、
この第３の導電膜３０ｃの他端は接続孔２２ｂを通して
電源電位供給線である第２層の導電膜２０ｄに接続され
ている。以上のようにして、ＴＦＴ：Ｔ５，Ｔ６が形成
されている。
【００６８】次に、第５層目の導電膜５０ａ〜５０ｃ
は、実施の形態２と同様であり、アクセスＭＯＳトラン
ジスタＴ３，Ｔ４のドレイン拡散層６ａ，６ｂから第５
層目のビット線のアルミニウム配線５０ａ，５０ｂへの
接続は、実施の形態２と同様である。また、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから第５層目の
接地電位供給線５０ｃへの接続も実施の形態２と同様で
ある。以上のようにして、図２８の回路が形成されてい
る。
は、実施の形態２と同様であり、アクセスＭＯＳトラン
ジスタＴ３，Ｔ４のドレイン拡散層６ａ，６ｂから第５
層目のビット線のアルミニウム配線５０ａ，５０ｂへの
接続は、実施の形態２と同様である。また、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから第５層目の
接地電位供給線５０ｃへの接続も実施の形態２と同様で
ある。以上のようにして、図２８の回路が形成されてい
る。
【００６９】以上説明したように、この実施の形態３に
よれば、第２層目の導電膜２０ａ〜２０ｄ、第１層目の
層間絶縁膜１１、及び第１層目の導電膜１０ａ〜１０ｄ
を、必要な層間接続を含むようにして、同時に同一の平
面形状にパターニングして形成している。従って、従来
必要であった重ね合せ余裕が不要となり、メモリセル寸
法の縦方向、横方向の長さをそれぞれ縮小することがで
きる。
よれば、第２層目の導電膜２０ａ〜２０ｄ、第１層目の
層間絶縁膜１１、及び第１層目の導電膜１０ａ〜１０ｄ
を、必要な層間接続を含むようにして、同時に同一の平
面形状にパターニングして形成している。従って、従来
必要であった重ね合せ余裕が不要となり、メモリセル寸
法の縦方向、横方向の長さをそれぞれ縮小することがで
きる。
【００７０】また、第２層目の導電膜２０、第１層目の
層間絶縁膜１１、及び第１層目の導電膜１０とで形成さ
れる容量素子Ｃ１，Ｃ２の静電容量を蓄積ノードＮ１，
Ｎ２に接続できるために、α線や中性子に対する耐性を
大きくすることができる。
層間絶縁膜１１、及び第１層目の導電膜１０とで形成さ
れる容量素子Ｃ１，Ｃ２の静電容量を蓄積ノードＮ１，
Ｎ２に接続できるために、α線や中性子に対する耐性を
大きくすることができる。
【００７１】さらに、第２層目の導電膜２０、第１層目
の層間絶縁膜１１、及び第１層目の導電膜１０を同時に
パターニングして形成するため、従来必要であったイオ
ン打ち込み工程、ホトリソグラフィ工程、エッチング工
程などの抵抗素子形成工程が不要となり、工程数を約１
５％以上削減することができる。
の層間絶縁膜１１、及び第１層目の導電膜１０を同時に
パターニングして形成するため、従来必要であったイオ
ン打ち込み工程、ホトリソグラフィ工程、エッチング工
程などの抵抗素子形成工程が不要となり、工程数を約１
５％以上削減することができる。
【００７２】実施の形態４ この実施の形態４は、ＳＲＡＭメモリセルの負荷素子が
二重ゲート構造のＴＦＴで構成されており、ＴＦＴの下
部ゲート、第１層目の層間絶縁膜、ＭＯＳトランジスタ
のゲート電極を同時にパターニングして形成しているこ
とに特徴がある。図１１〜図１２及び図１６〜図２１、
並びに図２９〜図３４は、実施の形態４の半導体装置の
一例としてＳＲＡＭメモリセルの構造と製造方法を説明
するための図である。
二重ゲート構造のＴＦＴで構成されており、ＴＦＴの下
部ゲート、第１層目の層間絶縁膜、ＭＯＳトランジスタ
のゲート電極を同時にパターニングして形成しているこ
とに特徴がある。図１１〜図１２及び図１６〜図２１、
並びに図２９〜図３４は、実施の形態４の半導体装置の
一例としてＳＲＡＭメモリセルの構造と製造方法を説明
するための図である。
【００７３】図１１〜図１２及び図２９〜図３０は、Ｓ
ＲＡＭメモリセルの平面レイアウトを説明するための図
であり、図１１は第１層目の導電膜すなわちＭＯＳトラ
ンジスタのゲート電極と、第２層目の導電膜すなわちＴ
ＦＴの下部ゲート電極の平面レイアウト図である。図１
２は、第３層目の導電膜すなわちＴＦＴのチャネル領域
の平面レイアウト図である。また、図２９は、第４層目
の導電膜すなわちＴＦＴの上部ゲート電極の平面レイア
ウト図である。さらに、図３０は第５層目の導電膜すな
わちアルミニウム配線の平面レイアウト図である。ま
た、図３１及び図３２は、それぞれ図１１〜図１２及び
図２９〜図３０の平面レイアウト図のＸ１−Ｘ２、Ｙ１
−Ｙ２線での断面を示す図である。また、図１６〜図２
１及び図３３は、ＳＲＡＭメモリセルの製造方法を説明
するための図であり、図１１〜図１２及び図２９〜図３
０の平面レイアウト図のＸ１−Ｘ２線の断面での製造工
程を示す図である。また、図３４は、この実施の形態４
のＳＲＡＭの回路と構造との対応を説明するための図で
ある。
ＲＡＭメモリセルの平面レイアウトを説明するための図
であり、図１１は第１層目の導電膜すなわちＭＯＳトラ
ンジスタのゲート電極と、第２層目の導電膜すなわちＴ
ＦＴの下部ゲート電極の平面レイアウト図である。図１
２は、第３層目の導電膜すなわちＴＦＴのチャネル領域
の平面レイアウト図である。また、図２９は、第４層目
の導電膜すなわちＴＦＴの上部ゲート電極の平面レイア
ウト図である。さらに、図３０は第５層目の導電膜すな
わちアルミニウム配線の平面レイアウト図である。ま
た、図３１及び図３２は、それぞれ図１１〜図１２及び
図２９〜図３０の平面レイアウト図のＸ１−Ｘ２、Ｙ１
−Ｙ２線での断面を示す図である。また、図１６〜図２
１及び図３３は、ＳＲＡＭメモリセルの製造方法を説明
するための図であり、図１１〜図１２及び図２９〜図３
０の平面レイアウト図のＸ１−Ｘ２線の断面での製造工
程を示す図である。また、図３４は、この実施の形態４
のＳＲＡＭの回路と構造との対応を説明するための図で
ある。
【００７４】次に、この実施の形態４のメモリセルにつ
いて、図１１〜図１２及び図１６〜図２１、並びに図２
９〜図３４を参照して製造方法について説明しながらあ
わせてその構造について説明する。先ず、図１６〜図２
１及び図１１〜図１２を参照して、実施の形態２におい
て説明した工程と同様の工程を経る。次に、図３３を参
照して、第３層目の層間絶縁膜３１となるＳｉＯ2など
の絶縁膜３１を厚さ１００〜１０００ｎｍに堆積する。
次に、図２９を合わせ参照して、ホトリソグラフィとエ
ッチングにより第３層目の層間絶縁膜３１を開孔して層
間の接続孔３２ａ，３２ｂを形成する。次に、第４層目
の導電膜４０（４０ａ，４０ｂを含む）となる多結晶シ
リコン膜などの導電膜を堆積し、次にボロンなどのｐ型
不純物を１．０Ｅ１４〜１．０Ｅ１５／ｃｍ2イオン打
ち込みした後、ホトリソグラフィとエツチングにより、
ＴＦＴ：Ｔ５，Ｔ６の上部ゲート電極４０ｂ，４０ａを
形成する。
いて、図１１〜図１２及び図１６〜図２１、並びに図２
９〜図３４を参照して製造方法について説明しながらあ
わせてその構造について説明する。先ず、図１６〜図２
１及び図１１〜図１２を参照して、実施の形態２におい
て説明した工程と同様の工程を経る。次に、図３３を参
照して、第３層目の層間絶縁膜３１となるＳｉＯ2など
の絶縁膜３１を厚さ１００〜１０００ｎｍに堆積する。
次に、図２９を合わせ参照して、ホトリソグラフィとエ
ッチングにより第３層目の層間絶縁膜３１を開孔して層
間の接続孔３２ａ，３２ｂを形成する。次に、第４層目
の導電膜４０（４０ａ，４０ｂを含む）となる多結晶シ
リコン膜などの導電膜を堆積し、次にボロンなどのｐ型
不純物を１．０Ｅ１４〜１．０Ｅ１５／ｃｍ2イオン打
ち込みした後、ホトリソグラフィとエツチングにより、
ＴＦＴ：Ｔ５，Ｔ６の上部ゲート電極４０ｂ，４０ａを
形成する。
【００７５】次に、図３１及び図３２を参照して、ＣＶ
Ｄ法などにより、ＳｉＯ2などの絶縁膜４１を厚さ１０
０〜１０００ｎｍに堆積する。続いて、図３０を合わせ
参照して、絶縁膜４１に層間の接続孔４２ａ，４２ｂ，
４２ｃを開孔した後、第５の導電膜としてアルミニウム
配線５０ａ，５０ｂ，５０ｃを５００〜２０００ｎｍの
厚さに形成する。アルミニウム配線５０ａ，５０ｂは、
ビット線となり、アルミニウム配線５０ｃは接地電位供
給線となる。
Ｄ法などにより、ＳｉＯ2などの絶縁膜４１を厚さ１０
０〜１０００ｎｍに堆積する。続いて、図３０を合わせ
参照して、絶縁膜４１に層間の接続孔４２ａ，４２ｂ，
４２ｃを開孔した後、第５の導電膜としてアルミニウム
配線５０ａ，５０ｂ，５０ｃを５００〜２０００ｎｍの
厚さに形成する。アルミニウム配線５０ａ，５０ｂは、
ビット線となり、アルミニウム配線５０ｃは接地電位供
給線となる。
【００７６】このように形成されたメモリセルについ
て、図３４のように回路が形成されることを構造と関連
づけて説明する。図３４の回路図には、図１１〜図１２
及び図１６〜図２１、並びに図２９〜図３３の構造の符
号に対応した符号が付してある。先ず、第１の導電膜１
０ａ〜１０ｄによるＴＦＴ：Ｔ５，Ｔ６の形成について
は、実施の形態２と同様であるので説明を省略する。ま
た、第１層目の導電膜１０ａ〜１０ｄ、第２層目の導電
膜２０ａ〜２０ｄ及び第３層目の導電膜３０ａ〜３０ｄ
の間の接続関係も、実施の形態２と同じであるから説明
を省略する。
て、図３４のように回路が形成されることを構造と関連
づけて説明する。図３４の回路図には、図１１〜図１２
及び図１６〜図２１、並びに図２９〜図３３の構造の符
号に対応した符号が付してある。先ず、第１の導電膜１
０ａ〜１０ｄによるＴＦＴ：Ｔ５，Ｔ６の形成について
は、実施の形態２と同様であるので説明を省略する。ま
た、第１層目の導電膜１０ａ〜１０ｄ、第２層目の導電
膜２０ａ〜２０ｄ及び第３層目の導電膜３０ａ〜３０ｄ
の間の接続関係も、実施の形態２と同じであるから説明
を省略する。
【００７７】次に、図３１及び図１２を参照して、ノー
ドＮ１は、第３の酸化膜３１が一部エッチングされた接
続孔３２ａを通してＴＦＴ：Ｔ６の上部ゲート電極とな
る第４の導電膜４０ａと接続されている。ＴＦＴ：Ｔ６
の下部ゲート電極となる第２層目の導電膜２０ｃと上部
ゲート電極となる第４の導電膜４０ａとは、図３１に示
すように、層間の接続孔２２ａ，３２ａを介して接続さ
れている。
ドＮ１は、第３の酸化膜３１が一部エッチングされた接
続孔３２ａを通してＴＦＴ：Ｔ６の上部ゲート電極とな
る第４の導電膜４０ａと接続されている。ＴＦＴ：Ｔ６
の下部ゲート電極となる第２層目の導電膜２０ｃと上部
ゲート電極となる第４の導電膜４０ａとは、図３１に示
すように、層間の接続孔２２ａ，３２ａを介して接続さ
れている。
【００７８】一方、ノードＮ２は、図３２及び図１２を
参照して、第３の酸化膜３１が一部エッチングされた接
続孔３２ｂを通してＴＦＴ：Ｔ５の上部ゲート電極とな
る第４の導電膜４０ｂと接続されている。ＴＦＴ：Ｔ５
の下部ゲート電極となる第２層目の導電膜２０ｂと上部
ゲート電極となる第４の導電膜４０ｂとは、図３２に示
すように、層間の接続孔２２ｂ，３２ｂを介して接続さ
れている。以上のようにして、ＴＦＴ：Ｔ５，Ｔ６が形
成されている。
参照して、第３の酸化膜３１が一部エッチングされた接
続孔３２ｂを通してＴＦＴ：Ｔ５の上部ゲート電極とな
る第４の導電膜４０ｂと接続されている。ＴＦＴ：Ｔ５
の下部ゲート電極となる第２層目の導電膜２０ｂと上部
ゲート電極となる第４の導電膜４０ｂとは、図３２に示
すように、層間の接続孔２２ｂ，３２ｂを介して接続さ
れている。以上のようにして、ＴＦＴ：Ｔ５，Ｔ６が形
成されている。
【００７９】次に、第５層目の導電膜５０ａ〜５０ｃ
は、実施の形態２と同様であり、アクセスＭＯＳトラン
ジスタＴ３，Ｔ４のドレイン拡散層６ａ，６ｂから第５
層目のビット線のアルミニウム配線５０ａ，５０ｂへの
接続は、実施の形態２と同様である。また、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから第５層目の
接地電位供給線５０ｃへの接続も実施の形態２と同様で
ある。以上のようにして、図２８の回路が形成されてい
る。
は、実施の形態２と同様であり、アクセスＭＯＳトラン
ジスタＴ３，Ｔ４のドレイン拡散層６ａ，６ｂから第５
層目のビット線のアルミニウム配線５０ａ，５０ｂへの
接続は、実施の形態２と同様である。また、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから第５層目の
接地電位供給線５０ｃへの接続も実施の形態２と同様で
ある。以上のようにして、図２８の回路が形成されてい
る。
【００８０】以上説明したように、この実施の形態４に
よれば、第２層目の導電膜２０ａ〜２０ｄ、第１層目の
層間絶縁膜１１、及び第１層目の導電膜１０ａ〜１０ｄ
を、必要な層間接続を含むように同時にパターニングし
て同一の平面形状に形成している。従って、従来必要で
あった重ね合せ余裕が不要となり、メモリセル寸法の縦
方向、横方向の長さをそれぞれ縮小することができる。
よれば、第２層目の導電膜２０ａ〜２０ｄ、第１層目の
層間絶縁膜１１、及び第１層目の導電膜１０ａ〜１０ｄ
を、必要な層間接続を含むように同時にパターニングし
て同一の平面形状に形成している。従って、従来必要で
あった重ね合せ余裕が不要となり、メモリセル寸法の縦
方向、横方向の長さをそれぞれ縮小することができる。
【００８１】また、第２層目の導電膜２０、第１層目の
層間絶縁膜１１、及び第１層目の導電膜１０とで形成さ
れる容量素子Ｃ１，Ｃ２の静電容量を蓄積ノードＮ１，
Ｎ２に接続できるために、α線や中性子に対する耐性を
大きくすることができる。
層間絶縁膜１１、及び第１層目の導電膜１０とで形成さ
れる容量素子Ｃ１，Ｃ２の静電容量を蓄積ノードＮ１，
Ｎ２に接続できるために、α線や中性子に対する耐性を
大きくすることができる。
【００８２】さらに、第２層目の導電膜２０、第１層目
の層間絶縁膜１１、及び第１層目の導電膜１０を同時に
パターニングして形成するため、従来必要であったイオ
ン打ち込み工程、ホトリソグラフィ工程、エッチング工
程などの抵抗素子形成工程が不要となり、工程数を約１
５％以上削減することができる。
の層間絶縁膜１１、及び第１層目の導電膜１０を同時に
パターニングして形成するため、従来必要であったイオ
ン打ち込み工程、ホトリソグラフィ工程、エッチング工
程などの抵抗素子形成工程が不要となり、工程数を約１
５％以上削減することができる。
【００８３】実施の形態５ この実施の形態５は、ＳＲＡＭメモリセルの負荷素子が
二重ゲート構造のＴＦＴで構成されており、ＭＯＳトラ
ンジスタのゲート電極（表面導電膜）、第１層目の層間
絶縁膜、ＴＦＴの下部ゲート電極を同時にパターニング
して形成し、かつ、ＴＦＴのチャネル、第３層目の層間
絶縁膜、ＴＦＴの上部ゲート電極を同時にパターニング
して同一の平面形状に形成していることに特徴がある。
図１１及び図１６〜図２０、並びに図３５〜図４１は、
実施の形態５の半導体装置の一例としてＳＲＡＭメモリ
セルの構造と製造方法を説明するための図である。
二重ゲート構造のＴＦＴで構成されており、ＭＯＳトラ
ンジスタのゲート電極（表面導電膜）、第１層目の層間
絶縁膜、ＴＦＴの下部ゲート電極を同時にパターニング
して形成し、かつ、ＴＦＴのチャネル、第３層目の層間
絶縁膜、ＴＦＴの上部ゲート電極を同時にパターニング
して同一の平面形状に形成していることに特徴がある。
図１１及び図１６〜図２０、並びに図３５〜図４１は、
実施の形態５の半導体装置の一例としてＳＲＡＭメモリ
セルの構造と製造方法を説明するための図である。
【００８４】図１１及び図３５〜図３６は、ＳＲＡＭメ
モリセルの平面レイアウトを説明するための図であり、
図１１は第１層目の導電膜すなわちＭＯＳトランジスタ
のゲート電極と、第２層目の導電膜すなわちＴＦＴの下
部ゲート電極の平面レイアウト図である。図３５は、第
３層目の導電膜すなわちＴＦＴのチャネル領域、及び第
４層目の導電膜すなわちＴＦＴの上部ゲート電極の平面
レイアウト図である。さらに、図３６は第５層目の導電
膜すなわちアルミニウム配線の平面レイアウト図であ
る。また、図３７及び図３８はそれぞれ図１１及び図３
５〜図３６の平面レイアウト図のＸ１−Ｘ２、Ｙ１−Ｙ
２線での断面を示す図である。また、図１６〜図２０及
び図３９〜図４０は、ＳＲＡＭメモリセルの製造方法を
説明するための図であり、図１１及び図３５〜図３６の
平面レイアウト図のＸ１−Ｘ２線の断面での製造工程を
示す図である。また、図４１は、この実施の形態５のＳ
ＲＡＭの回路と構造との対応を説明するための図であ
る。
モリセルの平面レイアウトを説明するための図であり、
図１１は第１層目の導電膜すなわちＭＯＳトランジスタ
のゲート電極と、第２層目の導電膜すなわちＴＦＴの下
部ゲート電極の平面レイアウト図である。図３５は、第
３層目の導電膜すなわちＴＦＴのチャネル領域、及び第
４層目の導電膜すなわちＴＦＴの上部ゲート電極の平面
レイアウト図である。さらに、図３６は第５層目の導電
膜すなわちアルミニウム配線の平面レイアウト図であ
る。また、図３７及び図３８はそれぞれ図１１及び図３
５〜図３６の平面レイアウト図のＸ１−Ｘ２、Ｙ１−Ｙ
２線での断面を示す図である。また、図１６〜図２０及
び図３９〜図４０は、ＳＲＡＭメモリセルの製造方法を
説明するための図であり、図１１及び図３５〜図３６の
平面レイアウト図のＸ１−Ｘ２線の断面での製造工程を
示す図である。また、図４１は、この実施の形態５のＳ
ＲＡＭの回路と構造との対応を説明するための図であ
る。
【００８５】次に、この実施の形態５のメモリセルにつ
いて、図１１及び図１６〜図２０、並びに図３５〜図４
１を参照して製造方法について説明しながらあわせてそ
の構造について説明する。先ず、図１６〜図２０及び図
１１を参照して実施の形態２において説明した工程と同
様の工程を経る。次に、図３９を参照して、ＳｉＯ2な
どの第２層目の層間絶縁膜２１を厚さ１００〜１０００
ｎｍに堆積する。次に、図３５を合わせ参照して、ホト
リソグラフィとエッチングにより第２層目の層間絶縁膜
２１を開孔して、層間の接続孔２２ａ，２２ｂを形成す
る。次に、多結晶シリコン膜などによる第３層目の導電
膜３０（３０ａ，３０ｂを含む）を堆積し、次にこの導
電膜３０の表面にドーズ量１．０Ｅ１２〜１．０Ｅ１３
／ｃｍ2でボロンなどのｐ型不純物のイオン打ち込みを
行いＴＦＴ：Ｔ５，Ｔ６のチャネル領域を形成する。次
にホトリソグラフィをマスクにして、ボロンなどのｐ型
不純物のイオン打ち込みにより、ＴＦＴ：Ｔ５，Ｔ６の
ソース／ドレイン領域を形成するとともに、電源電圧Ｖ
ｃｃの給電用配線部の低抵抗領域を形成する。
いて、図１１及び図１６〜図２０、並びに図３５〜図４
１を参照して製造方法について説明しながらあわせてそ
の構造について説明する。先ず、図１６〜図２０及び図
１１を参照して実施の形態２において説明した工程と同
様の工程を経る。次に、図３９を参照して、ＳｉＯ2な
どの第２層目の層間絶縁膜２１を厚さ１００〜１０００
ｎｍに堆積する。次に、図３５を合わせ参照して、ホト
リソグラフィとエッチングにより第２層目の層間絶縁膜
２１を開孔して、層間の接続孔２２ａ，２２ｂを形成す
る。次に、多結晶シリコン膜などによる第３層目の導電
膜３０（３０ａ，３０ｂを含む）を堆積し、次にこの導
電膜３０の表面にドーズ量１．０Ｅ１２〜１．０Ｅ１３
／ｃｍ2でボロンなどのｐ型不純物のイオン打ち込みを
行いＴＦＴ：Ｔ５，Ｔ６のチャネル領域を形成する。次
にホトリソグラフィをマスクにして、ボロンなどのｐ型
不純物のイオン打ち込みにより、ＴＦＴ：Ｔ５，Ｔ６の
ソース／ドレイン領域を形成するとともに、電源電圧Ｖ
ｃｃの給電用配線部の低抵抗領域を形成する。
【００８６】次に、図４０を参照して、第３層目の層間
絶縁膜３１となるＳｉＯ2などの絶縁膜３１を厚さ１０
０〜１０００ｎｍに堆積し、さらに、第４層目の導電膜
４０（４０ａ，４０ｂを含む）となる多結晶シリコン膜
などの導電膜を堆積する。次に、図３５を合わせ参照し
て、ホトリソグラフィとエッチングにより、接続孔２２
ａ，２２ｂを含むように、第３層目の導電膜３０、第３
層目の層間絶縁膜３１、及び第４層目の導電膜４０を同
時にパターニングして、ＴＦＴ：Ｔ５，Ｔ６のチャネル
となり、端部が電源電圧Ｖｃｃの給電用配線となるチャ
ネル層３０ａ，３０ｂ、ＴＦＴの上部ゲート電極４０
ａ，４０ｂを同時に同一の平面形状に形成する。
絶縁膜３１となるＳｉＯ2などの絶縁膜３１を厚さ１０
０〜１０００ｎｍに堆積し、さらに、第４層目の導電膜
４０（４０ａ，４０ｂを含む）となる多結晶シリコン膜
などの導電膜を堆積する。次に、図３５を合わせ参照し
て、ホトリソグラフィとエッチングにより、接続孔２２
ａ，２２ｂを含むように、第３層目の導電膜３０、第３
層目の層間絶縁膜３１、及び第４層目の導電膜４０を同
時にパターニングして、ＴＦＴ：Ｔ５，Ｔ６のチャネル
となり、端部が電源電圧Ｖｃｃの給電用配線となるチャ
ネル層３０ａ，３０ｂ、ＴＦＴの上部ゲート電極４０
ａ，４０ｂを同時に同一の平面形状に形成する。
【００８７】最後に、図３７及び図３８を参照して、Ｃ
ＶＤ法などにより、ＳｉＯ2などの絶縁膜４１を厚さ１
００〜１０００ｎｍに堆積する。続いて、図３６を合わ
せ参照して、絶縁膜４１に接続孔４２ａ，４２ｂ，４
２，４２ｄ，４２ｅを開孔した後、第５の導電膜として
アルミニウム配線５０ａ，５０ｂ，５０ｃ，５０ｄ，５
０ｅを５００〜２０００ｎｍの厚さに形成する。アルミ
ニウム配線５０ａ，５０ｂは、ビット線となり、アルミ
ニウム配線５０ｃは接地電位供給線となる。アルミニウ
ム配線５０ｄ，５０ｅは、それぞれＴＦＴの下部ゲート
電極２０ｃ，２０ｂとＴＦＴの上部ゲート電極４０ａ，
４０ｂを接続孔４２ｄ，４２ｅを介して接続する。
ＶＤ法などにより、ＳｉＯ2などの絶縁膜４１を厚さ１
００〜１０００ｎｍに堆積する。続いて、図３６を合わ
せ参照して、絶縁膜４１に接続孔４２ａ，４２ｂ，４
２，４２ｄ，４２ｅを開孔した後、第５の導電膜として
アルミニウム配線５０ａ，５０ｂ，５０ｃ，５０ｄ，５
０ｅを５００〜２０００ｎｍの厚さに形成する。アルミ
ニウム配線５０ａ，５０ｂは、ビット線となり、アルミ
ニウム配線５０ｃは接地電位供給線となる。アルミニウ
ム配線５０ｄ，５０ｅは、それぞれＴＦＴの下部ゲート
電極２０ｃ，２０ｂとＴＦＴの上部ゲート電極４０ａ，
４０ｂを接続孔４２ｄ，４２ｅを介して接続する。
【００８８】このように形成されたメモリセルについ
て、図４１のように回路が形成されることを構造と関連
づけて説明する。図４１の回路図には、図１１及び図１
６〜図２０、並びに図３５〜図４０の構造の符号に対応
した符号が付してある。先ず、ノードＮ１，Ｎ２、第１
層目の導電膜１０ｃ，１０ｂ、第２層目の導電膜２０
ｃ，２０ｂ、第３層目の導電膜３０ａ，３０ｂの接続関
係は、実施の形態２と同様であるから、詳細な説明は省
略する。次に、図３７及び図３６を参照して、ノードＮ
１は、ＴＦＴ：Ｔ６の下部ゲート電極となる第２の導電
膜２０ｃに接続し、第２の導電膜２０ｃは接続孔４２ｄ
を介して第５層目の導電膜５０ｄによりＴＦＴ：Ｔ６の
上部ゲート電極となる第４の導電膜４０ａに接続してい
る。これにより、ＴＦＴ：Ｔ６の下部ゲート電極と上部
ゲート電極とが接続される。また、ノードＮ２は、ＴＦ
Ｔ：Ｔ５の下部ゲート電極となる第２の導電膜２０ｂに
接続し、第２の導電膜２０ｂは接続孔４２ｅを介して第
５層目の導電膜５０ｅによりＴＦＴ：Ｔ５の上部ゲート
電極となる第４の導電膜４０ｂに接続している。これに
より、ＴＦＴ：Ｔ５の下部ゲート電極と上部ゲート電極
とが接続される。
て、図４１のように回路が形成されることを構造と関連
づけて説明する。図４１の回路図には、図１１及び図１
６〜図２０、並びに図３５〜図４０の構造の符号に対応
した符号が付してある。先ず、ノードＮ１，Ｎ２、第１
層目の導電膜１０ｃ，１０ｂ、第２層目の導電膜２０
ｃ，２０ｂ、第３層目の導電膜３０ａ，３０ｂの接続関
係は、実施の形態２と同様であるから、詳細な説明は省
略する。次に、図３７及び図３６を参照して、ノードＮ
１は、ＴＦＴ：Ｔ６の下部ゲート電極となる第２の導電
膜２０ｃに接続し、第２の導電膜２０ｃは接続孔４２ｄ
を介して第５層目の導電膜５０ｄによりＴＦＴ：Ｔ６の
上部ゲート電極となる第４の導電膜４０ａに接続してい
る。これにより、ＴＦＴ：Ｔ６の下部ゲート電極と上部
ゲート電極とが接続される。また、ノードＮ２は、ＴＦ
Ｔ：Ｔ５の下部ゲート電極となる第２の導電膜２０ｂに
接続し、第２の導電膜２０ｂは接続孔４２ｅを介して第
５層目の導電膜５０ｅによりＴＦＴ：Ｔ５の上部ゲート
電極となる第４の導電膜４０ｂに接続している。これに
より、ＴＦＴ：Ｔ５の下部ゲート電極と上部ゲート電極
とが接続される。
【００８９】次に、第５層目の導電膜５０ａ〜５０ｃ
は、実施の形態２と同様であり、アクセスＭＯＳトラン
ジスタＴ３，Ｔ４のドレイン拡散層６ａ，６ｂから第５
層目のビット線のアルミニウム配線５０ａ，５０ｂへの
接続は、実施の形態２と同様である。また、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから第５層目の
接地電位供給線５０ｃへの接続も実施の形態２と同様で
ある。以上のようにして、図４１の回路が形成されてい
る。
は、実施の形態２と同様であり、アクセスＭＯＳトラン
ジスタＴ３，Ｔ４のドレイン拡散層６ａ，６ｂから第５
層目のビット線のアルミニウム配線５０ａ，５０ｂへの
接続は、実施の形態２と同様である。また、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから第５層目の
接地電位供給線５０ｃへの接続も実施の形態２と同様で
ある。以上のようにして、図４１の回路が形成されてい
る。
【００９０】以上説明したように、この実施の形態５に
よれば、ＴＦＴ：Ｔ５，Ｔ６の下部ゲート電極を含む第
２層目の導電膜２０ｂ，２０ｃ、第１層目の層間絶縁膜
１１、及びMＯＳトランジスタＴ１〜Ｔ４のゲート電極
となる第１層目の導電膜１０ｂ，１０ｃを、必要な層間
接続を含むように同時にパターニングして同一の平面形
状に形成している。また、ＴＦＴ：Ｔ５，Ｔ６の上部ゲ
ート電極となる第４の導電膜４０ａ，４０ｂ、第３層目
の層間絶縁膜３１、及びＴＦＴ：Ｔ５，Ｔ６のチャネル
領域となる第３の導電膜３０ａ，３０ｂを、必要な接続
孔を含むように同時にパターニングして同一の平面形状
に形成している。従って、従来必要であった重ね合せ余
裕が不要となり、メモリセル寸法の縦方向、横方向の長
さをそれぞれ縮小することができる。
よれば、ＴＦＴ：Ｔ５，Ｔ６の下部ゲート電極を含む第
２層目の導電膜２０ｂ，２０ｃ、第１層目の層間絶縁膜
１１、及びMＯＳトランジスタＴ１〜Ｔ４のゲート電極
となる第１層目の導電膜１０ｂ，１０ｃを、必要な層間
接続を含むように同時にパターニングして同一の平面形
状に形成している。また、ＴＦＴ：Ｔ５，Ｔ６の上部ゲ
ート電極となる第４の導電膜４０ａ，４０ｂ、第３層目
の層間絶縁膜３１、及びＴＦＴ：Ｔ５，Ｔ６のチャネル
領域となる第３の導電膜３０ａ，３０ｂを、必要な接続
孔を含むように同時にパターニングして同一の平面形状
に形成している。従って、従来必要であった重ね合せ余
裕が不要となり、メモリセル寸法の縦方向、横方向の長
さをそれぞれ縮小することができる。
【００９１】また、第２層目の導電膜２０、第１層目の
層間絶縁膜１１、及び第１層目の導電膜１０とで形成さ
れる容量素子の静電容量を蓄積ノードＮ１，Ｎ２に接続
できるために、α線や中性子に対する耐性を大きくする
ことができる。
層間絶縁膜１１、及び第１層目の導電膜１０とで形成さ
れる容量素子の静電容量を蓄積ノードＮ１，Ｎ２に接続
できるために、α線や中性子に対する耐性を大きくする
ことができる。
【００９２】また、第３層目の導電膜３０、第３層目の
層間絶縁膜３１、及び第４層目の導電膜４０とで形成さ
れる容量素子の静電容量を蓄積ノードＮ１，Ｎ２に接続
できるためにα線や中性子に対する耐性を大きくするこ
とができる。
層間絶縁膜３１、及び第４層目の導電膜４０とで形成さ
れる容量素子の静電容量を蓄積ノードＮ１，Ｎ２に接続
できるためにα線や中性子に対する耐性を大きくするこ
とができる。
【００９３】さらに、第１層目の導電膜１０、第１層目
の層間絶縁膜１１、及び第２層目の導電膜２０を同時に
パターニングして形成し、かつまた、第３層目の導電膜
３０、第３層目の層間絶縁膜３１、及び第４層目の導電
膜４０を同時にパターニングして形成するため、従来必
要であったイオン打ち込み工程、ホトリソグラフィ工
程、エッチング工程などの工程が不要となり、工程数を
約１５％以上削減することができる。
の層間絶縁膜１１、及び第２層目の導電膜２０を同時に
パターニングして形成し、かつまた、第３層目の導電膜
３０、第３層目の層間絶縁膜３１、及び第４層目の導電
膜４０を同時にパターニングして形成するため、従来必
要であったイオン打ち込み工程、ホトリソグラフィ工
程、エッチング工程などの工程が不要となり、工程数を
約１５％以上削減することができる。
【００９４】実施の形態６ この実施の形態６は、ＳＲＡＭメモリセルの負荷素子が
二重ゲート構造のＴＦＴで構成されており、ＴＦＴの下
部ゲート電極、ＴＦＴの下部ゲート酸化膜、ＴＦＴのチ
ャネルを同時にパターニングして同一形状に形成してい
ることに特徴がある。図１６〜図１７並びに図４２〜図
５３は、実施の形態６の半導体装置の一例としてＳＲＡ
Ｍメモリセルの構造と製造方法を説明するための図であ
る。
二重ゲート構造のＴＦＴで構成されており、ＴＦＴの下
部ゲート電極、ＴＦＴの下部ゲート酸化膜、ＴＦＴのチ
ャネルを同時にパターニングして同一形状に形成してい
ることに特徴がある。図１６〜図１７並びに図４２〜図
５３は、実施の形態６の半導体装置の一例としてＳＲＡ
Ｍメモリセルの構造と製造方法を説明するための図であ
る。
【００９５】図４２〜図４５は、ＳＲＡＭメモリセルの
平面レイアウトを説明するための図であり、図４２は第
１層目の導電膜すなわちＭＯＳトランジスタのゲート電
極の平面レイアウト図である。図４３は、第２層目の導
電膜すなわちＴＦＴの下部ゲート電極と、第３層目の導
電膜すなわちＴＦＴのチャネル領域の平面レイアウト図
である。また、図４４は、第４層目の導電膜すなわちＴ
ＦＴの上部ゲート電極の平面レイアウト図である。さら
に、図４５は第５層目の導電膜すなわちアルミニウム配
線の平面レイアウト図である。また、図４６及び図４７
はそれぞれ図４２〜図４５の平面レイアウト図のＸ１−
Ｘ２、Ｙ１−Ｙ２線での断面を示す図である。また、図
１６〜図１７及び図４８〜図５２は、ＳＲＡＭメモリセ
ルの製造方法を説明するための図であり、図４２〜図４
５の平面レイアウト図のＸ１−Ｘ２線の断面での製造工
程を示す図である。また、図５３は、この実施の形態６
のＳＲＡＭの回路と構造との対応を説明するための図で
ある。
平面レイアウトを説明するための図であり、図４２は第
１層目の導電膜すなわちＭＯＳトランジスタのゲート電
極の平面レイアウト図である。図４３は、第２層目の導
電膜すなわちＴＦＴの下部ゲート電極と、第３層目の導
電膜すなわちＴＦＴのチャネル領域の平面レイアウト図
である。また、図４４は、第４層目の導電膜すなわちＴ
ＦＴの上部ゲート電極の平面レイアウト図である。さら
に、図４５は第５層目の導電膜すなわちアルミニウム配
線の平面レイアウト図である。また、図４６及び図４７
はそれぞれ図４２〜図４５の平面レイアウト図のＸ１−
Ｘ２、Ｙ１−Ｙ２線での断面を示す図である。また、図
１６〜図１７及び図４８〜図５２は、ＳＲＡＭメモリセ
ルの製造方法を説明するための図であり、図４２〜図４
５の平面レイアウト図のＸ１−Ｘ２線の断面での製造工
程を示す図である。また、図５３は、この実施の形態６
のＳＲＡＭの回路と構造との対応を説明するための図で
ある。
【００９６】次に、この実施の形態６のメモリセルにつ
いて、図１６〜図１７及び図４２〜図５２を参照して製
造方法について説明しながらあわせてその構造について
説明する。先ず、図１６及び図１７を参照して、実施の
形態２において説明した工程と同様の工程を経る。次
に、図４８及び図４２を参照して、ホトリソグラフィと
エッチングによりゲート酸化膜４を開孔して、接続孔５
ａ，５ｂを形成する。この上に、多結晶シリコン膜など
により第１層目の導電膜１０を堆積し、ホトリソグラフ
ィとエッチングによりパターニングし、ＭＯＳトランジ
スタのゲート電極１０ａ，１０ｂ，１０ｃ，１０ｄを形
成する。次にホトリソグラフィをマスクにして、ヒ素な
どのｎ型不純物のイオン打ち込みにより、ＭＯＳトラン
ジスタＴ１〜Ｔ４のソース／ドレインを形成する。さら
に続けてＳｉＯ2などによる第１層目の層間絶縁膜１１
を厚さ１００〜１０００ｎｍに堆積する。
いて、図１６〜図１７及び図４２〜図５２を参照して製
造方法について説明しながらあわせてその構造について
説明する。先ず、図１６及び図１７を参照して、実施の
形態２において説明した工程と同様の工程を経る。次
に、図４８及び図４２を参照して、ホトリソグラフィと
エッチングによりゲート酸化膜４を開孔して、接続孔５
ａ，５ｂを形成する。この上に、多結晶シリコン膜など
により第１層目の導電膜１０を堆積し、ホトリソグラフ
ィとエッチングによりパターニングし、ＭＯＳトランジ
スタのゲート電極１０ａ，１０ｂ，１０ｃ，１０ｄを形
成する。次にホトリソグラフィをマスクにして、ヒ素な
どのｎ型不純物のイオン打ち込みにより、ＭＯＳトラン
ジスタＴ１〜Ｔ４のソース／ドレインを形成する。さら
に続けてＳｉＯ2などによる第１層目の層間絶縁膜１１
を厚さ１００〜１０００ｎｍに堆積する。
【００９７】図４９及び図４３を参照して、次に、ホト
リソグラフィとエッチングにより第１層目の層間絶縁膜
１１を開孔して、接続孔１２ａ，１２ｂを形成する。次
に、この上に、多結晶シリコン膜などにより第２層目の
導電膜２０を堆積し、この導電膜２０の表面にドーズ量
１．０Ｅ１２〜１．０Ｅ１３／ｃｍ2でリンなどのｎ型
不純物のイオン打ち込みを行う。さらにＳｉＯ2などの
第２層目の層間絶縁膜２１を厚さ１００〜１０００ｎｍ
に堆積する。
リソグラフィとエッチングにより第１層目の層間絶縁膜
１１を開孔して、接続孔１２ａ，１２ｂを形成する。次
に、この上に、多結晶シリコン膜などにより第２層目の
導電膜２０を堆積し、この導電膜２０の表面にドーズ量
１．０Ｅ１２〜１．０Ｅ１３／ｃｍ2でリンなどのｎ型
不純物のイオン打ち込みを行う。さらにＳｉＯ2などの
第２層目の層間絶縁膜２１を厚さ１００〜１０００ｎｍ
に堆積する。
【００９８】図５０を参照して、次に、第２層目の層間
絶縁膜２１の上に多結晶シリコン膜などによる第３層目
の導電膜３０を堆積する。図５１及び図４３を参照し
て、次に、ホトリソグラフィとエッチングにより、第1
層目の導電膜１０と第２層目の導電膜２０との間の接接
続孔１２ａ，１２ｂを含むようにして、第３層目の導電
膜３０、第２層目の層間絶縁膜２１、及び第２層目の導
電膜２０を同時に同一形状にパターニングして、ＴＦ
Ｔ：Ｔ５，Ｔ６のチャネルとなり、また電源電圧Ｖｃｃ
の給電用配線となる第３層目の導電膜３０ｂ，３０ａ、
ＴＦＴ：Ｔ５，Ｔ６の下部ゲート電極となる第２層目の
導電膜２０ｂ，２０ａを同時に同一形状に形成する。次
に導電膜３０の表面にドーズ量１．０Ｅ１２〜１．０Ｅ
１３／ｃｍ2でボロンなどのｐ型不純物のイオン打ち込
みを行い、ＴＦＴ：Ｔ５，Ｔ６のチャネル領域を形成す
る。次にホトリソグラフィをマスクにして、ボロンなど
のｐ型不純物のイオン打ち込みにより、ＴＦＴ：Ｔ５，
Ｔ６のソース／ドレイン領域及び電源電圧Ｖｃｃの給電
用配線部の低抵抗領域を形成する。
絶縁膜２１の上に多結晶シリコン膜などによる第３層目
の導電膜３０を堆積する。図５１及び図４３を参照し
て、次に、ホトリソグラフィとエッチングにより、第1
層目の導電膜１０と第２層目の導電膜２０との間の接接
続孔１２ａ，１２ｂを含むようにして、第３層目の導電
膜３０、第２層目の層間絶縁膜２１、及び第２層目の導
電膜２０を同時に同一形状にパターニングして、ＴＦ
Ｔ：Ｔ５，Ｔ６のチャネルとなり、また電源電圧Ｖｃｃ
の給電用配線となる第３層目の導電膜３０ｂ，３０ａ、
ＴＦＴ：Ｔ５，Ｔ６の下部ゲート電極となる第２層目の
導電膜２０ｂ，２０ａを同時に同一形状に形成する。次
に導電膜３０の表面にドーズ量１．０Ｅ１２〜１．０Ｅ
１３／ｃｍ2でボロンなどのｐ型不純物のイオン打ち込
みを行い、ＴＦＴ：Ｔ５，Ｔ６のチャネル領域を形成す
る。次にホトリソグラフィをマスクにして、ボロンなど
のｐ型不純物のイオン打ち込みにより、ＴＦＴ：Ｔ５，
Ｔ６のソース／ドレイン領域及び電源電圧Ｖｃｃの給電
用配線部の低抵抗領域を形成する。
【００９９】図５２を参照して、次に、ＳｉＯ２などに
よる第３層目の層間絶縁膜３１を厚さ１００〜１０００
ｎｍに堆積する。次に、図４４を合わせ参照して、ホト
リソグラフィとエッチングにより第３層目の層間絶縁膜
３１を開孔して、接続孔３２ａ，３２ｂ，３２ｃ，３２
ｄを形成する。次に、多結晶シリコン膜などの第４層目
の導電膜４０（４０ａ，４０ｂを含む）を堆積し、ホト
リソグラフィとエッチングにより、第４層目の導電膜４
０をパターニングして、ＴＦＴ：Ｔ５，Ｔ６の上部ゲー
ト電極４０ｂ，４０ａを形成する。次に、図４６及び図
４７を参照して、ＣＶＤ法などにより、ＳｉＯ2などの
絶縁膜４１を厚さ１００〜１０００ｎｍに堆積する。続
いて、図４５を合わせ参照して、絶縁膜４１に、接続孔
４２ａ，４２ｂ，４２ｃを開孔した後、第５の導電膜と
してアルミニウム配線５０ａ，５０ｂ，５０ｃを５００
〜２０００ｎｍの厚さに形成する。アルミニウム配線５
０ａ，５０ｂは、ビット線となり、アルミニウム配線５
０ｃは接地電位供給線となる。
よる第３層目の層間絶縁膜３１を厚さ１００〜１０００
ｎｍに堆積する。次に、図４４を合わせ参照して、ホト
リソグラフィとエッチングにより第３層目の層間絶縁膜
３１を開孔して、接続孔３２ａ，３２ｂ，３２ｃ，３２
ｄを形成する。次に、多結晶シリコン膜などの第４層目
の導電膜４０（４０ａ，４０ｂを含む）を堆積し、ホト
リソグラフィとエッチングにより、第４層目の導電膜４
０をパターニングして、ＴＦＴ：Ｔ５，Ｔ６の上部ゲー
ト電極４０ｂ，４０ａを形成する。次に、図４６及び図
４７を参照して、ＣＶＤ法などにより、ＳｉＯ2などの
絶縁膜４１を厚さ１００〜１０００ｎｍに堆積する。続
いて、図４５を合わせ参照して、絶縁膜４１に、接続孔
４２ａ，４２ｂ，４２ｃを開孔した後、第５の導電膜と
してアルミニウム配線５０ａ，５０ｂ，５０ｃを５００
〜２０００ｎｍの厚さに形成する。アルミニウム配線５
０ａ，５０ｂは、ビット線となり、アルミニウム配線５
０ｃは接地電位供給線となる。
【０１００】このように形成されたメモリセルについ
て、図５３のように回路が形成されることを構造と関連
づけて説明する。図５３の回路図には、図１６〜図１７
及び図４２〜図５２の構造の符号に対応した符号が付し
てある。この実施の形態６の第１の導電膜１０ａ，１０
ｂ，１０ｃ，１０ｄと先の実施の形態２の第１の導電膜
１０ａ，１０ｂ，１０ｃ，１０ｄとを比較すると、先ず
その平面形状は同様である。また、ノードＮ１，Ｎ２と
の接続関係は、実施の形態２では接続孔１２ａ，１２ｂ
で接続され、この実施の形態６では接続孔５ａ，５ｂで
接続されているが、実質的には同様であので、詳細な説
明は省略する。
て、図５３のように回路が形成されることを構造と関連
づけて説明する。図５３の回路図には、図１６〜図１７
及び図４２〜図５２の構造の符号に対応した符号が付し
てある。この実施の形態６の第１の導電膜１０ａ，１０
ｂ，１０ｃ，１０ｄと先の実施の形態２の第１の導電膜
１０ａ，１０ｂ，１０ｃ，１０ｄとを比較すると、先ず
その平面形状は同様である。また、ノードＮ１，Ｎ２と
の接続関係は、実施の形態２では接続孔１２ａ，１２ｂ
で接続され、この実施の形態６では接続孔５ａ，５ｂで
接続されているが、実質的には同様であので、詳細な説
明は省略する。
【０１０１】しかし、第２層目の導電膜以降の接続は異
なり、次のようになる。図４６及び図４４を参照し、ノ
ードＮ１に接続された第１の導電膜１０ｃは、接続孔３
２ｂを介して第４の導電膜４０ａに接続し、第４の導電
膜４０ａは接続孔３２ａを介してＴＦＴ：Ｔ５のチャネ
ル領域となる第３の導電膜３０ｂに接続している。これ
によりノードＮ１は、ＴＦＴ：Ｔ５のチャネル領域とな
る第３の導電膜３０ｂへつながる。また、ノードＮ１
は、第１の導電膜１０ｃから接続孔１２ａを介してＴＦ
Ｔ：Ｔ６の下部ゲート電極となる第２の導電膜２０ａと
接続している。また、第１の導電膜１０ｃは接続孔３２
ｂを介してＴＦＴ：Ｔ６の上部ゲート電極となる第４の
導電膜４０ａと接続している。これにより、ＴＦＴ：Ｔ
６の上部ゲート電極と下部ゲート電極が接続される。
なり、次のようになる。図４６及び図４４を参照し、ノ
ードＮ１に接続された第１の導電膜１０ｃは、接続孔３
２ｂを介して第４の導電膜４０ａに接続し、第４の導電
膜４０ａは接続孔３２ａを介してＴＦＴ：Ｔ５のチャネ
ル領域となる第３の導電膜３０ｂに接続している。これ
によりノードＮ１は、ＴＦＴ：Ｔ５のチャネル領域とな
る第３の導電膜３０ｂへつながる。また、ノードＮ１
は、第１の導電膜１０ｃから接続孔１２ａを介してＴＦ
Ｔ：Ｔ６の下部ゲート電極となる第２の導電膜２０ａと
接続している。また、第１の導電膜１０ｃは接続孔３２
ｂを介してＴＦＴ：Ｔ６の上部ゲート電極となる第４の
導電膜４０ａと接続している。これにより、ＴＦＴ：Ｔ
６の上部ゲート電極と下部ゲート電極が接続される。
【００１０２】一方、ノードＮ２は、第１の導電膜１０
ｂから接続孔３２ｃを介して第４の導電膜４０ｂに接続
し、第４の導電膜４０ｂは接続孔３２ｄを介してＴＦ
Ｔ：Ｔ６のチャネル領域となる第３の導電膜３０ａに接
続している。これによりノードＮ２は、ＴＦＴ：Ｔ６の
チャネル領域となる第３の導電膜３０ａへつながる。ま
た、ノードＮ２は、第１の導電膜１０ｂから接続孔１２
ｂを介してＴＦＴ：Ｔ５の下部ゲート電極となる第２の
導電膜２０ｂと接続している。また、第１の導電膜１０
ｂは接続孔３２ｃを介してＴＦＴ：Ｔ５の上部ゲート電
極となる第４の導電膜４０ｂと接続している。これによ
り、ＴＦＴ：Ｔ６の上部ゲート電極と下部ゲート電極が
接続される。以上のようにして、ＴＦＴ：Ｔ５，Ｔ６が
形成されている。
ｂから接続孔３２ｃを介して第４の導電膜４０ｂに接続
し、第４の導電膜４０ｂは接続孔３２ｄを介してＴＦ
Ｔ：Ｔ６のチャネル領域となる第３の導電膜３０ａに接
続している。これによりノードＮ２は、ＴＦＴ：Ｔ６の
チャネル領域となる第３の導電膜３０ａへつながる。ま
た、ノードＮ２は、第１の導電膜１０ｂから接続孔１２
ｂを介してＴＦＴ：Ｔ５の下部ゲート電極となる第２の
導電膜２０ｂと接続している。また、第１の導電膜１０
ｂは接続孔３２ｃを介してＴＦＴ：Ｔ５の上部ゲート電
極となる第４の導電膜４０ｂと接続している。これによ
り、ＴＦＴ：Ｔ６の上部ゲート電極と下部ゲート電極が
接続される。以上のようにして、ＴＦＴ：Ｔ５，Ｔ６が
形成されている。
【０１０３】次に、アクセスＭＯＳトランジスタＴ３，
Ｔ４のドレイン拡散層６ａ，６ｂからビット線のアルミ
ニウム配線５０ａ，５０ｂへの接続は、実施の形態２と
同様であるから、説明は省略する。さらに、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから接地電位供
給線であるアルミニウム配線５０ｃへの接続も実施の形
態２と同様であるから、説明は省略する。以上のように
して、図５３の回路が形成されている。
Ｔ４のドレイン拡散層６ａ，６ｂからビット線のアルミ
ニウム配線５０ａ，５０ｂへの接続は、実施の形態２と
同様であるから、説明は省略する。さらに、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから接地電位供
給線であるアルミニウム配線５０ｃへの接続も実施の形
態２と同様であるから、説明は省略する。以上のように
して、図５３の回路が形成されている。
【０１０４】以上説明したように、この実施の形態６に
よれば、必要な接続孔を含むようにして、ＴＦＴ：Ｔ
５，Ｔ６のチャネル３０ｂ，３０ａ、第２の絶縁膜２
１、及びＴＦＴ：Ｔ５，Ｔ６の下部ゲート電極２０ｂ、
２０ａを、同時にパターニングして同一の平面形状に形
成している。従って、従来必要であった重ね合せ余裕が
不要となり、メモリセル寸法の縦方向、横方向の長さを
それぞれ縮小することができる。
よれば、必要な接続孔を含むようにして、ＴＦＴ：Ｔ
５，Ｔ６のチャネル３０ｂ，３０ａ、第２の絶縁膜２
１、及びＴＦＴ：Ｔ５，Ｔ６の下部ゲート電極２０ｂ、
２０ａを、同時にパターニングして同一の平面形状に形
成している。従って、従来必要であった重ね合せ余裕が
不要となり、メモリセル寸法の縦方向、横方向の長さを
それぞれ縮小することができる。
【０１０５】また、第２層目の導電膜２０、第２層目の
層間絶縁膜２１及び、第３層目の導電膜３０とで形成さ
れる容量素子Ｃ１，Ｃ２の静電容量を蓄積ノードＮ１，
Ｎ２に接続できるためにα線や中性子に対する耐性を大
きくすることができる。
層間絶縁膜２１及び、第３層目の導電膜３０とで形成さ
れる容量素子Ｃ１，Ｃ２の静電容量を蓄積ノードＮ１，
Ｎ２に接続できるためにα線や中性子に対する耐性を大
きくすることができる。
【０１０６】さらに、第２層目の導電膜２０及び、第２
層目の層間絶縁膜２１、及び第３層目の導電膜３０を同
時にパターニングして形成するため、従来必要であった
イオン打ち込み工程、ホトリソグラフィ工程、エッチン
グ工程などの工程が不要となり、工程数を約１５％以上
削減することができる。
層目の層間絶縁膜２１、及び第３層目の導電膜３０を同
時にパターニングして形成するため、従来必要であった
イオン打ち込み工程、ホトリソグラフィ工程、エッチン
グ工程などの工程が不要となり、工程数を約１５％以上
削減することができる。
【０１０７】実施の形態７ この実施の形態７は、ＳＲＡＭメモリセルの負荷素子が
二重ゲート構造のＴＦＴで構成されており、ＴＦＴのチ
ャネル、第３層目の層間絶縁膜、ＴＦＴの上部ゲート電
極を同時にパターニングして形成していることに特徴が
ある。図１６〜図１７及び図５４〜図６５は、実施の形
態７の半導体装置の一例としてＳＲＡＭメモリセルの構
造と製造方法を説明するための図である。
二重ゲート構造のＴＦＴで構成されており、ＴＦＴのチ
ャネル、第３層目の層間絶縁膜、ＴＦＴの上部ゲート電
極を同時にパターニングして形成していることに特徴が
ある。図１６〜図１７及び図５４〜図６５は、実施の形
態７の半導体装置の一例としてＳＲＡＭメモリセルの構
造と製造方法を説明するための図である。
【０１０８】図５４〜図５７は、ＳＲＡＭメモリセルの
平面レイアウトを説明するための図であり、図５４は第
１層目の導電膜すなわちＭＯＳトランジスタのゲート電
極の平面レイアウト図である。図５５は、第２層目の導
電膜すなわちＴＦＴの下部ゲート電極の平面レイアウト
図である。また、図５６は、第３層目の導電膜すなわち
ＴＦＴのチャネル領域と、第４層目の導電膜すなわちＴ
ＦＴの上部ゲート電極の平面レイアウト図である。さら
に、図５７は第５層目の導電膜すなわちアルミニウム配
線の平面レイアウト図である。また、図５８及び図５９
はそれぞれ図５４〜図５７の平面レイアウト図のＸ１−
Ｘ２、Ｙ１−Ｙ２線での断面を示す図である。また、図
１６〜図１７及び図６０〜図６４は、ＳＲＡＭメモリセ
ルの製造方法を説明するための図であり、図５４〜図５
７の平面レイアウト図のＸ１−Ｘ２線の断面での製造工
程を示す図である。また、図６５は、この実施の形態７
のＳＲＡＭの回路と構造との対応を説明するための図で
ある。
平面レイアウトを説明するための図であり、図５４は第
１層目の導電膜すなわちＭＯＳトランジスタのゲート電
極の平面レイアウト図である。図５５は、第２層目の導
電膜すなわちＴＦＴの下部ゲート電極の平面レイアウト
図である。また、図５６は、第３層目の導電膜すなわち
ＴＦＴのチャネル領域と、第４層目の導電膜すなわちＴ
ＦＴの上部ゲート電極の平面レイアウト図である。さら
に、図５７は第５層目の導電膜すなわちアルミニウム配
線の平面レイアウト図である。また、図５８及び図５９
はそれぞれ図５４〜図５７の平面レイアウト図のＸ１−
Ｘ２、Ｙ１−Ｙ２線での断面を示す図である。また、図
１６〜図１７及び図６０〜図６４は、ＳＲＡＭメモリセ
ルの製造方法を説明するための図であり、図５４〜図５
７の平面レイアウト図のＸ１−Ｘ２線の断面での製造工
程を示す図である。また、図６５は、この実施の形態７
のＳＲＡＭの回路と構造との対応を説明するための図で
ある。
【０１０９】次に、この実施の形態７のメモリセルにつ
いて、図１６〜図１７及び図５４〜図６５を参照して製
造方法について説明しながらあわせてその構造について
説明する。先ず、図１６〜図１７を参照して、実施の形
態２において説明した工程と同様の工程を経る。図６０
及び図５４を参照して、次に、多結晶シリコン膜などの
第１層目の導電膜１０を堆積し、ホトリソグラフィとエ
ッチングによりパターニングし、ＭＯＳトランジスタの
ゲート電極１０ａ，１０ｂ，１０ｃ，１０ｄを形成す
る。次にホトリソグラフィをマスクにして、ヒ素などの
ｎ型不純物のイオン打ち込みにより、ＭＯＳトランジス
タＴ１〜Ｔ４のソース／ドレインを形成する。さらに続
けてＳｉＯ２などの第１層目の層間絶縁膜１１を厚さ１
００〜１０００ｎｍに堆積する。
いて、図１６〜図１７及び図５４〜図６５を参照して製
造方法について説明しながらあわせてその構造について
説明する。先ず、図１６〜図１７を参照して、実施の形
態２において説明した工程と同様の工程を経る。図６０
及び図５４を参照して、次に、多結晶シリコン膜などの
第１層目の導電膜１０を堆積し、ホトリソグラフィとエ
ッチングによりパターニングし、ＭＯＳトランジスタの
ゲート電極１０ａ，１０ｂ，１０ｃ，１０ｄを形成す
る。次にホトリソグラフィをマスクにして、ヒ素などの
ｎ型不純物のイオン打ち込みにより、ＭＯＳトランジス
タＴ１〜Ｔ４のソース／ドレインを形成する。さらに続
けてＳｉＯ２などの第１層目の層間絶縁膜１１を厚さ１
００〜１０００ｎｍに堆積する。
【０１１０】図６１及び図５５を参照して、次に、ホト
リソグラフィとエッチングにより第１層目の層間絶縁膜
１１及び第１層目の導電膜１０ｂ，１０ｃ、及びゲート
酸化膜４を同時開孔して、接続孔１２ａ，１２ｂを形成
する。次に、多結晶シリコン膜などの第２層目の導電膜
２０を堆積し、この導電膜２０の表面にドーズ量１．０
Ｅ１２〜１．０Ｅ１３／ｃｍ2でリンなどのｎ型不純物
のイオン打ち込みを行う。
リソグラフィとエッチングにより第１層目の層間絶縁膜
１１及び第１層目の導電膜１０ｂ，１０ｃ、及びゲート
酸化膜４を同時開孔して、接続孔１２ａ，１２ｂを形成
する。次に、多結晶シリコン膜などの第２層目の導電膜
２０を堆積し、この導電膜２０の表面にドーズ量１．０
Ｅ１２〜１．０Ｅ１３／ｃｍ2でリンなどのｎ型不純物
のイオン打ち込みを行う。
【０１１１】図６２及び図５５を参照して、次に、ホト
リソグラフィとエッチングにより、第２層目の導電膜２
０をパターニングして、ＴＦＴ：Ｔ５，Ｔ６の下部ゲー
ト電極２０ｂ，２０ｃを形成する。図６３を参照して、
次に、ＳｉＯ2などの第２層目の層間絶縁膜２１を厚さ
１００〜１０００ｎｍに堆積する。次に、図５６を合わ
せ参照して、次に、ホトリソグラフィとエッチングによ
り第２層目の層間絶縁膜２１を開孔して、接続孔２２
ａ，２２ｂを形成する。次に、多結晶シリコン膜などの
第３層目の導電膜３０を堆積し、この導電膜３０の表面
にドーズ量１．０Ｅ１２〜１．０Ｅ１３／ｃｍ 2でボロ
ンなどのｐ型不純物のイオン打ち込みを行い、ＴＦＴ：
Ｔ５，Ｔ６のチャネル領域を形成する。次にホトリソグ
ラフィをマスクにして、ボロンなどのｐ型不純物のイオ
ン打ち込みにより、ＴＦＴ：Ｔ５，Ｔ６のソース／ドレ
イン及び電源電圧Ｖｃｃの給電用配線部の低抵抗領域を
形成する。
リソグラフィとエッチングにより、第２層目の導電膜２
０をパターニングして、ＴＦＴ：Ｔ５，Ｔ６の下部ゲー
ト電極２０ｂ，２０ｃを形成する。図６３を参照して、
次に、ＳｉＯ2などの第２層目の層間絶縁膜２１を厚さ
１００〜１０００ｎｍに堆積する。次に、図５６を合わ
せ参照して、次に、ホトリソグラフィとエッチングによ
り第２層目の層間絶縁膜２１を開孔して、接続孔２２
ａ，２２ｂを形成する。次に、多結晶シリコン膜などの
第３層目の導電膜３０を堆積し、この導電膜３０の表面
にドーズ量１．０Ｅ１２〜１．０Ｅ１３／ｃｍ 2でボロ
ンなどのｐ型不純物のイオン打ち込みを行い、ＴＦＴ：
Ｔ５，Ｔ６のチャネル領域を形成する。次にホトリソグ
ラフィをマスクにして、ボロンなどのｐ型不純物のイオ
ン打ち込みにより、ＴＦＴ：Ｔ５，Ｔ６のソース／ドレ
イン及び電源電圧Ｖｃｃの給電用配線部の低抵抗領域を
形成する。
【０１１２】図６４を参照して、次に、ＳｉＯ2などの
第３層目の層間絶縁膜３１を厚さ１００〜１０００ｎｍ
に堆積する。次に、多結晶シリコン膜などの第４層目の
導電膜４０（４０ａ，４０ｂを含む）を堆積する。次
に、図５６を合わせ参照して、ホトリソグラフィとエッ
チングにより、第４層目の導電膜４０、第３層目の層間
絶縁膜３１、第３層目の導電膜３０を同時に同一の平面
形状にパターニングして、ＴＦＴ：Ｔ５，Ｔ６のチャネ
ル及び電源電圧Ｖｃｃの給電用配線となる第３層目の導
電膜３０ｂ，３０ａ、並びにＴＦＴ：Ｔ５，Ｔ６の上部
ゲート電極となる第４層目の導電膜４０ｂ，４０ａを同
時に同一の平面形状に形成する。
第３層目の層間絶縁膜３１を厚さ１００〜１０００ｎｍ
に堆積する。次に、多結晶シリコン膜などの第４層目の
導電膜４０（４０ａ，４０ｂを含む）を堆積する。次
に、図５６を合わせ参照して、ホトリソグラフィとエッ
チングにより、第４層目の導電膜４０、第３層目の層間
絶縁膜３１、第３層目の導電膜３０を同時に同一の平面
形状にパターニングして、ＴＦＴ：Ｔ５，Ｔ６のチャネ
ル及び電源電圧Ｖｃｃの給電用配線となる第３層目の導
電膜３０ｂ，３０ａ、並びにＴＦＴ：Ｔ５，Ｔ６の上部
ゲート電極となる第４層目の導電膜４０ｂ，４０ａを同
時に同一の平面形状に形成する。
【０１１３】最後に、図５８及び図５９を参照して、Ｃ
ＶＤ法などにより、ＳｉＯ2などの第４層目の絶縁膜４
１を厚さ１００〜１０００ｎｍに堆積する。続いて、図
５７を合わせ参照して、絶縁膜４１に、接続孔４２ａ，
４２ｂ，４２ｃ，４２ｄ，４２ｅを開孔した後、第５層
目の導電膜としてアルミニウム配線５０ａ，５０ｂ，５
０ｃ，５０ｄ，５０ｅを５００〜２０００ｎｍの厚さに
形成する。アルミニウム配線５０ａ，５０ｂはビット線
となり、アルミニウム配線５０ｃは接地電位供給線とな
る。アルミニウム配線５０ｄはＴＦＴ：Ｔ６の下部電極
２０ｃと上部電極４０ａを接続する。また、アルミニウ
ム配線５０ｅはＴＦＴ：Ｔ５の下部電極２０ｂと上部電
極４０ａを接続する。
ＶＤ法などにより、ＳｉＯ2などの第４層目の絶縁膜４
１を厚さ１００〜１０００ｎｍに堆積する。続いて、図
５７を合わせ参照して、絶縁膜４１に、接続孔４２ａ，
４２ｂ，４２ｃ，４２ｄ，４２ｅを開孔した後、第５層
目の導電膜としてアルミニウム配線５０ａ，５０ｂ，５
０ｃ，５０ｄ，５０ｅを５００〜２０００ｎｍの厚さに
形成する。アルミニウム配線５０ａ，５０ｂはビット線
となり、アルミニウム配線５０ｃは接地電位供給線とな
る。アルミニウム配線５０ｄはＴＦＴ：Ｔ６の下部電極
２０ｃと上部電極４０ａを接続する。また、アルミニウ
ム配線５０ｅはＴＦＴ：Ｔ５の下部電極２０ｂと上部電
極４０ａを接続する。
【０１１４】このように形成されたメモリセルについ
て、図６５のように回路が形成されることを構造と関連
づけて説明する。図６５の回路図には、図１６〜図１７
及び図５４〜図６４の構造の符号に対応した符号が付し
てある。先ず、この実施の形態７と先の実施の形態２と
を比較すると、第１層目の導電膜１０ｃ，１０ｂの平面
形状は同じであり、第２層目の導電膜２０ｃ，２０ｂの
平面形状は異なり、また第３層目の導電膜３０ａ，３０
ｂの平面形状が少し異なる。しかしながら、ノードＮ
１，Ｎ２、第１層目の導電膜１０ｃ，１０ｂ、第２層目
の導電膜２０ｃ，２０ｂ、及び第３層目の導電膜３０
ａ，３０ｂの相互の接続関係は、実施の形態２と同様で
あるから、詳細な説明は省略する。
て、図６５のように回路が形成されることを構造と関連
づけて説明する。図６５の回路図には、図１６〜図１７
及び図５４〜図６４の構造の符号に対応した符号が付し
てある。先ず、この実施の形態７と先の実施の形態２と
を比較すると、第１層目の導電膜１０ｃ，１０ｂの平面
形状は同じであり、第２層目の導電膜２０ｃ，２０ｂの
平面形状は異なり、また第３層目の導電膜３０ａ，３０
ｂの平面形状が少し異なる。しかしながら、ノードＮ
１，Ｎ２、第１層目の導電膜１０ｃ，１０ｂ、第２層目
の導電膜２０ｃ，２０ｂ、及び第３層目の導電膜３０
ａ，３０ｂの相互の接続関係は、実施の形態２と同様で
あるから、詳細な説明は省略する。
【０１１５】また、この実施の形態７と先の実施の形態
５とを比較すると、第３層目の導電膜３０ａ，３０ｂと
第４層目の導電膜４０ａ，４０ｂの平面形状とその接続
関係は実質的に同じであるから、詳細な説明は省略す
る。さらに、ＴＦＴ：Ｔ５，Ｔ６の下部ゲート電極２０
ｂ，２０ｃと上部ゲート電極４０ｂ，４０ａを第５層目
の導電膜６０ｅ，５０ｄによって接続している関係は、
実施の形態５と同様であるから、詳細な説明は省略す
る。
５とを比較すると、第３層目の導電膜３０ａ，３０ｂと
第４層目の導電膜４０ａ，４０ｂの平面形状とその接続
関係は実質的に同じであるから、詳細な説明は省略す
る。さらに、ＴＦＴ：Ｔ５，Ｔ６の下部ゲート電極２０
ｂ，２０ｃと上部ゲート電極４０ｂ，４０ａを第５層目
の導電膜６０ｅ，５０ｄによって接続している関係は、
実施の形態５と同様であるから、詳細な説明は省略す
る。
【０１１６】次に、第５層目の導電膜５０ａ〜５０ｃ
は、実施の形態２と同様であり、アクセスＭＯＳトラン
ジスタＴ３，Ｔ４のドレイン拡散層６ａ，６ｂから第５
層目のビット線のアルミニウム配線５０ａ，５０ｂへの
接続は、実施の形態２と同様である。また、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから第５層目の
接地電位供給線５０ｃへの接続も実施の形態２と同様で
ある。以上のようにして、図６５の回路が形成されてい
る。
は、実施の形態２と同様であり、アクセスＭＯＳトラン
ジスタＴ３，Ｔ４のドレイン拡散層６ａ，６ｂから第５
層目のビット線のアルミニウム配線５０ａ，５０ｂへの
接続は、実施の形態２と同様である。また、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから第５層目の
接地電位供給線５０ｃへの接続も実施の形態２と同様で
ある。以上のようにして、図６５の回路が形成されてい
る。
【０１１７】以上説明したように、この実施の形態７に
よれば、第３層目の導電膜であるＴＦＴ：Ｔ５，Ｔ６の
チャネル３０ｂ，３０ａ、第３層目の層間絶縁膜３１、
第４層目の導電膜であるＴＦＴ：Ｔ５，Ｔ６の上部ゲー
ト電極４０ｂ，４０ｃを、必要な接続孔を含むようにし
て、同時にパターニングして同一の平面形状に形成して
いる。従って、従来必要であった重ね合せ余裕が不要と
なり、メモリセル寸法の縦方向、横方向の長さをそれぞ
れ縮小することができる。
よれば、第３層目の導電膜であるＴＦＴ：Ｔ５，Ｔ６の
チャネル３０ｂ，３０ａ、第３層目の層間絶縁膜３１、
第４層目の導電膜であるＴＦＴ：Ｔ５，Ｔ６の上部ゲー
ト電極４０ｂ，４０ｃを、必要な接続孔を含むようにし
て、同時にパターニングして同一の平面形状に形成して
いる。従って、従来必要であった重ね合せ余裕が不要と
なり、メモリセル寸法の縦方向、横方向の長さをそれぞ
れ縮小することができる。
【０１１８】また、第１層目の導電膜１０、第１層目の
層間絶縁膜１１、及び第２層目の導電膜２０とで形成さ
れる容量素子Ｃ１，Ｃ２の静電容量を蓄積ノードＮ１，
Ｎ２に接続できるためにα線や中性子に対する耐性を大
きくすることができる。
層間絶縁膜１１、及び第２層目の導電膜２０とで形成さ
れる容量素子Ｃ１，Ｃ２の静電容量を蓄積ノードＮ１，
Ｎ２に接続できるためにα線や中性子に対する耐性を大
きくすることができる。
【０１１９】さらに、第３層目の導電膜３０、第３層目
の層間絶縁膜３１、及び第４層目の導電膜４０を同時に
パターニングして形成するため、従来必要であったイオ
ン打ち込み工程、ホトリソグラフィ工程、エッチング工
程などの工程が不要となり、工程数を約１５％以上削減
することができる。
の層間絶縁膜３１、及び第４層目の導電膜４０を同時に
パターニングして形成するため、従来必要であったイオ
ン打ち込み工程、ホトリソグラフィ工程、エッチング工
程などの工程が不要となり、工程数を約１５％以上削減
することができる。
【０１２０】実施の形態８ この実施の形態８は、ＳＲＡＭメモリセルの負荷素子が
二重ゲート構造のＴＦＴで構成されており、ＭＯＳトラ
ンジスタのゲート電極、第１層目の層間絶縁膜、ＴＦＴ
の下部ゲート電極、第２層目の層間絶縁膜、ＴＦＴのチ
ャネルを同時にパターニングして形成していることに特
徴がある。次に実施の形態８のメモリセルの構造と製造
方法を図１６〜図１９、並びに図６６〜図７４を参照し
て説明する。
二重ゲート構造のＴＦＴで構成されており、ＭＯＳトラ
ンジスタのゲート電極、第１層目の層間絶縁膜、ＴＦＴ
の下部ゲート電極、第２層目の層間絶縁膜、ＴＦＴのチ
ャネルを同時にパターニングして形成していることに特
徴がある。次に実施の形態８のメモリセルの構造と製造
方法を図１６〜図１９、並びに図６６〜図７４を参照し
て説明する。
【０１２１】図６６〜図６８は、ＳＲＡＭメモリセルの
平面レイアウトを説明するための図であり、図６６は第
１層目の導電膜すなわちＭＯＳトランジスタのゲート電
極と、第２層目の導電膜すなわちＴＦＴの下部ゲート電
極と、第３層目の導電膜すなわちＴＦＴのチャネル領域
の平面レイアウト図である。図６７は、第４層目の導電
膜すなわちＴＦＴの上部ゲート電極の平面レイアウト図
である。さらに、図６８は第５層目の導電膜すなわちア
ルミニウム配線の平面レイアウト図である。また、図６
９及び図７０はそれぞれ図６６〜図６８の平面レイアウ
ト図のＸ１−Ｘ２、Ｙ１−Ｙ２に対応する断面を示す図
である。また、図１６〜図１９及び図７１〜図７３は、
ＳＲＡＭメモリセルの製造方法を説明するための図であ
り、図６６〜図６８の平面レイアウト図のＸ１−Ｘ２線
の断面での製造工程を示す図である。また、図７４は、
この実施の形態８のＳＲＡＭの回路と構造との対応を説
明するための図である。
平面レイアウトを説明するための図であり、図６６は第
１層目の導電膜すなわちＭＯＳトランジスタのゲート電
極と、第２層目の導電膜すなわちＴＦＴの下部ゲート電
極と、第３層目の導電膜すなわちＴＦＴのチャネル領域
の平面レイアウト図である。図６７は、第４層目の導電
膜すなわちＴＦＴの上部ゲート電極の平面レイアウト図
である。さらに、図６８は第５層目の導電膜すなわちア
ルミニウム配線の平面レイアウト図である。また、図６
９及び図７０はそれぞれ図６６〜図６８の平面レイアウ
ト図のＸ１−Ｘ２、Ｙ１−Ｙ２に対応する断面を示す図
である。また、図１６〜図１９及び図７１〜図７３は、
ＳＲＡＭメモリセルの製造方法を説明するための図であ
り、図６６〜図６８の平面レイアウト図のＸ１−Ｘ２線
の断面での製造工程を示す図である。また、図７４は、
この実施の形態８のＳＲＡＭの回路と構造との対応を説
明するための図である。
【０１２２】次に、この実施の形態８のメモリセルにつ
いて、図１６〜図１９、並びに図６６〜図７４を参照し
て、製造方法について説明しながらあわせてその構造に
ついて説明する。先ず、図１６〜図１９を参照して、実
施の形態２において説明した工程と同様の工程を経る。
図７１を参照して、次に、ＳｉＯ2などの第２層目の層
間絶縁膜２１を厚さ１００〜１０００ｎｍに堆積する。
次に、多結晶シリコン膜などの第３層目の導電膜３０を
堆積し、この導電膜３０の表面にドーズ量１．０Ｅ１２
〜１．０Ｅ１３／ｃｍ2でボロンなどのｐ型不純物のイ
オン打ち込みを行い、ＴＦＴのチャネル領域を形成す
る。次にホトリソグラフィをマスクにして、ボロンなど
のｐ型不純物のイオン打ち込みにより、後に形成するＴ
ＦＴ：Ｔ５，Ｔ６のソース／ドレイン領域及び電源電圧
Ｖｃｃの給電用配線部の低抵抗領域を形成する。
いて、図１６〜図１９、並びに図６６〜図７４を参照し
て、製造方法について説明しながらあわせてその構造に
ついて説明する。先ず、図１６〜図１９を参照して、実
施の形態２において説明した工程と同様の工程を経る。
図７１を参照して、次に、ＳｉＯ2などの第２層目の層
間絶縁膜２１を厚さ１００〜１０００ｎｍに堆積する。
次に、多結晶シリコン膜などの第３層目の導電膜３０を
堆積し、この導電膜３０の表面にドーズ量１．０Ｅ１２
〜１．０Ｅ１３／ｃｍ2でボロンなどのｐ型不純物のイ
オン打ち込みを行い、ＴＦＴのチャネル領域を形成す
る。次にホトリソグラフィをマスクにして、ボロンなど
のｐ型不純物のイオン打ち込みにより、後に形成するＴ
ＦＴ：Ｔ５，Ｔ６のソース／ドレイン領域及び電源電圧
Ｖｃｃの給電用配線部の低抵抗領域を形成する。
【０１２３】図７２及び図６６を参照して、ホトリソグ
ラフィとエッチングにより、第１層目の導電膜１０及び
第２層目の導電膜２０からノードＮ１，Ｎ２への接続孔
１２ａ，１２ｂを含むようにして、第１層目の導電膜１
０、第１層目の層間絶縁膜１１、第２層目の導電膜２
０、第２層目の層間絶縁膜２１、及び第３層目の導電膜
３０を同時に同一の平面形状にパターニングして、ＭＯ
ＳトランジスタＴ１〜Ｔ４のゲート電極１０ａ，１０
ｂ，１０ｃ、ＴＦＴ：Ｔ５，Ｔ６の下部ゲート電極２０
ｃ，２０ｂ、ＴＦＴ：Ｔ５，Ｔ６のチャネル３０ｃ，３
０ｂ、電源電圧Ｖｃｃの給電用配線３０ａ，３０ｄを同
時に形成する。次に、ホトリソグラフィをマスクにし
て、ヒ素などのｎ型不純物のイオン打ち込みにより、Ｍ
ＯＳトランジスタＴ１〜Ｔ４のソース／ドレイン領域を
形成する。
ラフィとエッチングにより、第１層目の導電膜１０及び
第２層目の導電膜２０からノードＮ１，Ｎ２への接続孔
１２ａ，１２ｂを含むようにして、第１層目の導電膜１
０、第１層目の層間絶縁膜１１、第２層目の導電膜２
０、第２層目の層間絶縁膜２１、及び第３層目の導電膜
３０を同時に同一の平面形状にパターニングして、ＭＯ
ＳトランジスタＴ１〜Ｔ４のゲート電極１０ａ，１０
ｂ，１０ｃ、ＴＦＴ：Ｔ５，Ｔ６の下部ゲート電極２０
ｃ，２０ｂ、ＴＦＴ：Ｔ５，Ｔ６のチャネル３０ｃ，３
０ｂ、電源電圧Ｖｃｃの給電用配線３０ａ，３０ｄを同
時に形成する。次に、ホトリソグラフィをマスクにし
て、ヒ素などのｎ型不純物のイオン打ち込みにより、Ｍ
ＯＳトランジスタＴ１〜Ｔ４のソース／ドレイン領域を
形成する。
【０１２４】図７３を参照して、次に、ＳｉＯ2などの
第３層目の層間絶縁膜３１を厚さ１００〜１０００ｎｍ
に堆積する。次に、図６７を合わせ参照して、ホトリソ
グラフィとエッチングにより第３層目の層間絶縁膜３１
を開孔して、接続孔３２ａ〜３２ｈを形成する。次に、
接続孔３２ｄ，３２ｆの部分は、さらにエッチングして
第２の導電膜２０ｂ，２０ｃを露出させる。次に、多結
晶シリコン膜などの第４層目の導電膜４０（４０ａ，４
０ｂ，４０ｃ，４０ｄを含む）を堆積し、ホトリソグラ
フィとエッチングにより、第４層目の導電膜４０をパタ
ーニングし、ＴＦＴ：Ｔ５，Ｔ６の上部ゲート電極４０
ｂ，４０ａ、導電膜４０ａ，４０ｄを形成する。
第３層目の層間絶縁膜３１を厚さ１００〜１０００ｎｍ
に堆積する。次に、図６７を合わせ参照して、ホトリソ
グラフィとエッチングにより第３層目の層間絶縁膜３１
を開孔して、接続孔３２ａ〜３２ｈを形成する。次に、
接続孔３２ｄ，３２ｆの部分は、さらにエッチングして
第２の導電膜２０ｂ，２０ｃを露出させる。次に、多結
晶シリコン膜などの第４層目の導電膜４０（４０ａ，４
０ｂ，４０ｃ，４０ｄを含む）を堆積し、ホトリソグラ
フィとエッチングにより、第４層目の導電膜４０をパタ
ーニングし、ＴＦＴ：Ｔ５，Ｔ６の上部ゲート電極４０
ｂ，４０ａ、導電膜４０ａ，４０ｄを形成する。
【０１２５】最後に、図６９及び図７０を参照して、Ｃ
ＶＤ法などにより、ＳｉＯ2などの第４層目の絶縁膜４
１を厚さ１００〜１０００ｎｍに堆積する。続いて、図
６８を合わせ参照して、絶縁膜４１に、接続孔４２ａ，
４２ｂ，４２ｃを開孔した後、第５層目の導電膜として
アルミニウム配線５０ａ，５０ｂ，５０ｃを５００〜２
０００ｎｍの厚さに形成する。アルミニウム配線５０
ａ，５０ｂは、ビット線となり、アルミニウム配線５０
ｃは接地電位供給線となる。
ＶＤ法などにより、ＳｉＯ2などの第４層目の絶縁膜４
１を厚さ１００〜１０００ｎｍに堆積する。続いて、図
６８を合わせ参照して、絶縁膜４１に、接続孔４２ａ，
４２ｂ，４２ｃを開孔した後、第５層目の導電膜として
アルミニウム配線５０ａ，５０ｂ，５０ｃを５００〜２
０００ｎｍの厚さに形成する。アルミニウム配線５０
ａ，５０ｂは、ビット線となり、アルミニウム配線５０
ｃは接地電位供給線となる。
【０１２６】このように形成されたメモリセルについ
て、図７４のように回路が形成されることを構造と関連
づけて説明する。図７４の回路図には、図１６〜図１
９、並びに図６６〜図７３の構造の符号に対応した符号
が付してある。この実施の形態８の第１の導電膜１０ａ
〜１０ｄ及び第２の導電膜２０ａ〜２０ｄと先の実施の
形態２の第１の導電膜１０ａ〜１０ｄ及び第２の導電膜
２０ａ〜２０ｄとを比較すると、形状も接続関係も同様
であるから、詳細な説明は省略する。
て、図７４のように回路が形成されることを構造と関連
づけて説明する。図７４の回路図には、図１６〜図１
９、並びに図６６〜図７３の構造の符号に対応した符号
が付してある。この実施の形態８の第１の導電膜１０ａ
〜１０ｄ及び第２の導電膜２０ａ〜２０ｄと先の実施の
形態２の第１の導電膜１０ａ〜１０ｄ及び第２の導電膜
２０ａ〜２０ｄとを比較すると、形状も接続関係も同様
であるから、詳細な説明は省略する。
【００１２７】しかし、第３層目の導電膜以降の接続は
異なり、次のようになる。図６７を参照して、ノードＮ
１は、ＴＦＴ：Ｔ６の下部ゲート電極となる第２の導電
膜２０ｃから接続孔３２ｆを介して第４の導電膜４０ｃ
と接続し、第４の導電膜４０ｃは接続孔３２ｅを介して
ＴＦＴ：Ｔ５のチャネル領域となる第３の導電膜３０ｂ
に接続し、第３の導電膜３０ｂの他端は接続孔３２ｇを
介して第４の導電膜４０ｄに接続し、さらに第４の導電
膜４０ｄの他端は接続孔３２ｈを介して給電用配線３０
ｄに接続している。また、ＴＦＴ：Ｔ６の下部ゲート電
極となる第２の導電膜２０ｃから接続孔３２ｆを介して
接続された第４の導電膜４０ｃの他端は、ＴＦＴ：Ｔ６
の上部ゲート電極となっている。
異なり、次のようになる。図６７を参照して、ノードＮ
１は、ＴＦＴ：Ｔ６の下部ゲート電極となる第２の導電
膜２０ｃから接続孔３２ｆを介して第４の導電膜４０ｃ
と接続し、第４の導電膜４０ｃは接続孔３２ｅを介して
ＴＦＴ：Ｔ５のチャネル領域となる第３の導電膜３０ｂ
に接続し、第３の導電膜３０ｂの他端は接続孔３２ｇを
介して第４の導電膜４０ｄに接続し、さらに第４の導電
膜４０ｄの他端は接続孔３２ｈを介して給電用配線３０
ｄに接続している。また、ＴＦＴ：Ｔ６の下部ゲート電
極となる第２の導電膜２０ｃから接続孔３２ｆを介して
接続された第４の導電膜４０ｃの他端は、ＴＦＴ：Ｔ６
の上部ゲート電極となっている。
【０１２８】一方、図６７を参照して、ノードＮ２は、
ＴＦＴ：Ｔ５の下部ゲート電極となる第２の導電膜２０
ｂから接続孔３２ｄを介して第４の導電膜４０ｂと接続
し、第４の導電膜４０ｂは接続孔３２ｃを介してＴＦ
Ｔ：Ｔ６のチャネル領域となる第３の導電膜３０ｃに接
続し、第３の導電膜３０ｃの他端は接続孔３２ｂを介し
て第４の導電膜４０ａに接続し、さらに第４の導電膜４
０ａの他端は接続孔３２ａを介して給電用配線３０ａに
接続している。また、ＴＦＴ：Ｔ５の下部ゲート電極と
なる第２の導電膜２０ｃから接続孔３２ｄを介して接続
された第４の導電膜４０ｂの他端は、ＴＦＴ：Ｔ５の上
部ゲート電極となっている。以上のようにして、ＴＦ
Ｔ：Ｔ５，Ｔ６が形成されている。
ＴＦＴ：Ｔ５の下部ゲート電極となる第２の導電膜２０
ｂから接続孔３２ｄを介して第４の導電膜４０ｂと接続
し、第４の導電膜４０ｂは接続孔３２ｃを介してＴＦ
Ｔ：Ｔ６のチャネル領域となる第３の導電膜３０ｃに接
続し、第３の導電膜３０ｃの他端は接続孔３２ｂを介し
て第４の導電膜４０ａに接続し、さらに第４の導電膜４
０ａの他端は接続孔３２ａを介して給電用配線３０ａに
接続している。また、ＴＦＴ：Ｔ５の下部ゲート電極と
なる第２の導電膜２０ｃから接続孔３２ｄを介して接続
された第４の導電膜４０ｂの他端は、ＴＦＴ：Ｔ５の上
部ゲート電極となっている。以上のようにして、ＴＦ
Ｔ：Ｔ５，Ｔ６が形成されている。
【０１２９】次に、アクセスＭＯＳトランジスタＴ３，
Ｔ４のドレイン拡散層６ａ，６ｂからビット線のアルミ
ニウム配線５０ａ，５０ｂへの接続は、実施の形態２と
同様であるから、説明は省略する。さらに、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから接地電位供
給線であるアルミニウム配線５０ｃへの接続も実施の形
態２と同様であるから、説明は省略する。以上のように
して、図７４の回路が形成されている。
Ｔ４のドレイン拡散層６ａ，６ｂからビット線のアルミ
ニウム配線５０ａ，５０ｂへの接続は、実施の形態２と
同様であるから、説明は省略する。さらに、ドライバＭ
ＯＳトランジスタＴ１，Ｔ２のソースＳから接地電位供
給線であるアルミニウム配線５０ｃへの接続も実施の形
態２と同様であるから、説明は省略する。以上のように
して、図７４の回路が形成されている。
【０１３０】以上説明したように、この実施の形態８に
よれば、ドライバＭＯＳトランジスタのゲート電極１０
ｂ，１０ｃ、第１層目の層間絶縁膜１１、ＴＦＴの下部
ゲート電極２０ｂ，２０ｃ、第２層目の層間絶縁膜２
１、ＴＦＴ：Ｔ５，Ｔ６のチャネル３０ｂ，３０ｃを、
必要な層間接続を含むようにして、同時にパターニング
して同一平面形状に形成している。従って、従来必要で
あった重ね合せ余裕が不要となり、メモリセル寸法の縦
方向、横方向の長さをそれぞれ縮小することができる。
よれば、ドライバＭＯＳトランジスタのゲート電極１０
ｂ，１０ｃ、第１層目の層間絶縁膜１１、ＴＦＴの下部
ゲート電極２０ｂ，２０ｃ、第２層目の層間絶縁膜２
１、ＴＦＴ：Ｔ５，Ｔ６のチャネル３０ｂ，３０ｃを、
必要な層間接続を含むようにして、同時にパターニング
して同一平面形状に形成している。従って、従来必要で
あった重ね合せ余裕が不要となり、メモリセル寸法の縦
方向、横方向の長さをそれぞれ縮小することができる。
【０１３１】また、ゲート酸化膜４、第１層目の導電膜
１０、及び第１層目の層間絶縁膜１１を同時開孔して、
接続孔１２ａ，１２ｂを形成した後、第２層目の導電膜
２０となる多結晶シリコン膜などの導電膜２０を堆積
し、第１層目の導電膜１０及び第２層目の導電膜２０を
蓄積ノードＮ１，Ｎ２に接続しているため、第１層目の
導電膜１０、第１層目の層間絶縁膜１１、及び第２層目
の導電膜２０とで形成される容量素子Ｃ１，Ｃ２の静電
容量を蓄積ノードＮ１，Ｎ２に接続できるためにα線や
中性子に対する耐性を大きくすることができる。
１０、及び第１層目の層間絶縁膜１１を同時開孔して、
接続孔１２ａ，１２ｂを形成した後、第２層目の導電膜
２０となる多結晶シリコン膜などの導電膜２０を堆積
し、第１層目の導電膜１０及び第２層目の導電膜２０を
蓄積ノードＮ１，Ｎ２に接続しているため、第１層目の
導電膜１０、第１層目の層間絶縁膜１１、及び第２層目
の導電膜２０とで形成される容量素子Ｃ１，Ｃ２の静電
容量を蓄積ノードＮ１，Ｎ２に接続できるためにα線や
中性子に対する耐性を大きくすることができる。
【０１３２】さらに、第１層目の導電膜１０、第１層目
の層間絶縁膜１１、及び第２層目の導電膜２０、第２層
目の層間絶縁膜２１、及び第３層目の導電膜３０を同時
にパターニングして形成するため、従来必要であったイ
オン打ち込み工程、ホトリソグラフィ工程、エッチング
工程などの工程が不要となり、工程数を約１５％以上削
減することができる。
の層間絶縁膜１１、及び第２層目の導電膜２０、第２層
目の層間絶縁膜２１、及び第３層目の導電膜３０を同時
にパターニングして形成するため、従来必要であったイ
オン打ち込み工程、ホトリソグラフィ工程、エッチング
工程などの工程が不要となり、工程数を約１５％以上削
減することができる。
【０１３３】以上述べた実施の形態では、ｎ型シリコン
基板に形成されたｐ型ウェル内に、ｎチャネルＭＯＳト
ランジスタを形成する例を用いて説明したが、ｎ型ウェ
ル内のｐチャネルＭＯＳトランジスタを用いてもよく、
同様な製造方法と構造により同様の効果を得ることがで
きる。また、以上述べた実施の形態では、ＳＲＡＭメモ
リセルを用いて説明したが、この発明はこれに限定され
るものではなく、他のメモリをはじめとしてその他の半
導体装置に適用できるものである。特に、半導体基板に
形成された複数のトランジスタと、複数の負荷素子もし
くは容量素子を有する半導体集積装置に広く適用できる
ものである。
基板に形成されたｐ型ウェル内に、ｎチャネルＭＯＳト
ランジスタを形成する例を用いて説明したが、ｎ型ウェ
ル内のｐチャネルＭＯＳトランジスタを用いてもよく、
同様な製造方法と構造により同様の効果を得ることがで
きる。また、以上述べた実施の形態では、ＳＲＡＭメモ
リセルを用いて説明したが、この発明はこれに限定され
るものではなく、他のメモリをはじめとしてその他の半
導体装置に適用できるものである。特に、半導体基板に
形成された複数のトランジスタと、複数の負荷素子もし
くは容量素子を有する半導体集積装置に広く適用できる
ものである。
【０１３４】
【発明の効果】以上説明したように、この発明によれ
ば、半導体基板の上に互いに絶縁膜を挟んで形成した複
数の導電膜を備え、これら導電膜のうち少なくとも二つ
の導電膜を、必要な層間接続を含むようにして、同時に
同一の平面形状にパターニングした半導体装置が得られ
る。また、これら複数の導電膜のうち選択された導電膜
を絶縁膜に開孔した接続孔によって半導体基板に接続し
た半導体装置が得られる。また、これら複数の導電膜の
うち選択された導電膜により高抵抗素子、容量素子、又
は薄膜トランジスタを形成した半導体装置が得られる。
この発明によれば、以上のような積層サンドイッチ構造
を構成する複数の導電膜を同時に同一形状に形成するた
め、写真製版のマスクずれや、エッチングによる寸法の
増加や寸法の減少が生じないため、セルレイアウトなど
を行うに際しては、充分な重ね合せ余裕を確保する必要
がなくなり、メモリチップなどの半導体装置全体の面積
を縮小できる。また、ＳＲＡＭメモリセルなどの半導体
装置の面積を小さくしたとしても、導電膜の積層サンド
イッチ構造による蓄積容量素子の容量を大きくでき、ソ
フトエラーに対する耐性を大きくできる。また、積層サ
ンドイッチ構造を構成する複数の導電膜を同時に形成す
るため、従来よりも、短い工程数で製造が可能となり、
その結果歩留りも向上し、製造コストを低減することが
できる。
ば、半導体基板の上に互いに絶縁膜を挟んで形成した複
数の導電膜を備え、これら導電膜のうち少なくとも二つ
の導電膜を、必要な層間接続を含むようにして、同時に
同一の平面形状にパターニングした半導体装置が得られ
る。また、これら複数の導電膜のうち選択された導電膜
を絶縁膜に開孔した接続孔によって半導体基板に接続し
た半導体装置が得られる。また、これら複数の導電膜の
うち選択された導電膜により高抵抗素子、容量素子、又
は薄膜トランジスタを形成した半導体装置が得られる。
この発明によれば、以上のような積層サンドイッチ構造
を構成する複数の導電膜を同時に同一形状に形成するた
め、写真製版のマスクずれや、エッチングによる寸法の
増加や寸法の減少が生じないため、セルレイアウトなど
を行うに際しては、充分な重ね合せ余裕を確保する必要
がなくなり、メモリチップなどの半導体装置全体の面積
を縮小できる。また、ＳＲＡＭメモリセルなどの半導体
装置の面積を小さくしたとしても、導電膜の積層サンド
イッチ構造による蓄積容量素子の容量を大きくでき、ソ
フトエラーに対する耐性を大きくできる。また、積層サ
ンドイッチ構造を構成する複数の導電膜を同時に形成す
るため、従来よりも、短い工程数で製造が可能となり、
その結果歩留りも向上し、製造コストを低減することが
できる。
【図１】 この発明の実施の形態１のＳＲＡＭメモリセ
ルの第１層目及び第２層目の導電膜の平面レイアウト
図。
ルの第１層目及び第２層目の導電膜の平面レイアウト
図。
【図２】 実施の形態１の第３層目の導電膜の平面レイ
アウト図。
アウト図。
【図３】 実施の形態１の図１及び図２の平面レイアウ
ト図のＸ１−Ｘ２線での断面図。
ト図のＸ１−Ｘ２線での断面図。
【図４】 実施の形態１の図１及び図２の平面レイアウ
ト図のＹ１−Ｙ２線での断面図。
ト図のＹ１−Ｙ２線での断面図。
【図５】 実施の形態１のＳＲＡＭメモリセルの製造方
法を説明するための断面図。
法を説明するための断面図。
【図６】 実施の形態１のＳＲＡＭメモリセルの製造方
法を説明するための断面図。
法を説明するための断面図。
【図７】 実施の形態１のＳＲＡＭメモリセルの製造方
法を説明するための断面図。
法を説明するための断面図。
【図８】 実施の形態１のＳＲＡＭメモリセルの製造方
法を説明するための断面図。
法を説明するための断面図。
【図９】 実施の形態１のＳＲＡＭメモリセルの製造方
法を説明するための断面図。
法を説明するための断面図。
【図１０】 実施の形態１のＳＲＡＭメモリセルの回路
を説明するための図。
を説明するための図。
【図１１】 この発明の実施の形態２のＳＲＡＭメモリ
セルの第１層目及び第２層目の導電膜の平面レイアウト
図である。
セルの第１層目及び第２層目の導電膜の平面レイアウト
図である。
【図１２】 実施の形態２の第３層目の導電膜の平面レ
イアウト図である。
イアウト図である。
【図１３】 実施の形態２の第４層目の導電膜の平面レ
イアウト図である。
イアウト図である。
【図１４】 実施の形態２の図１１〜図１３の平面レイ
アウト図のＸ１−Ｘ２線での断面図。
アウト図のＸ１−Ｘ２線での断面図。
【図１５】 実施の形態２の図１１〜図１３の平面レイ
アウト図のＹ１−Ｙ２線での断面図。
アウト図のＹ１−Ｙ２線での断面図。
【図１６】実施の形態２のＳＲＡＭメモリセルの製造方
法を説明するための断面図。
法を説明するための断面図。
【図１７】 実施の形態２のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図１８】 実施の形態２のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図１９】 実施の形態２のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図２０】 実施の形態２のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図２１】 実施の形態２のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図２２】 実施の形態２のＳＲＡＭメモリセルの回路
を説明するための図。
を説明するための図。
【図２３】 この発明の実施の形態３のＳＲＡＭメモリ
セルの第３層目の導電膜の平面レイアウト図。
セルの第３層目の導電膜の平面レイアウト図。
【図２４】 実施の形態３の第４層目の導電膜の平面レ
イアウト図。
イアウト図。
【図２５】 実施の形態３の図２３〜図２４の平面レイ
アウト図のＸ１−Ｘ２線での断面図。
アウト図のＸ１−Ｘ２線での断面図。
【図２６】 実施の形態３の図２３〜図２４の平面レイ
アウト図のＹ１−Ｙ２線での断面図。
アウト図のＹ１−Ｙ２線での断面図。
【図２７】 実施の形態３のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図２８】 実施の形態３のＳＲＡＭメモリセルの回路
を説明するための図。
を説明するための図。
【図２９】 実施の形態４の第４層目の導電膜の平面レ
イアウト図。
イアウト図。
【図３０】 実施の形態４の第５層目の導電膜の平面レ
イアウト図。
イアウト図。
【図３１】 実施の形態４の図３０の平面レイアウト図
のＸ１−Ｘ２線での断面図。
のＸ１−Ｘ２線での断面図。
【図３２】 実施の形態４の図３０の平面レイアウト図
のＹ１−Ｙ２線での断面図。
のＹ１−Ｙ２線での断面図。
【図３３】 実施の形態４のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図３４】 実施の形態４のＳＲＡＭメモリセルの回路
を説明するための図。
を説明するための図。
【図３５】 この発明の実施の形態５のＳＲＡＭメモリ
セルの第３層目及び第４層目の導電膜の平面レイアウト
図。
セルの第３層目及び第４層目の導電膜の平面レイアウト
図。
【図３６】 実施の形態５の第５層目の導電膜の平面レ
イアウト図。
イアウト図。
【図３７】 実施の形態５の図３６の平面レイアウト図
のＸ１−Ｘ２線での断面図。
のＸ１−Ｘ２線での断面図。
【図３８】 実施の形態５の図３６の平面レイアウト図
のＹ１−Ｙ２線での断面図。
のＹ１−Ｙ２線での断面図。
【図３９】 実施の形態５のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図４０】 実施の形態５のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図４１】 実施の形態５のＳＲＡＭメモリセルの回路
を説明するための図。
を説明するための図。
【図４２】 この発明の実施の形態６のＳＲＡＭメモリ
セルの第１層目の導電膜の平面レイアウト図。
セルの第１層目の導電膜の平面レイアウト図。
【図４３】 実施の形態６の第２層目及び第３層目のの
導電膜の平面レイアウト図。
導電膜の平面レイアウト図。
【図４４】 実施の形態６の第４層目の導電膜の平面レ
イアウト図。
イアウト図。
【図４５】 実施の形態６の第５層目の導電膜の平面レ
イアウト図。
イアウト図。
【図４６】 実施の形態６の図４５の平面レイアウト図
のＸ１−Ｘ２線での断面図。
のＸ１−Ｘ２線での断面図。
【図４７】 実施の形態６の図４５の平面レイアウト図
のＹ１−Ｙ２線での断面図。
のＹ１−Ｙ２線での断面図。
【図４８】 実施の形態６のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図４９】 実施の形態６のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図５０】 実施の形態６のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図５１】 実施の形態６のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図５２】 実施の形態６のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図５３】 実施の形態６のＳＲＡＭメモリセルの回路
を説明するための図。
を説明するための図。
【図５４】 この発明の実施の形態７のＳＲＡＭメモリ
セルの第１層目の導電膜の平面レイアウト図。
セルの第１層目の導電膜の平面レイアウト図。
【図５５】 実施の形態７の第２層目の導電膜の平面レ
イアウト図。
イアウト図。
【図５６】 実施の形態７の第３層目及び第４層目の導
電膜の平面レイアウト図。
電膜の平面レイアウト図。
【図５７】 実施の形態７の第５層目の導電膜の平面レ
イアウト図。
イアウト図。
【図５８】 実施の形態７の図５７の平面レイアウト図
のＸ１−Ｘ２線での断面図。
のＸ１−Ｘ２線での断面図。
【図５９】 実施の形態７の図５７の平面レイアウト図
のＹ１−Ｙ２線での断面図。
のＹ１−Ｙ２線での断面図。
【図６０】 実施の形態７のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図６１】 実施の形態７のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図６２】 実施の形態７のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図６３】 実施の形態７のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図６４】 実施の形態７のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図６５】 実施の形態７のＳＲＡＭメモリセルの回路
を説明するための図。
を説明するための図。
【図６６】 この発明の実施の形態８のＳＲＡＭメモリ
セルの第１層目、第２層目、及び第３層目の導電膜の平
面レイアウト図。
セルの第１層目、第２層目、及び第３層目の導電膜の平
面レイアウト図。
【図６７】 実施の形態８の第４層目の導電膜の平面レ
イアウト図。
イアウト図。
【図６８】 実施の形態８の第５層目の導電膜の平面レ
イアウト図。
イアウト図。
【図６９】 実施の形態８の図６８の平面レイアウト図
のＸ１−Ｘ２線の断面図。
のＸ１−Ｘ２線の断面図。
【図７０】 実施の形態８の図６８の平面レイアウト図
のＹ１−Ｙ２線の断面図。
のＹ１−Ｙ２線の断面図。
【図７１】 実施の形態８のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図７２】 実施の形態８のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図７３】 実施の形態８のＳＲＡＭメモリセルの製造
方法を説明するための断面図。
方法を説明するための断面図。
【図７４】 実施の形態８のＳＲＡＭメモリセルの回路
を説明するための図。
を説明するための図。
【図７５】 抵抗を負荷素子とするスタティック型ラン
ダムアクセスメモリの等価回路図。
ダムアクセスメモリの等価回路図。
【図７６】 薄膜トランジスタを負荷素子とするスタテ
ィック型ランダムアクセスメモリの等価回路図。
ィック型ランダムアクセスメモリの等価回路図。
【図７７】 高抵抗負荷型の従来のＳＲＡＭメモリセル
のアクセスＭＯＳトランジスタ及びドライバＭＯＳトラ
ンジスタの平面レイアウト図。
のアクセスＭＯＳトランジスタ及びドライバＭＯＳトラ
ンジスタの平面レイアウト図。
【図７８】 高抵抗負荷型の従来のＳＲＡＭメモリセル
の第２層目の導電膜の平面レイアウト図。
の第２層目の導電膜の平面レイアウト図。
【図７９】 高抵抗負荷型の従来のＳＲＡＭメモリセル
の第３層目の導電膜の平面レイアウト図。
の第３層目の導電膜の平面レイアウト図。
【図８０】 高抵抗負荷型の従来のＳＲＡＭメモリセル
の第４層目の導電膜の平面レイアウト図。
の第４層目の導電膜の平面レイアウト図。
【図８１】 高抵抗負荷型の従来のＳＲＡＭのメモリセ
ルの製造方法及び構造を説明するための断面図。
ルの製造方法及び構造を説明するための断面図。
【図８２】 ＴＦＴ負荷型の従来のＳＲＡＭメモリセル
のアクセスＭＯＳトランジスタ及びドライバＭＯＳトラ
ンジスタの平面レイアウト図。
のアクセスＭＯＳトランジスタ及びドライバＭＯＳトラ
ンジスタの平面レイアウト図。
【図８３】 ＴＦＴ負荷型の従来のＳＲＡＭメモリセル
の第２層目の導電膜の平面レイアウト図。
の第２層目の導電膜の平面レイアウト図。
【図８４】 ＴＦＴ負荷型の従来のＳＲＡＭメモリセル
の第３層目の導電膜の平面レイアウト図。
の第３層目の導電膜の平面レイアウト図。
【図８５】 ＴＦＴ負荷型の従来のＳＲＡＭメモリセル
の第４層目の導電膜の平面レイアウト図。
の第４層目の導電膜の平面レイアウト図。
【図８６】 ＴＦＴ負荷型の従来のＳＲＡＭメモリセル
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
１、２ 半導体基板、 １０、１０ａ，１０ｂ，１０ｃ，１０ｄ 第１層目の導
電膜（表面導電膜）、 ２０、２０ａ，２０ｂ，２０ｃ，２０ｄ 第２層目の導
電膜、 ３０、３０ａ，３０ｂ，３０ｃ，３０ｄ 第３層目の導
電膜、 ４０、４０ａ，４０ｂ，４０ｃ，４０ｄ 第４層目の導
電膜、 ５０、５０ａ，５０ｂ，５０ｃ，５０ｄ 第５層目の導
電膜、 ４ 下地絶縁膜（ゲート絶縁膜）、 １１ 第１層目の絶縁膜、 ２１ 第２層目の絶縁膜、 ３１ 第３層目の絶縁膜、 ４１ 第４層目の絶縁膜、 ２０Ｒ１，２０Ｒ２ 高抵抗領域。
電膜（表面導電膜）、 ２０、２０ａ，２０ｂ，２０ｃ，２０ｄ 第２層目の導
電膜、 ３０、３０ａ，３０ｂ，３０ｃ，３０ｄ 第３層目の導
電膜、 ４０、４０ａ，４０ｂ，４０ｃ，４０ｄ 第４層目の導
電膜、 ５０、５０ａ，５０ｂ，５０ｃ，５０ｄ 第５層目の導
電膜、 ４ 下地絶縁膜（ゲート絶縁膜）、 １１ 第１層目の絶縁膜、 ２１ 第２層目の絶縁膜、 ３１ 第３層目の絶縁膜、 ４１ 第４層目の絶縁膜、 ２０Ｒ１，２０Ｒ２ 高抵抗領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１７Ｊ ６２１
Claims (20)
- 【請求項１】 半導体基板の主面に接して形成された下
地絶縁膜と、この下地絶縁膜の上に互いに絶縁膜を挟ん
で形成された複数の導電膜を備え、上記複数の導電膜の
うち隣接する少なくとも二つの導電膜を絶縁膜に開孔し
た接続孔によって接続するとともに同一の平面形状に形
成したことを特徴とする半導体装置。 - 【請求項２】 上記複数の導電膜のうち上記下地絶縁膜
に接して形成された導電膜を上記下地絶縁膜に開孔した
接続孔によって上記半導体基板に接続したことを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 上記複数の導電膜のうち少なとも一つの
導電膜に高抵抗領域を形成したことを特徴とする請求項
１または２に記載の半導体装置。 - 【請求項４】 上記複数の導電膜のうちの少なくとも一
つの導電膜との間に絶縁膜を挟んで形成された他の導電
膜を備え、上記一つの導電膜と上記他の導電膜とにより
薄膜トランジスタを形成したことを特徴とする請求項１
なし３のいずれかに記載の半導体装置。 - 【請求項５】 上記一つの導電膜により上記薄膜トラン
ジスタのゲート電極を形成し、上記他の導電膜により上
記薄膜トランジスタのチャネルを形成したことを特徴と
する請求項４に記載の半導体装置。 - 【請求項６】 上記一つの導電膜により上記薄膜トラン
ジスタのチャネルを形成し、上記他の導電膜により上記
薄膜トランジスタのゲート電極を形成したことを特徴と
する請求項４に記載の半導体装置。 - 【請求項７】 上記他の導電膜を上記一つの導電膜との
間に絶縁膜を介して挟むように形成しかつ上記一つの導
電膜に接続した更に他の導電膜を備えたことを特徴とす
る請求項４に記載の半導体装置。 - 【請求項８】 上記他の導電膜により薄膜トランジスタ
のチャネルを形成し、上記一つの導電膜とこれに接続し
た上記更に他の導電膜とにより上記薄膜トランジスタの
二重ゲート電極を形成したことを特徴とする請求項７に
記載の半導体装置。 - 【請求項９】 上記他の導電膜と上記更に他の導電膜と
を同一の平面形状に形成したことを特徴とする請求項７
または８に記載の半導体装置。 - 【請求項１０】 半導体基板の主面に下地絶縁膜を挟ん
で形成した表面導電膜と、この表面導電膜の上に互いに
絶縁膜を挟んで形成した複数の導電膜を備え、上記複数
の導電膜のうち少なくとも二つの導電膜を同一の平面形
状に形成し、かつその一方の導電膜と上記表面導電膜と
を絶縁膜に開孔した接続孔によって接続したことを特徴
とする半導体装置。 - 【請求項１１】 上記表面導電膜を上記下地絶縁膜に開
孔した接続孔によって上記半導体基板に接続したことを
特徴とする請求項１０に記載の半導体装置。 - 【請求項１２】 上記複数の導電膜のうち少なとも一つ
の導電膜に高抵抗領域を形成したことを特徴とする請求
項１０または１１に記載の半導体装置。 - 【請求項１３】 上記二つの導電膜のうちの上記一方の
導電膜により薄膜トランジスタのゲート電極を形成し、
上記２つの導電膜のうちの他方の導電膜により上記薄膜
トランジスタのチャネルを形成したことを特徴とする請
求項１０ないし１２のいずれかに記載の半導体装置。 - 【請求項１４】 上記二つの導電膜のうちの他方の導電
膜を絶縁膜を介して上記一方の導電膜との間に挟むよう
に形成しかつ上記一方の導電膜に接続した更に他の導電
膜を備えたことを特徴とする請求項１０ないし１３のい
ずれかに記載の半導体装置。 - 【請求項１５】 上記二つの導電膜のうちの他方の導電
膜により薄膜トランジスタのチャネルを形成し、上記一
方の導電膜とこれに接続された上記更に他の導電膜とに
より上記薄膜トランジスタの二重ゲート電極を形成した
ことを特徴とする請求項１４に記載の半導体装置。 - 【請求項１６】 半導体基板の下地絶縁膜の上に第１の
導電膜を形成する工程と、上記第１の導電膜の上に第１
の絶縁膜を形成する工程と、少なくとも上記第１の絶縁
膜及び上記第１の導電膜を貫く開孔を形成する工程と、
上記開孔を含む上記第１の絶縁膜の上に第２の導電膜を
形成する工程と、上記開孔を含むように上記第２の導電
膜、上記第１の絶縁膜及び上記第１の導電膜を同一の平
面形状にパターニングする工程と含むことを特徴とする
半導体装置の製造方法。 - 【請求項１７】 半導体基板の主面に下地絶縁膜を形成
する工程と、上記下地絶縁膜の上に第１の導電膜を形成
する工程と、上記第１の導電膜の上に第１の絶縁膜を形
成する工程と、上記第１の絶縁膜、上記第１の導電膜、
及び上記下地絶縁膜を貫く開孔を形成する工程と、上記
開孔を含み上記第１の絶縁膜の上に第２の導電膜を形成
する工程と、上記開孔を含むように上記第２の導電膜、
上記第１の絶縁膜、及び上記第１の導電膜を同一の平面
形状にパターニングする工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項１８】 半導体基板の主面に下地絶縁膜を形成
する工程と、上記下地絶縁膜の上に第１の導電膜を形成
する工程と、上記第１の導電膜の上に第１の絶縁膜を形
成する工程と、上記第１の絶縁膜、上記第１の導電膜、
及び上記下地絶縁膜を貫く開孔を形成する工程と、上記
開孔を含み上記第１の絶縁膜の上に第２の導電膜を形成
する工程と、上記第２の導電膜の上に第２の絶縁膜を形
成する工程と、上記第２の絶縁膜の上に第３の導電膜を
形成する工程と、上記開孔を含むように上記第３の導電
膜、上記第２の絶縁膜、上記第２の導電膜、上記第１の
絶縁膜、及び上記第１の導電膜を同一の平面形状にパタ
ーニングする工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項１９】 半導体基板の主面に下地絶縁膜を形成
する工程と、上記下地絶縁膜に下地開孔を形成する工程
と、上記下地開孔を含む上記下地絶縁膜の上に第１の導
電膜を形成する工程と、上記第１の導電膜をパターニン
グする工程と、上記第１の導電膜及び上記下地絶縁膜の
上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜
に第１の開孔を形成する工程と、上記第１の開孔を含む
上記第１の絶縁膜の上に第２の導電膜を形成する工程
と、上記第２の導電膜の上に第２の絶縁膜を形成する工
程と、上記第２の絶縁膜の上に第３の導電膜を形成する
工程と、上記第３の導電膜、上記第２の絶縁膜、及び上
記第２の導電膜を同一の平面形状にパターニングする工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２０】 半導体基板の主面に下地絶縁膜を形成
する工程と、上記下地絶縁膜に下地開孔を形成する工程
と、上記下地開孔を含む上記下地絶縁膜の上に第１の導
電膜を形成する工程と、上記第１の導電膜をパターニン
グする工程と、上記第１の導電膜及び上記下地絶縁膜の
上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜
に第１の開孔を形成する工程と、上記第１の開孔を含む
上記第１の絶縁膜の上に第２の導電膜を形成する工程
と、上記第２の導電膜をパターニングする工程と、上記
第２の導電膜及び上記第１の絶縁層の上に第２の絶縁膜
を形成する工程と、上記第２の絶縁膜に第２の開孔を形
成する工程と、上記第２の開孔を含む上記第２の絶縁膜
の上に第３の導電膜を形成する工程と、上記第３の導電
膜の上に第３の絶縁膜を形成する工程と、上記第３の絶
縁膜の上に第４の導電膜を形成する工程と、上記第４の
導電膜、上記第３の絶縁膜、及び上記第３の導電膜を同
一の平面形状にパターニングする工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9030975A JPH10229135A (ja) | 1997-02-14 | 1997-02-14 | 半導体装置及びその製造方法 |
| TW086107860A TW356603B (en) | 1997-02-14 | 1997-06-06 | Semiconductor device and manufacturing method thereof |
| DE19731956A DE19731956C2 (de) | 1997-02-14 | 1997-07-24 | Halbleitervorrichtung, insbesondere statischer Speicher, und Verfahren zur Herstellung derselben |
| CN97119815A CN1190801A (zh) | 1997-02-14 | 1997-09-30 | 半导体装置及其制造方法 |
| KR1019970051192A KR100363352B1 (ko) | 1997-02-14 | 1997-10-06 | Sram메모리셀 |
| US09/702,695 US6440790B1 (en) | 1997-02-14 | 2000-11-01 | Method of making semiconductor device having an insulating film positioned between two similarly shaped conductive films |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9030975A JPH10229135A (ja) | 1997-02-14 | 1997-02-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229135A true JPH10229135A (ja) | 1998-08-25 |
Family
ID=12318672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9030975A Pending JPH10229135A (ja) | 1997-02-14 | 1997-02-14 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6440790B1 (ja) |
| JP (1) | JPH10229135A (ja) |
| KR (1) | KR100363352B1 (ja) |
| CN (1) | CN1190801A (ja) |
| DE (1) | DE19731956C2 (ja) |
| TW (1) | TW356603B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241473A (ja) * | 2003-02-04 | 2004-08-26 | Renesas Technology Corp | 半導体記憶装置 |
| JP4291751B2 (ja) * | 2004-07-23 | 2009-07-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP5066855B2 (ja) * | 2005-07-26 | 2012-11-07 | 富士通株式会社 | Ｓｒａｍ，半導体記憶装置，ｓｒａｍにおけるデータ維持方法，及び電子装置 |
| US20070025141A1 (en) * | 2005-07-26 | 2007-02-01 | Fujitsu Limited | SRAM, semiconductor memory device, and method for maintaining data in SRAM |
| US7759957B2 (en) * | 2007-07-27 | 2010-07-20 | United Microelectronics Corp. | Method for fabricating a test structure |
| CN101364573B (zh) * | 2007-08-10 | 2010-08-04 | 联华电子股份有限公司 | 测试结构及测试方法 |
| US20090085394A1 (en) * | 2007-09-27 | 2009-04-02 | Vantage Trailer, Inc. | Belly dump trailer |
| US8830732B2 (en) * | 2012-11-30 | 2014-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM cell comprising FinFETs |
| CN108695328B (zh) * | 2017-04-05 | 2021-08-17 | 联华电子股份有限公司 | 静态随机存取存储器元件及形成方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2818190B2 (ja) * | 1988-03-18 | 1998-10-30 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JPH02244760A (ja) * | 1989-03-17 | 1990-09-28 | Fujitsu Ltd | 半導体記憶装置 |
| JPH07109863B2 (ja) * | 1989-04-13 | 1995-11-22 | 日本電気株式会社 | 能動層２層積層記憶素子 |
| JPH04102369A (ja) | 1990-08-22 | 1992-04-03 | Mitsubishi Electric Corp | 半導体装置 |
| US5324961A (en) | 1991-01-30 | 1994-06-28 | Texas Instruments Incorporated | Stacked capacitor SRAM cell |
| DE69213973T2 (de) | 1991-01-30 | 1997-02-13 | Texas Instruments Inc | SRAM-Zelle mit geschichteter Kapazität |
| DE69229014T2 (de) | 1991-03-01 | 1999-08-26 | Fujitsu Ltd | Halbleiterspeichereinrichtung mit Dünnfilmtransistor und seine Herstellungsmethode |
| JP2665644B2 (ja) * | 1992-08-11 | 1997-10-22 | 三菱電機株式会社 | 半導体記憶装置 |
| US5377139A (en) | 1992-12-11 | 1994-12-27 | Motorola, Inc. | Process forming an integrated circuit |
| JPH0773115B2 (ja) | 1993-02-01 | 1995-08-02 | 日本電気株式会社 | 半導体記憶装置 |
| JPH07112014A (ja) | 1993-10-18 | 1995-05-02 | Sekisui Chem Co Ltd | 噴流装置の検査設備 |
| JP3337825B2 (ja) | 1994-06-29 | 2002-10-28 | 三菱電機株式会社 | 内部配線を有する半導体装置およびその製造方法 |
| US5661325A (en) * | 1994-07-29 | 1997-08-26 | Nkk Corporation | SRAM structure |
| JP2647045B2 (ja) | 1995-02-28 | 1997-08-27 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5545584A (en) * | 1995-07-03 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Unified contact plug process for static random access memory (SRAM) having thin film transistors |
| US5773341A (en) * | 1996-01-18 | 1998-06-30 | Micron Technology, Inc. | Method of making capacitor and conductive line constructions |
-
1997
- 1997-02-14 JP JP9030975A patent/JPH10229135A/ja active Pending
- 1997-06-06 TW TW086107860A patent/TW356603B/zh active
- 1997-07-24 DE DE19731956A patent/DE19731956C2/de not_active Expired - Fee Related
- 1997-09-30 CN CN97119815A patent/CN1190801A/zh active Pending
- 1997-10-06 KR KR1019970051192A patent/KR100363352B1/ko not_active IP Right Cessation
-
2000
- 2000-11-01 US US09/702,695 patent/US6440790B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW356603B (en) | 1999-04-21 |
| KR19980069994A (ko) | 1998-10-26 |
| DE19731956C2 (de) | 2001-04-26 |
| KR100363352B1 (ko) | 2003-01-24 |
| CN1190801A (zh) | 1998-08-19 |
| US6440790B1 (en) | 2002-08-27 |
| DE19731956A1 (de) | 1998-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9673195B2 (en) | Semiconductor device having sufficient process margin and method of forming same | |
| US4805147A (en) | Stacked static random access memory cell having capacitor | |
| EP0137207B1 (en) | Stacked double dense read only memory | |
| JP3535615B2 (ja) | 半導体集積回路装置 | |
| US6175138B1 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPS6316658A (ja) | 半導体記憶装置 | |
| US20020031882A1 (en) | Method for manufacturing a semiconductor integrated circuit of triple well structure | |
| JP2601176B2 (ja) | 半導体記憶装置 | |
| US6372565B2 (en) | Method of manufacturing SRAM cell | |
| JP2003068883A (ja) | 半導体記憶装置 | |
| JP3780003B2 (ja) | 半導体集積回路装置 | |
| JPH10229135A (ja) | 半導体装置及びその製造方法 | |
| JP2998679B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US20080026524A1 (en) | Semiconductor device having a well structure for improving soft error rate immunity and latch-up immunity and a method of making such a device | |
| JP2004103851A (ja) | スタティック型半導体記憶装置 | |
| US20030142538A1 (en) | Semiconductor memory | |
| US6037638A (en) | Semiconductor memory device | |
| JPH1154509A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH10284618A (ja) | 半導体装置及びその製造方法 | |
| JPH06232372A (ja) | 半導体記憶装置 | |
| JPS62112362A (ja) | 半導体メモリのメモリセル構造 | |
| JP3059607B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS60167360A (ja) | 半導体記憶装置 | |
| JPH01114071A (ja) | 半導体記憶装置 | |
| JPH01166553A (ja) | 半導体記憶装置 |