JPS60167360A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60167360A JPS60167360A JP59015264A JP1526484A JPS60167360A JP S60167360 A JPS60167360 A JP S60167360A JP 59015264 A JP59015264 A JP 59015264A JP 1526484 A JP1526484 A JP 1526484A JP S60167360 A JPS60167360 A JP S60167360A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- sense amplifiers
- gate electrode
- sense amplifier
- sense
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、主としてダイナミック（ｄｙｎａｍｉｃ）、
場合に依ってはスタティック（ｓｔ、ａｔｉｃ）のラン
ダム・アクセス・メモリ（ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＲＡＭ）などの高密度メモリ及びその
メモリと組合せるのに好適なセンス増幅器を有する半導
体記憶装置に関する。
場合に依ってはスタティック（ｓｔ、ａｔｉｃ）のラン
ダム・アクセス・メモリ（ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＲＡＭ）などの高密度メモリ及びその
メモリと組合せるのに好適なセンス増幅器を有する半導
体記憶装置に関する。
従来技術と問題点
従来、ダイナミックＲＡＭに関しては、集積度を向上す
る為に様々な開発研究がなされてきた。
る為に様々な開発研究がなされてきた。
例えば、メモリ・セルとしては、スタツクド・キャパシ
タ・セル（Ｍ、Ｋｏｙａｎａｇｉ ｅｔ。
タ・セル（Ｍ、Ｋｏｙａｎａｇｉ ｅｔ。
ａｌ、 Ｐｒｏｃ、 １Ｑｔｈ Ｃｏｎｆ、 ５ｏ１ｉ
ｄ−３ｔａｔｅ Ｄｅｖｉｃｅｓ、Ｔｏｋ）’Ｏ１９７
８，Ｓｕｐｐｌｅｍｅｎｔ １３−１、Ｊ、Ｊ、Ａ、Ｐ
、、１８．ｐｐ３５−４２゜１９７９ 参照）等メモリ
・キャパシタの多層過に依る蓄積用の増大化やセルフ・
アライメント・コンタクトの採用に依り、極めて小型の
メモリ・セルが作製できるようになり、現在、蓄積容量
が５０（ｆＦ）で、メモリ・セル面積が約２０乃至３０
〔μｍ”）程度であるメモリ・セルが１．５乃至２〔μ
ｍ〕の最小線幅の設計で実現可能と考えられている。
ｄ−３ｔａｔｅ Ｄｅｖｉｃｅｓ、Ｔｏｋ）’Ｏ１９７
８，Ｓｕｐｐｌｅｍｅｎｔ １３−１、Ｊ、Ｊ、Ａ、Ｐ
、、１８．ｐｐ３５−４２゜１９７９ 参照）等メモリ
・キャパシタの多層過に依る蓄積用の増大化やセルフ・
アライメント・コンタクトの採用に依り、極めて小型の
メモリ・セルが作製できるようになり、現在、蓄積容量
が５０（ｆＦ）で、メモリ・セル面積が約２０乃至３０
〔μｍ”）程度であるメモリ・セルが１．５乃至２〔μ
ｍ〕の最小線幅の設計で実現可能と考えられている。
然しながら、ダイナミックＲＡＭに不可欠である高感度
のセンス増幅器は、前記メモリ・セル面積に対応したカ
ラム（（ｏ Ｉ ｕｍｎ）の寸法、例えば、折り返しビ
ット線形式では、カラム・ピッチは８乃至９〔μｍ〕程
度であるが、その中に、メモリ・セルを実現する為に用
いられている１゜５乃至２〔μｍ〕の最小線幅に依る設
計では、レイアウトすることは不可能である。
のセンス増幅器は、前記メモリ・セル面積に対応したカ
ラム（（ｏ Ｉ ｕｍｎ）の寸法、例えば、折り返しビ
ット線形式では、カラム・ピッチは８乃至９〔μｍ〕程
度であるが、その中に、メモリ・セルを実現する為に用
いられている１゜５乃至２〔μｍ〕の最小線幅に依る設
計では、レイアウトすることは不可能である。
この理由は、メモリ・セルがワード線とピント線の交点
上に形成され、隣接したメモリ・セル間でビット線コン
タクトを共用することができるようにする等、配線部分
に無駄な面積を生じ難い設計にすることが可能であるの
に対し、センス増幅器では、ドレイン・ゲート間を配線
で接続する必要があり、同−設計基準でパターンを設計
すると、メモリ・セルの寸法ではなしに、センス増幅器
がカラムの最小ピッチを選定する為の要素になってしま
う。
上に形成され、隣接したメモリ・セル間でビット線コン
タクトを共用することができるようにする等、配線部分
に無駄な面積を生じ難い設計にすることが可能であるの
に対し、センス増幅器では、ドレイン・ゲート間を配線
で接続する必要があり、同−設計基準でパターンを設計
すると、メモリ・セルの寸法ではなしに、センス増幅器
がカラムの最小ピッチを選定する為の要素になってしま
う。
勿論、アクティブ・リストア回路等、センス増幅器より
も更に面積を必要とする回路要素も存在するが、周辺回
路を０ＭＯ３（ｃ ｏｍｐ ｌ ｅｍｅｎｔａｒｙ ｍ
ｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
化することに依り、アクティブ・リストア回路をセンス
・ラッチ回路と逆極性のトランジスタで構成したランチ
回路にすれば、その寸法はセンス・ラッチ回路と同じに
なる。
も更に面積を必要とする回路要素も存在するが、周辺回
路を０ＭＯ３（ｃ ｏｍｐ ｌ ｅｍｅｎｔａｒｙ ｍ
ｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
化することに依り、アクティブ・リストア回路をセンス
・ラッチ回路と逆極性のトランジスタで構成したランチ
回路にすれば、その寸法はセンス・ラッチ回路と同じに
なる。
即ち、これ等の基本となるラッチ回路をどの程度に小型
化することが可能であるか、これに依存してカラム寸法
、結果的にはメモリ・チップ寸法が決定されていること
になる。
化することが可能であるか、これに依存してカラム寸法
、結果的にはメモリ・チップ寸法が決定されていること
になる。
第１図は折り返しビット線構造を有するセンス増幅器の
従来例を表す要部平面図である。
従来例を表す要部平面図である。
図に於いて、Ｆはフィールド領域、ＦＢはフィールド領
域境界、ｉｓは隣接センス増幅器間の分離領域、Ｓｃは
共通ソース領域、ＤＩ及びＤ２はドレイン領域、ＢＬ及
び「工はアルミニウムのビット線、Ｇ１及びＧ２は多結
晶シリコンのゲート電極、ＳＣＬは共通ソース・プル・
ダウン回路をそれぞれ示している。尚、口内に×をした
パターンはコンタクト部分を示している。
域境界、ｉｓは隣接センス増幅器間の分離領域、Ｓｃは
共通ソース領域、ＤＩ及びＤ２はドレイン領域、ＢＬ及
び「工はアルミニウムのビット線、Ｇ１及びＧ２は多結
晶シリコンのゲート電極、ＳＣＬは共通ソース・プル・
ダウン回路をそれぞれ示している。尚、口内に×をした
パターンはコンタクト部分を示している。
このセンス増幅器のレイアウトでは、ビット線ＢＬ及び
百１の方向にゲート電極Ｇ１及びＧ２を配設し、ラッチ
回路のそれぞれのセンス・ノードを別々の方向に引出し
ているので、次ぎのような欠点がある。
百１の方向にゲート電極Ｇ１及びＧ２を配設し、ラッチ
回路のそれぞれのセンス・ノードを別々の方向に引出し
ているので、次ぎのような欠点がある。
（１１フィールド領域境界ＦＢで囲まれた活性領域とゲ
ート電極Ｇｌ及びＧ２のパターンとはマスク合わせに依
って相互の位置決めがされるが、両者間にずれを生ずる
と、例えば、ビット線ＢＬに接続されているドレイン領
域Ｄ１とビット線ＢＬに接続されているドレイン領域Ｄ
２との幅が相違することになり、センス・ノードの寄生
容量、抵抗等がアンバランスになり、センス増幅器の片
効きを生ずる。
ート電極Ｇｌ及びＧ２のパターンとはマスク合わせに依
って相互の位置決めがされるが、両者間にずれを生ずる
と、例えば、ビット線ＢＬに接続されているドレイン領
域Ｄ１とビット線ＢＬに接続されているドレイン領域Ｄ
２との幅が相違することになり、センス・ノードの寄生
容量、抵抗等がアンバランスになり、センス増幅器の片
効きを生ずる。
（２）あるセンス増幅器と、その隣のセンス増幅器は例
えば分離領域ＩＳで示しであるようにフィールド領域Ｆ
で分離されている為、このような分離領域Ｉｓを選択酸
化（ｌｏｃａｌ ｏｘｉｄａ′ｔｉｏｎ ｏｆ ５ｉｌ
ｉｃｏｎ：ＬＯＣＯ３）法で行った場合、バーズ・ピー
ク（ｂｉｒｄ’ ｓ ｂｅａｋ）として知られている横
方向酸化現象の為、フィールド領域Ｆに依る分離領域Ｉ
Ｓの最小幅は２．５乃至３〔μｍ〕が限度であり、セン
ス増幅器どうしを接近させる際の障害になる。
えば分離領域ＩＳで示しであるようにフィールド領域Ｆ
で分離されている為、このような分離領域Ｉｓを選択酸
化（ｌｏｃａｌ ｏｘｉｄａ′ｔｉｏｎ ｏｆ ５ｉｌ
ｉｃｏｎ：ＬＯＣＯ３）法で行った場合、バーズ・ピー
ク（ｂｉｒｄ’ ｓ ｂｅａｋ）として知られている横
方向酸化現象の為、フィールド領域Ｆに依る分離領域Ｉ
Ｓの最小幅は２．５乃至３〔μｍ〕が限度であり、セン
ス増幅器どうしを接近させる際の障害になる。
センス増幅器には、前記した以外に様々なレイアウトが
考えられ、例えば、前記（１１に説明したようなセンス
・ノードのアンバランスが生ずることは好ましいことで
はないから、そのレイアウトを工夫し、活性領域とゲー
ト電極との間にマスク合わせずれを生じた際には、セン
ス・ノード間で、その変動が同一方向になるようにする
等の手段が採られているが、そのような配慮をした場合
、どうしても、センス増幅器の寸法は大型化することに
なる。
考えられ、例えば、前記（１１に説明したようなセンス
・ノードのアンバランスが生ずることは好ましいことで
はないから、そのレイアウトを工夫し、活性領域とゲー
ト電極との間にマスク合わせずれを生じた際には、セン
ス・ノード間で、その変動が同一方向になるようにする
等の手段が採られているが、そのような配慮をした場合
、どうしても、センス増幅器の寸法は大型化することに
なる。
発明の目的
本発明は、センス増幅器に於ける活性領域とゲート電極
パターンとの間に若干の位置合わせずれが生じたとして
も前記の如き片効きを生じように、また、センス増幅器
間の電気的分離を行う為に必要な占有面積が少なくなる
ようにする。
パターンとの間に若干の位置合わせずれが生じたとして
も前記の如き片効きを生じように、また、センス増幅器
間の電気的分離を行う為に必要な占有面積が少なくなる
ようにする。
発明の構成
本発明の半導体記憶装置では、それぞれ２個のトランジ
スタに於けるドレインとソースを交叉接続すると共にソ
ースを共通接続してなる複数のセンス増幅器と、該複数
のセンス増幅器の隣接するものどうしに共通する活性領
域と、該活性領域内に形成されて前記隣接するセンス増
幅器を電気的に分離する為にゲート電極が該センス増幅
器の共通ソース領域に接続された電界効果トランジスタ
とを備えてなる構成を採っているので、各センス増幅器
に於ける２個のトランジスタに於けるドレイン領域は、
それぞれのゲート電極と各センス増幅器を電気的に分離
する為の電界効果トランジスタに於けるゲート電極とで
画定されているので、各センス増幅器に於いて、活性領
域に対するゲート電極パターンが若干ずれたとしても、
２個のトランジスタのうちの一方のドレイン領域が他方
のドレイン領域に比較して大きく或いは小さくなる虞は
皆無であり、また、各センス増幅器の電気的分離はフィ
ールド領域で行うものではないから、バーズ・ピーク等
を考慮する必要はなくなり、微細化するのに好適である
。
スタに於けるドレインとソースを交叉接続すると共にソ
ースを共通接続してなる複数のセンス増幅器と、該複数
のセンス増幅器の隣接するものどうしに共通する活性領
域と、該活性領域内に形成されて前記隣接するセンス増
幅器を電気的に分離する為にゲート電極が該センス増幅
器の共通ソース領域に接続された電界効果トランジスタ
とを備えてなる構成を採っているので、各センス増幅器
に於ける２個のトランジスタに於けるドレイン領域は、
それぞれのゲート電極と各センス増幅器を電気的に分離
する為の電界効果トランジスタに於けるゲート電極とで
画定されているので、各センス増幅器に於いて、活性領
域に対するゲート電極パターンが若干ずれたとしても、
２個のトランジスタのうちの一方のドレイン領域が他方
のドレイン領域に比較して大きく或いは小さくなる虞は
皆無であり、また、各センス増幅器の電気的分離はフィ
ールド領域で行うものではないから、バーズ・ピーク等
を考慮する必要はなくなり、微細化するのに好適である
。
発明の実施例
第２図は本発明一実施例の要部平面図であり、第１図に
関して説明した部分と同部分は同記号で指示しである。
関して説明した部分と同部分は同記号で指示しである。
図に於いて、Ｑｌ乃至Ｑ５はトランジスタをそれぞれ示
している。尚、各トランジスタはそれぞれのゲート電極
を指示することに依って代表させである。また、センス
増幅器を電気的に分離する為のトランジスタＱ５として
、本実施例では、ＭＩＳ電界効果トランジスタを想定し
ているが、これは、ショットキ・ゲート電界効果トラン
ジスタに代替しても良い。
している。尚、各トランジスタはそれぞれのゲート電極
を指示することに依って代表させである。また、センス
増幅器を電気的に分離する為のトランジスタＱ５として
、本実施例では、ＭＩＳ電界効果トランジスタを想定し
ているが、これは、ショットキ・ゲート電界効果トラン
ジスタに代替しても良い。
第３図は第２図に見られる実施例の要部回路図であり、
第１図及び第２図に関して説明した部分と同部分は同記
号で指示しである。
第１図及び第２図に関して説明した部分と同部分は同記
号で指示しである。
図に於いて、Ｑ６は共通ソース・プル・ダウン回路ＳＣ
Ｌに於けるトランジスタ、φＳ＾はトランジスタＱ６に
印加される信号をそれぞれ示している。
Ｌに於けるトランジスタ、φＳ＾はトランジスタＱ６に
印加される信号をそれぞれ示している。
図から明らかなように、ここでは、センス増幅器の２個
分が示されている。
分が示されている。
トランジスタＱ１乃至Ｑ４で構成された２個のセンス増
幅器は、共通の活性領域内に形成され、同じ活性領域内
に形成されたトランジスタＱ５に依って電気的に分離さ
れている。尚、トランジスタＱ５のゲート電極はセンス
増幅器の共通ソース領域Ｓｃに接続されている。
幅器は、共通の活性領域内に形成され、同じ活性領域内
に形成されたトランジスタＱ５に依って電気的に分離さ
れている。尚、トランジスタＱ５のゲート電極はセンス
増幅器の共通ソース領域Ｓｃに接続されている。
ビット線ＢＬ及び「下は多結晶シリコン或いはモリブデ
ン・シリサイドのような金属珪化物が用いられ、センス
増幅器のゲート電極とは別の層で形成されている。
ン・シリサイドのような金属珪化物が用いられ、センス
増幅器のゲート電極とは別の層で形成されている。
共通ソース・プル・ダウン回路ＳＣＬはアルミニウムを
用いて形成されている。
用いて形成されている。
本実施例に組み合わされるメモリ・セルとしては、どの
ような形式のものでも良く、例えば、スタックド・キャ
バ・シタ・セルであれば、第１層多結晶シリコンでワー
ごド線、即ち、トランスファ・ゲートを形成すると共に
センス増幅器のゲート電極、図では、トランジスタＱ１
乃至Ｑ４のゲート電極及びセンス増幅器間を分離するト
ランジスタのゲート電極、図では、トランジスタＱ５の
ゲート電極を形成する。第２層多結晶シリコンでは電界
効果蓄積電極を形成する。第３層多結晶シリコンでは蓄
積キャパシタの対向電極板（セル・プレート）を形成す
る。第４層多結晶シリコン（或いはモリブデン・シリサ
イド等）ではビット線を形成する。その上のアルミニウ
ム配線は、ワード線の抵抗値を低下させてアクセス時間
を速くするｔ為、ワード線に平行に敷設し、複数のセル
（例えは１２８セル）毎にトランスファ・ゲートとコン
タクトさせ、ワード線のパイ・パスとして動作させる。
ような形式のものでも良く、例えば、スタックド・キャ
バ・シタ・セルであれば、第１層多結晶シリコンでワー
ごド線、即ち、トランスファ・ゲートを形成すると共に
センス増幅器のゲート電極、図では、トランジスタＱ１
乃至Ｑ４のゲート電極及びセンス増幅器間を分離するト
ランジスタのゲート電極、図では、トランジスタＱ５の
ゲート電極を形成する。第２層多結晶シリコンでは電界
効果蓄積電極を形成する。第３層多結晶シリコンでは蓄
積キャパシタの対向電極板（セル・プレート）を形成す
る。第４層多結晶シリコン（或いはモリブデン・シリサ
イド等）ではビット線を形成する。その上のアルミニウ
ム配線は、ワード線の抵抗値を低下させてアクセス時間
を速くするｔ為、ワード線に平行に敷設し、複数のセル
（例えは１２８セル）毎にトランスファ・ゲートとコン
タクトさせ、ワード線のパイ・パスとして動作させる。
また、例えば、ダブル・ポリシリコン系のメモリ・セル
であれば、第１層多結晶シリコンで蓄積キャパシタの対
向電極板（セル・プレート）を形成する。第２層多結晶
シリコン（或いはモリブデン・シリサイド等）ではワー
ド線、即ち、トランスファ・ゲートを形成すると共にセ
ンス増幅器のゲート電極、図では、トランジスタＱ１乃
至Ｑ４のゲート電極及びセンス増幅器間を分離するトラ
ンジスタのゲート電極、図では、トランジスタＱ５のゲ
ート電極を形成する。第３層の多結晶シリコン（或いは
モリブデン・シリサイド等）ではビット線を形成する。
であれば、第１層多結晶シリコンで蓄積キャパシタの対
向電極板（セル・プレート）を形成する。第２層多結晶
シリコン（或いはモリブデン・シリサイド等）ではワー
ド線、即ち、トランスファ・ゲートを形成すると共にセ
ンス増幅器のゲート電極、図では、トランジスタＱ１乃
至Ｑ４のゲート電極及びセンス増幅器間を分離するトラ
ンジスタのゲート電極、図では、トランジスタＱ５のゲ
ート電極を形成する。第３層の多結晶シリコン（或いは
モリブデン・シリサイド等）ではビット線を形成する。
その上のアルミニウム配線は、前記と同様、ワード線の
抵抗値を低下させる為のパイ・バスとして動作させる。
抵抗値を低下させる為のパイ・バスとして動作させる。
第２図に見られる実施例をもとに具体的数値例を示すと
、 センス増幅器を構成するトランジスタＱ１乃至Ｑ４のゲ
ート長を２〔μｍ〕、トランジスタＱ５のゲート長を２
〔μｍ〕、トランジスタＱ１乃至Ｑ５のゲート電極間を
２〔μｍ〕とし、ビット線とセンス増幅器間及び共通ソ
ース・プル・ダウン回路とセンス増幅器の共通ソース領
域間をセルフ・アライメント・コンタクトにすると、折
り返しビット線のカラム・ピッチは８ 〔μｍ〕となる
。
、 センス増幅器を構成するトランジスタＱ１乃至Ｑ４のゲ
ート長を２〔μｍ〕、トランジスタＱ５のゲート長を２
〔μｍ〕、トランジスタＱ１乃至Ｑ５のゲート電極間を
２〔μｍ〕とし、ビット線とセンス増幅器間及び共通ソ
ース・プル・ダウン回路とセンス増幅器の共通ソース領
域間をセルフ・アライメント・コンタクトにすると、折
り返しビット線のカラム・ピッチは８ 〔μｍ〕となる
。
前記の寸法は、本発明を用いて容易に実現できるが、他
の技法に依った場合、ゲート長を１ 〔μｍ〕程度に短
（し、また、分離領域ＭＳの幅を２〔μｍ〕程度の微細
なものとしない限り、実現することはできない値である
。
の技法に依った場合、ゲート長を１ 〔μｍ〕程度に短
（し、また、分離領域ＭＳの幅を２〔μｍ〕程度の微細
なものとしない限り、実現することはできない値である
。
一般に、センス増幅器では、トランジスタに於ける闇値
のバラツキを充分に抑えないと感度が悪くなり、ゲート
長が１ 〔μｍ〕程度の短いものでは、闇値のバラツキ
の面で不利である。また、分離領域ＩＳＯ幅を２〔μｍ
〕にすることは、現用の選択酸化法では不可能である。
のバラツキを充分に抑えないと感度が悪くなり、ゲート
長が１ 〔μｍ〕程度の短いものでは、闇値のバラツキ
の面で不利である。また、分離領域ＩＳＯ幅を２〔μｍ
〕にすることは、現用の選択酸化法では不可能である。
さて、トランジスタＱ５が常にオフになってセンス増幅
器間を電気的に分離する為には、そのゲート電極は接地
されていることが好ましいが、センス増幅器に接地系の
配線を別設することは、その為の占有面積が必要となる
。
器間を電気的に分離する為には、そのゲート電極は接地
されていることが好ましいが、センス増幅器に接地系の
配線を別設することは、その為の占有面積が必要となる
。
そこで、本発明では、トランジスタＱ５のゲート電極を
センス増幅器の共通ソース領域Ｓｃに接続している。
センス増幅器の共通ソース領域Ｓｃに接続している。
センス増幅器の共通ソース・プル・ダウン回路に係わる
配線は、センス増幅器を駆動する上で本質的に必要とさ
れるものであるから、その存在は無駄な占有面積にはな
らない。
配線は、センス増幅器を駆動する上で本質的に必要とさ
れるものであるから、その存在は無駄な占有面積にはな
らない。
そして、トランジスタＱ５のソース及びドレインはビッ
ト線であって、ビット線はセンス増幅器の共通ソースよ
りも必ず高い電位にある為、トランジスタＱ５がｎチャ
ネル・トランジスタであれば、そのゲート電極はソース
よりも必ず低い電位になっている。
ト線であって、ビット線はセンス増幅器の共通ソースよ
りも必ず高い電位にある為、トランジスタＱ５がｎチャ
ネル・トランジスタであれば、そのゲート電極はソース
よりも必ず低い電位になっている。
従って、センス増幅器間を分離するトランジスタＱ５は
常にカット・オフ状態を保っている必要条件を満足して
いる。
常にカット・オフ状態を保っている必要条件を満足して
いる。
このように、トランジスタＱ５のゲート電極に依ってセ
ンス増幅器間を分離すると、フィールド領域Ｆで絶縁分
離する場合よりも分離領域Ｉｓが微細幅になり、そして
、周辺回路（センス増幅器を含む）のゲート電極が微細
化すれば、これに随伴して分離領域ＩＳの幅も微細化さ
れ、パターンとしでも全体の均整が良く、しかも、特別
な微細アイソレーション技術、例えば、トレンチ・アイ
ソレーションのように微細な溝を掘り、これを絶縁物で
埋める等の技術は必要ない。
ンス増幅器間を分離すると、フィールド領域Ｆで絶縁分
離する場合よりも分離領域Ｉｓが微細幅になり、そして
、周辺回路（センス増幅器を含む）のゲート電極が微細
化すれば、これに随伴して分離領域ＩＳの幅も微細化さ
れ、パターンとしでも全体の均整が良く、しかも、特別
な微細アイソレーション技術、例えば、トレンチ・アイ
ソレーションのように微細な溝を掘り、これを絶縁物で
埋める等の技術は必要ない。
また、センス・ノード即ちトランジスタＱｌ。
Ｑ２或いはトランジスタＱ３．Ｑ４のピント線接続部分
は同一層のゲート電極パターンで挟まれた状態になって
いるから、その寸法は常に一定であり、活性領域とゲー
ト電極パターンとのマスク合わせにずれを生じたとして
も、センス・ノードは何等の影響も受けない。
は同一層のゲート電極パターンで挟まれた状態になって
いるから、その寸法は常に一定であり、活性領域とゲー
ト電極パターンとのマスク合わせにずれを生じたとして
も、センス・ノードは何等の影響も受けない。
更にまた、製造する際、ゲート電極の周囲を絶縁物で覆
い、その絶縁物の厚さのみでゲート電極上の金属或いは
多結晶シリコン配線がソース或いはドレインとのコンタ
クトを行って、コンタクト部分とゲート電極とを離間す
る、所謂、セルフ・アライメント・コンタクトが可能で
ある。
い、その絶縁物の厚さのみでゲート電極上の金属或いは
多結晶シリコン配線がソース或いはドレインとのコンタ
クトを行って、コンタクト部分とゲート電極とを離間す
る、所謂、セルフ・アライメント・コンタクトが可能で
ある。
特に、メモリ・セルに於いて、ビット線とトランスファ
・ゲート・トランジスタ間がセルフ・アライメント・コ
ンタクトで形成されている場合、センス増幅器にたいし
てもセルフ・アライメント・コンタクトを実施しないと
、カラムのピッチとセンス増幅器のピッチとが合致しな
い。
・ゲート・トランジスタ間がセルフ・アライメント・コ
ンタクトで形成されている場合、センス増幅器にたいし
てもセルフ・アライメント・コンタクトを実施しないと
、カラムのピッチとセンス増幅器のピッチとが合致しな
い。
この理由は、パターンの微細化が進んでゆく割には眉間
の合わせ精度は向上せず、ゲート電極とコンタクト・ホ
ール間の位置合わサトレランスがセンス増幅器の寸法を
大きくしていることに依る。
の合わせ精度は向上せず、ゲート電極とコンタクト・ホ
ール間の位置合わサトレランスがセンス増幅器の寸法を
大きくしていることに依る。
発明の効果
本発明の半導体記憶装置では、それぞれ２個のトランジ
スタに於けるドレインとソースを交叉接続すると共にソ
ースを共通接続してなる複数のセンス増幅器と、該複数
のセンス増幅器の隣接するものどうしに共通する活性領
域と、該活性ｗ４域内に形成されて前記隣接するセンス
増幅器を電気的に分離する為にゲート電極が該センス増
幅器の共通ソース領域に接続された電界効果トランジス
タとを備えてなる構成を採っているので、センス増幅器
に於ける各トランジスタのゲート電極及び各センス増幅
器を電気的に分離する為の電界効果トランジスタのゲー
ト電極が活性領域に対して若干ずれたとしてもセンス増
幅器に於ける各−トランジスタのドレイン領域に面積的
な相違が生ずることはないから、所謂、センス増幅器の
片効きは発生せず、また、各センス増幅器間の電気的分
離は一個の電界効果トランジスタで行っているものであ
るから、フィールド領域で分離する場合に比較すると占
有面積は著しく狭小化されるので、高密度のメモリを実
現するのに好適である。
スタに於けるドレインとソースを交叉接続すると共にソ
ースを共通接続してなる複数のセンス増幅器と、該複数
のセンス増幅器の隣接するものどうしに共通する活性領
域と、該活性ｗ４域内に形成されて前記隣接するセンス
増幅器を電気的に分離する為にゲート電極が該センス増
幅器の共通ソース領域に接続された電界効果トランジス
タとを備えてなる構成を採っているので、センス増幅器
に於ける各トランジスタのゲート電極及び各センス増幅
器を電気的に分離する為の電界効果トランジスタのゲー
ト電極が活性領域に対して若干ずれたとしてもセンス増
幅器に於ける各−トランジスタのドレイン領域に面積的
な相違が生ずることはないから、所謂、センス増幅器の
片効きは発生せず、また、各センス増幅器間の電気的分
離は一個の電界効果トランジスタで行っているものであ
るから、フィールド領域で分離する場合に比較すると占
有面積は著しく狭小化されるので、高密度のメモリを実
現するのに好適である。
第１図は従来例の要部平面図、第２図は本発明一実施例
の要部平面図、第３図は第２図に見られる実施例の要部
回路図を表している。 図に於いて、Ｆはフィールド領域、ＦＢはフィールド領
域境界、Ｉｓは隣接センス増幅器間の分離領域、ＳＣは
共通ソース領域、Ｄｌ及びＤ２はドレイン領域、ＢＬ及
びＩＴは多結晶シリコンのビット線、Ｇ１及びＧ２は多
結晶シリコンのゲート電極、ＳＣＬは共通ソース・プル
・ダウン回路、Ｑｌ乃至Ｇ６はトランジスタをそれぞれ
示している。
の要部平面図、第３図は第２図に見られる実施例の要部
回路図を表している。 図に於いて、Ｆはフィールド領域、ＦＢはフィールド領
域境界、Ｉｓは隣接センス増幅器間の分離領域、ＳＣは
共通ソース領域、Ｄｌ及びＤ２はドレイン領域、ＢＬ及
びＩＴは多結晶シリコンのビット線、Ｇ１及びＧ２は多
結晶シリコンのゲート電極、ＳＣＬは共通ソース・プル
・ダウン回路、Ｑｌ乃至Ｇ６はトランジスタをそれぞれ
示している。
Claims (2)
- （１） それぞれ２個のトランジスタに於けるドレイン
とゲートを交叉接続すると共にソースを共通接続してな
る複数のセンス増幅器と、該複数のセンス増幅器の隣接
するものどうしに共通する・ 活性領域と、該活性領域
内に形成されて前記隣接するセンス増幅器を電気的に分
離する為にゲート電極が該センス増幅器の共通ソース領
域に接続された電界効果トランジスタとを備えてなるこ
とを特徴とする半導体記憶装置。 - （２）前記センス増幅器を電気的に分離する為に形成さ
れた電界効果トランジスタに於けるゲート電極がショッ
トキ・ゲート電極であることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015264A JPS60167360A (ja) | 1984-02-01 | 1984-02-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015264A JPS60167360A (ja) | 1984-02-01 | 1984-02-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60167360A true JPS60167360A (ja) | 1985-08-30 |
| JPH0416025B2 JPH0416025B2 (ja) | 1992-03-19 |
Family
ID=11883995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015264A Granted JPS60167360A (ja) | 1984-02-01 | 1984-02-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167360A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145661A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路装置 |
| US5644527A (en) * | 1991-10-22 | 1997-07-01 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| GB2364171A (en) * | 1999-12-30 | 2002-01-16 | Hyundai Electronics Ind | Column transistors of a sense amplifier in a semiconductor device |
| US7030437B2 (en) | 2003-01-31 | 2006-04-18 | Renesas Technology Corp. | Semiconductor device having sense amplifier including paired transistors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155985A (en) * | 1976-06-21 | 1977-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
| JPS56104446A (en) * | 1980-01-23 | 1981-08-20 | Hitachi Ltd | Semiconductor device |
| JPS5812195A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | 半導体記憶装置 |
-
1984
- 1984-02-01 JP JP59015264A patent/JPS60167360A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155985A (en) * | 1976-06-21 | 1977-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
| JPS56104446A (en) * | 1980-01-23 | 1981-08-20 | Hitachi Ltd | Semiconductor device |
| JPS5812195A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | 半導体記憶装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145661A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路装置 |
| US5644527A (en) * | 1991-10-22 | 1997-07-01 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| GB2364171A (en) * | 1999-12-30 | 2002-01-16 | Hyundai Electronics Ind | Column transistors of a sense amplifier in a semiconductor device |
| US6521960B2 (en) | 1999-12-30 | 2003-02-18 | Hyundai Electronics Industries Co., Ltd. | Column transistor for semiconductor devices |
| GB2364171B (en) * | 1999-12-30 | 2004-09-22 | Hyundai Electronics Ind | Column transistor in semiconductor device |
| US7030437B2 (en) | 2003-01-31 | 2006-04-18 | Renesas Technology Corp. | Semiconductor device having sense amplifier including paired transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0416025B2 (ja) | 1992-03-19 |
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