KR0156167B1 - 반도체메모리셀 및 그 제조방법 - Google Patents

반도체메모리셀 및 그 제조방법

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KR0156167B1
KR0156167B1 KR1019950023583A KR19950023583A KR0156167B1 KR 0156167 B1 KR0156167 B1 KR 0156167B1 KR 1019950023583 A KR1019950023583 A KR 1019950023583A KR 19950023583 A KR19950023583 A KR 19950023583A KR 0156167 B1 KR0156167 B1 KR 0156167B1
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이창재
한우석
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문정환
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Abstract

본 발명에 따른 반도체메모리셀은 반도체기판, 상기 반도체기판상에 형성되고 두 개의 불순물영역들을 갖는 액티브영역, 이 액티브영역상에 형성된 게이트전극, 상기 반도체기판상에 상기 액티브영역과 격리 형성되고 콘택홀을 갖는 필드영역, 상기 액티브영역과 필드영역에 걸쳐 형성된 커패시터, 상기 필드영역 하부에 상기 콘택홀을 통해 비트라인이 상기 제1 불순물영역들과 접촉하도록 형성된 매립영역을 포함하여 구성된다.

Description

반도체메모리셀 및 그 제조방법
제1도는 종래 반도체메모리셀의 등가회로도.
제2도는 종래의 스택커패시터구조를 갖는 반도체메모리셀의 배치평면도.
제3도는 제2도의 III-III선에 따른 메모리셀의 단면도.
제4도는 종래의 스텍커패시터 구조를 갖는 메모리셀의 배치평면도.
제5도는 제4도의 V-V선에 따른 메모리셀의 단면도.
제6도는 본 발명에 따른 다수반도체메모리셀들의 배치평면도.
제7도는 제6도에서 메모리셀의 배치평면확대도.
제8도는 제7도의 VIII-VIII선에 따른 메모리셀의 단면도.
제9a∼9g도는 본 발명에 따른 반도체메모리셀의 제조공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 필드영역
3 : 매립영역 4 : 제1불순물영역
5 : 제2불순물영역 6 : 게이트절연막
7 : 게이트전극 8 : 제1중간절연막
9 : 비트라인콘택홀 10 : 비트라인
11 : 제2중간절연막 12 : 노드콘택홀
13 : 스토리지노드 14 : 유전체막
15 : 셀플레이트 16 : 액티브영역
본 발명은 반도체메모리장치에 관한 것으로, 특히 개선된 액티브영역 패턴구조를 갖는 반도체메모리셀 및 그 제조방법에 관한 것이다.
일반적으로 반도체메모리장치에서의 DRAM 셀은 제1도에 도시된 바와 같은 등가회로로 구성되어져 데이타의 기억 또는 판독기능을 수행하도록 되어 있다.
제1도는 데이타를 기억/판독하는 기능을 설명하기 위해 도시한 반도체메모리셀의 등가회로도이다.
상기 도면에 따르면, 메모리셀(100)은 트랜지스터(Q)와 커패시터(Cs)의 쌍으로 구성된다.
상기 트랜지스터(Q)의 게이트전극은 워드라인(200)에 연결되고, 소오스/드레인전극 중 하나는 커패시터(Cs)의 한 전극에 연결되며, 다른 한 개 전극은 비트라인(300)에 연결되어 있다.
상기와 같이 구성되는 DRAM의 동작을 설명하면 다음과 같다.
먼저 데이타를 기억시키는 경우, 워드라인(200)에 정해진 전압이 인가되므로써 트래지스터(Q)가 전도성을 띄게 된다.
이어 비트라인(300)에 인가된 전하들이 커패시터(Cs)에 충전되므로써 데이타가 기어 되어진다.
한편, 데이타를 판독하는 경우, 워드라인(200)에 정해진 전압이 인가되므로써 트랜지스터(Q)가 전도성을 띄게 된다.
이어 커패시터(Cs)에 충전된 전하들이 비트라인(300)을 통해 판독되어진다(read out).
상기와 같은 일반적인 동작기능을 하는 종래 메모리셀의 배치도 및 그 구조를 제2도 및 제3도를 참조하여 설명한다.
제2도는 종래 메모리셀의 배치평면도이다.
제3도는 제2도의 III-III 선에 따른 단면도이다.
메모리셀은 실리콘기판(21)상에 형성된 MOS 트랜지스터와 커패시터로 구성되어 있다.
상기 n채널 MOS 트랜지스터는 워드라인으로 사용되는 게이트전극(23), 드레인영역과 소오스영역으로 사용되는 n+불순물확산영역(24)(25)으로 구성된다.
상기 n+불순물확산영역(24)(25)은 채널영역을 제한하기 위해 실리콘기판(21)상에 서로 소정거리만큼 떨어져 형성되어 있다.
상기 게이트전극(23)은 게이트산화막(22)을 통해 채널영역윗쪽에 형성되어 있다.
상기 커패시터는 트레인영역으로 사용되는 n+불순물확산영역(24)에 연결되어 있다.
또한 커패시터는 상기 n+불순물확산영역(24)에 연결된 스토리지노드(26)와, 커패시터 유전체막(27)을 통해 스토리지노드(26)위에 형성된 셀플레이트(28)로 구성된다.
한편 비트라인(31)은 콘택홀(30)을 통해 소오스영역(25)에 연결되어 있다.
또한 중간절연막(29)은 상기 비트라인(31), 워드라인(23) 및 셀플레이트(28)사이에 형성되어 있다.
상기 구성에서와 같이, 종래의 메모리셀은 액티브영역에 커패시터를 먼저 형성하고, 그 커패시터위에 비트라인을 형성하도록 되어 있다.
이렇게 형성되는 커패시터는 면적은 상기 비트라인에 의해 제한을 받기 때문에 특히 고집적 메모리셀 구조에서는 커패시터가 차지는 면적은 더욱 감소된다.
이렇게 커패시커 면적이 감소하게 되면, 데이타에 대한 판독마진(readking margin)이 감소하게 되어 데이터가 잘못 판독되어지므로 셀을 안정화시킬 수 없게 된다.
따라서 큰 판독마진을 얻기 위해서는 스토리지노드(26), 유전체막(27) 및 셀플레이트(28)로 구성된 커패시터의 면적을 크게 하는 것이 바람직하다.
그러나 이렇게 하는 경우, 커패시터의 단차가 커지게 되고, 비트라인 콘택홀(30)의 에스펙트비(aspect ratio)가 커지게 된다.
이로 인해 비트라인을 금속물질을 증착시, 상기 콘택홀내에 보이드(Void)가, 형성될 우려가 있기 때문에 셀특성이 나빠질 수 있다.
또한 콘택필링(contact filling)과 라인패터닝측면에서 공정상 어려움이 따르기 때문에 셀의 고집적화에 접합하지 못하다.
한편 커패시터 면적을 크게 할 수 있는 스텍커패시터 구조를 비트라인위에 형성한 DRAM 셀이 아래와 같이 제안되었다.
제4도는 비트라인위에 스택커패시터 구조를 갖는 종래 메모리셀의 배치평면도이다.
제5도는 제4도의 V-V선에 따른 단면도이다.
상기 도면에서 게이트전극(43)은 실리콘기판(41)상에 형성된 게이트산화막(42)위에 형성되고, 워드라인으로 사용된다.
제1 및 2 불순물영역(44)(45)은 상기 게이트전극(43)을 통해 기판(41)에 소정간역을 두고 형성되고, 소오스/드레인영역으로 사용된다.
비트라인(47)은 제1불순물영역(44)에 연결되도록 형성되어 있다.
이 비트라인(47)은 상기 워드라인(43)과 교차하도록 형성되어 있다.
제1 중간절연막(46)은 상기 워드라인(43)과 비트라인(47)사이에 형성되어 있다.
스토리지노드(49)는 비트라인(47)위에 형성되는 제2 중간절연막(48)상에 형성되어 있다.
상기 스토리지노드(49)는 제2 불순물영역(45)과 전기적으로 접촉되어 있다.
셀플레이트(51)는 커패시터 유전체막(50)을 통해 스토리지노드(49)위에 형성되어 있다.
또한 제4도에 도시된 바와 같이, 엑티브영역(52)은 비트라인(47)과 워드라인(23)에 대해 대각선방향으로 배치되어 있다.
상기 구성에서와 같이, 스토리지노드(49)와 셀플레이트(51)는 제1 불순물영역(44)에 연결되는 비트라인(47)의 콘택부위위에 넓게 확장시킬 수가 있도록 되어 있다.
따라서 커패시터부의 면적이 비트라인(47)에 의해 제한받지 않기 때문에 커패시터의 용량을 증가시킬 수가 있다.
그러나 액티브영역(52)이 비트라인(47)과 워드라인(23)상에 대각선방향으로 배치되어 있다.
또한, 그 액티브영역(52)의 양쪽 단부는 구부러진 배열을 하고 있기 때문에 메모리셀은 복잡한 배치구조를 갖게 된다.
그러므로 기판상에 다수의 액티브영역을 격리시키기 위한 격리영역을 형성하기 위해서는 대각선형태의 패턴을 사용해야 하므로 패턴공정이 어렵다.
또한 액티브영역패턴이 대각선형태로 되어 있기 때문에 패턴형성시에 모서리부분이 많게 되므로 근접효과(proximity effect)에 의한 크기축소(shrinkage)와 패턴변형이 생기게 된다.
따라서 이와 같은 대각선 패턴구조는 패킹밀도(packing density)가 떨어진다.
그러므로 상기 종래의 스택커패시터를 갖는 메모리셀은 고집적화의 DRAM 셀로 사용하기에는 적합하지 못하다.
본 발명은 상기와 같은 문제점을 해소하기 위해 안출된 것으로서, 본 발명의 목적은 액티브영역의 패턴구조를 개선하여 높은 패킹밀도를 갖도록한 반도체메모리셀 및 그 제조방법을 제공하는 것이다.
본 발명의 다른목적은 셀구조를 개선하여 커패시터의 면적을 증가시킬 수 있도록 한 반도체메모리셀 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체메모리셀은 반도체기판, 이 반도체기판상에 형성되고 두 개의 불순물영역들을 갖는 액티브영역, 상기 액티브영역상에 형성된 게이트전극, 상기 반도체기판상에 상기 액티브영역과, 격리 형성되고 콘택홀을 갖는 필드영역, 상기 액티브영역과 필드영역에 걸쳐 형성된 커패시터, 상기콘택홀을 통해 비트라인이 제1 불순물영역에 접촉하도록 상기 콘택홀에 인접되게 형성된 매립영역을 포함하여 구성된다.
본 발명에 따른 반도체메모리셀의 제조방법은 반도체기판을 제공하는 공정, 상기 반도체기판상에 액티브영역과 필드영역을 형성하는 공정, 상기 필드영역 하부에 액티브영역과, 접촉하는 매립영역을 형성하는 공정, 상기 액티브영역상에 게이트전극을 형성하는 공정, 이 게이트전극을 마스크로 사용하여 상기 액티브영역상에 제1, 2 불순물영역들을 형성하는 공장, 상기 매립영역과 인접되게 상기 필드영역내에 콘택홀을 형성하는 공정, 상기 콘택홀을 통해 상기 매립영역과 접촉하도록 필드영역에 걸쳐 비트라인을 형성하는 공정, 상기 제2 불순물영역과 접촉하도록 액티브영역과 필드영역에 걸쳐 커패시터를 형성하는 공정을 포함하여 이루어진다.
본 발명은 첨부된 도면을 참조하여 상세히 설명한다.
제6도는 본 발명에 따른 다수 반도체메모리셀의 배치평면도이다.
제7도는 제6도의 반도체메모리셀의 배치평면확대도이다.
제8도는 제7도의 VIII-VIII선에 따른 반도체메모리셀의 단면도이다.
상기 제6도 및 제7도에 따르면, 반도체기판(1)상에 다수의 워드라인(7)과다수의 비트라인(10)이 서로 교차하도록 배열되어 있다.
또한, 액티브영역(16)은 상기 비트라인(10)과 평행하면서 상기 워드라인(7)과 교차하는 기판부위에 소정거리를 두고 형성되어 있다.
여기서, 상기 액티브영역(16)은 직사각형 형태로 되어 있다.
또한 이 액티브영역(16)은 적어도 4개 이상의 변을 갖도록 배치할 수도 있다.
상기 액티브영역(16)은 필드영역(2)과 서로 격리되어 있다.
메모리셀은 비트라인(10)과 중첩되지 않는 부분인 상기 액티브영역(16)상에 배열되어 있다.
제8도에 도시된 바와 같이, 본 발명에 따른 반도체메모리셀은 반도체기판(1), 이 반도체기판(1)상에 형성되고, 제1, 2 불순물영역들(4)(5)을 갖는 액티브영역(16), 이 액티브영역(16)상에 순차적으로 형성되는 게이트절연막(6)과 게이트전극(7), 상기 액티브영역(16)과 격리형성되고, 제1 콘택홀(9)을 갖는 필드영역(2), 상기 제1 콘택홀(9)을 통해 비트라인(10)이 상기 제1 불순물영역(4)과 접촉하도록 상기 제1 콘택홀(9)에 인접되게 형성되는 매립영역(3), 상기 반도체기판(1)상에 형성되고 제2 콘택홀(12)을 갖는 제1 및 제2 중간절연막들(8)(11), 상기 제2 콘택홀(12)을 통해 제2 불순물영역(5)과 접촉하도록 상기 반도체기판(1)상에 형성되는 스토리지노드(13), 이 스토리지노드(3)상에 형성되는 유전체막(14)과 셀플레이트(15)를 포함하여 구성된다.
여기서, 상기 n채널 MOS 트랜지스터는 소오스영역과 드레인영역으로 사용되는 제1 및 제2 불순물영역(4)(5)과 워드라인으로 사용되는 게이트전극(7)으로 구성되어 있다.
상기 제1 및 제2 불순물영역(4)(5)은 반도체기판(1)상에 소정간격을 두고 채널영역을 제한하기 위해 형성되어 있다.
상기 비트라인(10)은 워드라인으로 사용되는 상기 게이트전극(7)위에 형성된 제1 중간절연막(8)과 필드산화막(2)상에 형성된 비트라인 콘택홀(9)을 통해 필드영역(2) 아래에 형성된 매립영역(3)과 연결된다.
그리고 상기 매립영역(3)은 제1 불순물영역(4)에 연결되어 있다.
그리고 트랜지스터와 쌍을 이루어 메모리셀을 구성하는 커패시터는 한쪽 제2 불순물영역(5)에 연결된다.
상기 커패시터는 제2 불순물영역(5)에 연결된 스토리지노트(13)와 커패시터 유전체막(14)을 통해 상기 스토리지노드(13)를 덮기 위해 형성된 셀플레이트(15)로 구성된다.
여기서, 상기 커패시터는 필드영역(2)에서 형성되는 비트라인(10)상부 부분까지 형성될 수 있다.
또한 이커패시터는 게이트전극(7) 상부에 확장되어진 스토리지노드(13)를 포함하고 있다.
한편 상기 스토리지노드(13)는 제1 및 제2 중간절연막(8)(11)내에 형성된 제2 콘택홀(12)을 통해 상기 제2 불순물영역(5)에 연결되어 있다.
상기 제2 중간절연막(11)은 제1 중간절연막(8)위에 형성되어 있다.
상기 구성으로 된 본 발명에 따른 메모리셀의 제조방법은 제9도 (a)∼(g)를 참조하여 상세히 설명한다.
제9도 (a)∼(g)는 본 발명에 따른 메모리셀의 제조공정단면도이다.
상기 제9a∼9g도에 도시된 바와 같이, 본 발명에 따른 반도체메모리셀의 제조방법은 반도체기판(1)을 제공하는 공정, 상기 반도체기판(1)상에 액티브영역(16)과 필드영역(2)을 형성하는 공정, 상기 필드영역(2)하부에 상기 액티브영역(16)과 접촉하도록 매립영역(3)을 형성하는 공정, 상기 액티브영역(16)상에 게이트절연막(6)과 게이트전극(7)을 형성하는 공정, 상기 게이트전극(7)을 마스크로 사용하여 상기 액티브영역(16)상에 제1, 2 불순물영역(4)(5)을 형성하는 공정, 상기 필드영역(2)내에 매립영역(3)과 인접되게 제1 콘택홀(9)을 형성하는 공정, 상기 제1 콘택홀(9)을 통해 매립영역(3) 접촉하도록 필드영역(2)에 걸쳐 비트라인910)을 형성하는 공정, 상기 반도체기판(1)상에 제2 콘택홀(12)을 갖는 제1 및 제2 중간절연막들(8)(11)을 형성하는 공정, 상기 제2 콘택홀(12)을 통해 상기 제2 불순물영역(5)과 접촉하도록 상기 반도체기판(1)상에 스토리지노드(13)를 형성하는 공정, 이 스토리지노드(13)상에 유전체막(14)과 셀플레이트(15)를 형성하는 공정을 포함하여 이루어진다.
이를 좀더 구체적으로 설명하면 다음과 같다.
제9도 (a)에 도시된 바와 같이, 반도체기판(1)상에 B+이온을 이온주입하여 P 웰(1a)을 형성한다.
상기 P 웰(1a)이 형성된 반도체기판(1)상에 직사각형 형태의 액티브영역과 필드영역을 사진식각과 국부산화(LOCOS)방법에 의해 형성한다.
이어서 비트라인을 연결하기 위한 매립영역을 형성하기 위해 감광막패턴(3a)을 도포한다.
이때 상기 매립영역형성용 감광막패턴(3a)은 트랜지스터의 소오스영역으로 사용되는 불순물영역에 미소하게 오버랩되도록 필드영역(2)위에 형성한다.
그 다음 비트라인의 언더패스(underpath)로 충분한 전도성을 갖을 수 있도록 높은 도우즈 이온주입을 실시하여 필드영역(2) 하부에 n+형 매립영역(3)을 형성한다.
이때 이온주입은 도우펀트가 필드영역(2)을 뚫고 주입될 수 있도록 높은 이온주입에너지를 사용하여 실시한다.
그 다음 제9도 (b)에 도시된 바와 같이, 기판(1)전면에 게이트절연막(6)과 게이트전극(7)을 순차적으로 형성한다.
이어서 제9도 (c)에 도시된 바와 같이, 액티브영역(16)내에 상기 게이트전극(7)을 마스크로 사용하여 불순물을 주입하고 n-형 LDD영역인 제1 및 제2 불순물영역들(4)(5)을 형성한다.
그 다음 제9도 (d)에 도시된 바와 같이, 기판(1)전면에 제1 중간절연막(8)을 도핑한 후 필드영역(2)에 제1 콘택홀(9)을 형성한다.
이어서 제9도 (e)에 도시된 바와 같이, 이 제1 콘택홀(9)을 포함한 제1 중간절연막(8)상에 비트라인으로 사용되는 도우프드폴리실리콘을 증착한다.
그 다음 상기 도우프드폴리실리콘을 소정 패턴으로 식각하여 비트라인(10)을 형성한다.
이어서 제9도 (f)에 도시된 바와 같이, 기판(1)전면에 제2 중간절연막(11)을 형성한다.
그 다음 상기 제2 중간절연막(11)과 제1 중간절연막(8)을 소정패턴으로 식각하여 트랜지스터의 드레인영역으로 사용되는 제2 불순물영역(5)이 노출되도록 제2 콘택홀(12)을 형성한다.
이어 제9도 (g)에 도시된 바와 같이, 기판(1)전면에 도우프드폴리실리콘을 증착한 다음 이를 소정패턴으로 식각하여 스토리지노드(13)을 형성한다.
그 다음 기판(1)전면에 커패시터 유전체막(14)을 형성한다.
이어서 이 커패시터 유전체막(14)위에 폴리실리콘을 증착하여 셀플레이트(15)를 형성하므로서 메모리셀이 완성된다.
이상에서와 같이 본 발명에 따른 메모리셀은 비트라인이 필드영역 하부에 형성된 매립영역을 통해 액티브영역내의 제1 불순물영역에 연결되기 때문에 커패시터 면적이 비트라인에 의해 제한받지 않게 된다.
따라서 커패시터 용량을 증가시킬 수 있으므로 셀의 고집적화에 적합하다.
또한 액티브영역패턴이 비트라인과 겹치지 않고 평행하게 배열되므로써 패턴공정이 용이하게 이루어진다.
그리고 액티브영역패턴이 직사각형 형태로 되어 있어 대각선형태의 액티브패턴 구조에 비해 각이 진 부분이 적어지므로 근접효과에 의한 패턴의 크기감소(shrinkage) 현상이 줄어든다.
따라서 종래의 대각선액티브패턴에 비해 동일면적에서의 패킹밀도가 높아지므로 셀의 고집적화가 가능하다.

Claims (18)

  1. 반도체기판; 이 반도체기판상에 형성되고, 제1, 2 불순물영역드을 갖는 액티브영역; 이 액티브영역상에 형성된 게이트전극; 상기 반도체기판상에 상기 액티브영역과 격리 형성되고, 콘택홀을 갖는 필드영역; 상기 액티브영역과 필드영역에 걸쳐 형성된 커패시터; 상기 콘택홀을 통해 비트라인이 상기 제1 불순물영역에 접촉하도록 상기 콘택홀에 인접되게 형성된 매립영역을 포함하여 구성된 반도체메모리셀.
  2. 제1항에 있어서, 상기 액티브영역은 반도체기판상에 적어도 4개 이상의 변을 갖도록 형성되는 것을 특징으로 하는 반도체메모리셀.
  3. 제1항에 있어서, 상기 액티브영역은 반도체기판상에 직사각형 형태로 배치되는 것을 특징으로 하는 반도체메모리셀.
  4. 제1항에 있어서, 상기 매립영역은 필드영역 하부에 배치되는 것을 특징으로 하는 반도체메모리셀.
  5. 제1항에 있어서, 상기 커패시커는 필드영역상에 형성된 비트라인상측 부분을 포함하는 것을 특징으로 하는 반도체메모리셀.
  6. 제1항에 있어서, 상기 커패시터는 게이트전극 상부에 걸쳐 확장된 스토리지노드를 포함하는 것을 특징으로 하는 반도체메모리셀.
  7. 제6항에 있어서, 상기 스토리지노드는 게이트전극의 전표면에 걸쳐 확장되는 것을 특징으로 하는 반도체메모리셀.
  8. 제1항에 있어서, 상기 액티브여역의 확장은 비트라인을 오버랩하기 전에 끝나는 것을 특징으로 하는 반도체메모리셀.
  9. 반도체기판; 이 반도체기판상에 직사각형 형태로 형성되고, 제1 및 제2 불순물영역들을 갖는 액티브영역; 이 액티브영역상에 형성된 게이트절연막과 게이트전극; 상기 액티브영역과 격리형성되고, 제1 콘택홀을 갖는 필드영역; 상기 제1 콘택홀을 통해 비트라인이 상기 제1 불순물영역과 접촉하도록 상기 제1 콘택홀과 인접되게 형성된 매립영역; 상기 반도체기판상에 형성되고, 제2 콘택홀을 갖는 제1 및 제2 중간절연막들; 상기 제2 콘택홀을 통해 제2 불순물영역과 접촉하도록 상기 반도체기판상에 형성된 스토리지노드; 이 스토리지노드상에 형성된 유전체막과 셀플레이트를 포함하여 구성된 반도체메모리셀.
  10. 제9항에 있어서, 상기 매립여역은 비트라인의 언터패스로 충분한 전도성을 갖을수 있도록 도핑된 고농도의 불순물영역인 것을 특징으로 하는 반도체메모리셀.
  11. 제9항에 있어서, 상기 스토리지노드와 유전체막 및 셀플레이트는 커패시터를 구성함을 특징으로 하는 반도체메모리셀.
  12. 반도체기판을 제공하는 공정; 상기 반도체기판상에 액티브영역과 필드영역을 형성하는 공정; 상기 필드영역 하부에 액티브영역과 접촉하는 매립영역을 형성하는 공정; 상기 액티브영역상에 게이트전극을 형성하는 공정; 상기 게이트전극을 마스크로 사용하여 상기 액티브영역에 제1, 2 불순물영역들을 형성하는 공정; 상기 매립영역과 인접되게 상기 필드영역내에 제1 콘택홀을 형성하는 공정; 상기 제1 콘택홀을 통해 상기 매립영역과 접촉하도록 필드영역에 걸쳐 비트라인을 형성하는 공정; 상기 제2 불순물영역과 접촉하도록 액티브영역과 필드영역에 걸쳐 커패시터를 형성하는 공정을 포함하여 이루어진 반도체메모리셀의 제조방법.
  13. 제12항에 있어서, 상기 액티브영역을 형성하는 단계는 액티브영역을 반도체기판상에 적어도 4개 이상의 변을 갖도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리셀의 제조방법.
  14. 제12항에 있어서, 상기 액티브영역을 형성하는 단계는 액티브영역을 상기 반도체기판상에 직사각형 형태로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리셀의 제조방법.
  15. 제12항에 있어서, 상기 매립영역을 형성하는 단계는 매립영역을 필드영역하부에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리셀의 제조방법.
  16. 제12항에 있어서, 상기 커패시터 부분을 게이트전극의 전표면에 걸쳐 확장시키는 단계를 포함하는 것을 특징으로 하는 반도체메모리셀의 제조방법.
  17. 제12항에 있어서, 상기 커패시터를 형성하는 단계는 비트라인 부분이 액티브영역에 오버랩되기 전에 끝나도록 상기 액티브영역까지 커패시터 부분을 확장시키는 단계를 포함하는 것을 특징으로 하는 반도체메모리셀의 제조방법.
  18. 반도체기판을 제공하는 공정; 상기 반도체기판상에 액티브영역과 필드영역을 형성하는 공정: 상기 필드영역하부에 상기 액티브영역과 접촉하도록 매립영역을 형성하는 공정; 상기 액티브영역상에 게이트절연막과 게이트전극을 순차적으로 형성하는 공정; 상기 게이트전극을 마스크로 사용하여 상기 액티브영역에 제1, 2 불순물영역들을 형성하는 공정; 상기 필드영역내에 매립영역과 인접되게 제1 콘택홀을 형성하는 공정; 상기 제1 콘택홀을 통해 매립영역과 접촉하도록 필드영역에 걸쳐 비트라인을 형성하는 공정; 상기 반도체기판상에 제2 콘택홀을 갖는 제1 및 제2 중간절연막을 형성하는 공정; 상기 제2 콘택홀을 통해 상기 제2 불순물영역과 접촉하도록 상기 반도체기판상에 스토리지노드를 형성하는 공정; 이 스토리지노드상에 유전체막과 셀플레이트를 형성하는 공정을 포함하여 이루어진 반도체메모리셀의 제조방법.
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