JPS6167955A

JPS6167955A - 半導体記憶装置とその製造方法

Info

Publication number: JPS6167955A
Application number: JP59190142A
Authority: JP
Inventors: Masao Taguchi; 眞男田口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-09-11
Filing date: 1984-09-11
Publication date: 1986-04-08
Also published as: JPH0365904B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ダイナミックＲＡＭメモリセルに係り、特に
蓄積キャパシタ間、または蓄積キャパシタと隣接セルの
ビット線コンタクト部分との間のパンチスルー現象を防
止し、メモリの集積度を高めることのできるセル構造と
その製造方法に関する。

〔従来の技術〕

コンピュータなどの記憶装置として重要な半導体記憶装
置の中で、グイナミソクＲＡＭセルは。

従来、ＭＯＳキャパシタとＭＯＳトランジスタによって
構成され、典型的なセル構造として、第３図の平面図に
示すごとく２層ポリシリコンを用いたものがある。これ
は１例えばｐ型シリコン基板の上にｎ型領域を形成する
ことによって構成される転送トランジスタ（第３図にお
いてはセルプレート開口部１９の下に形成される）と、
キャパシタ部２０　（活性領域とフィールド酸化膜の境
界３６によって分離される。）とによって１つのセルが
構成され、キャパシタ部２０に蓄積される電荷によって
１ビツトの情報の記憶が行なわれる。

そして、横方向にはアルミニウムなどを材料とし。

ビット線コンタクト２２によって各セルの転送トランジ
スタのソースまたはドレインの一方と接続されるビット
線が配置される。さらに、縦方向には第１のポリシリコ
ン層を材料とし、交差部２４によって各セルの転送トラ
ンジスタのゲートと接続されるワード線が配置される。

キャパシタ部２０の一方の電極は各セルの転送トランジ
スタのソースまたはドレインの一方と接続される。また
。

第２のポリシリコン層を材料とするセルプレート開口部
１９がキャパシタ部２０の他方の電極となり、適当な電
圧が付加される。

上記のような構成において、転送トランジスタ（第３図
ではセルプレート開口部１９の下に形成されている）と
キャパシタ部２０は、ワード線１８の方向に向かって交
互に配置され、ワード線１日は交差部２４によって１つ
の転送トランジスタを経由して、隣接セルのキャパシタ
部２０の上部を通過し９次の転送トランジスタの交差部
２４に至っている。このように転送トランジスタとキャ
パシタ部２０を交互に配置する主な理由は、転送トラン
ジスタの占有面積に対してキャパシタ部２０の方がはる
かに大きく、このためキャパシタと転送トランジスタと
を単純に一列に並べてしまうと、その並びのピッチは占
有面積の大きいキャパシタで決定されてしまい転送トラ
ンジスタ間に無駄面積が生じて高集積化が困難になるか
らである。

キャパシタ部分が転送トランジスタ部分よりも大型にな
るのは、１つのセル面積内において、できる限りキャパ
シタの占有率を薗クシ、ビット線寄生容囲（これはセル
の外形寸法に比例する）に対して蓄積容量を十分に大き
くすることによって。

１ビツトの情報の記す、！エラーをなくすためである。

しかし、上記第３図のような構成のダイナミ’７りＲへ
Ｍセルは、転送トランジスタとキャパシタが平面上に配
置されるため蓄積度に限界があった。

そこで、このような欠点をなくしたグイナミソクＲΔＭ
セルとして、トレンチキャパシタセルと称するキャパシ
タ構造のセルが提案されている。

これは、第４図の断面歯に示すような構造を有している
。このセルの特徴は、キャパシタ部が基板に対して平面
的にではなく１ｇ！直方同方向込まれたトレンチと呼ば
れる溝の内部に形成される点である。すなわち、第４図
において、まず、ｐ型シリコン基板２５の表面部分に、
ｎ型シリコンを材料とするドレイン３０及びソース３１
が形成され、さらにシリコン酸化膜３５を介して交差す
るポリシリコンを材料とするワード線２８　（図面に垂
直な方向）によってゲートが形成されることにより、転
送トランジスタが構成される。この部分は従来例（第３
図）と同様であり、ドレイン３０にはビット線コンタク
ト３３・′の部分によってビット線３３が接続される。

これに対して、キャパシタ部分は第３図に示すように、
ｐ型シリコン基板２５にトレンチ３４と呼ばれる溝を堀
り、その内部にキャパシタ誘電体膜２７を形成し、さら
にその内側にポリシリコンを材料とするセルプレート３
２を形成することにより構成される。すなわち。

ｐ型シリコン基板２５とセルプレート３２にはさまれた
トレンチ３４の内側面部分のキャパシタ誘電体膜２７に
よってキャパシタが形成される。このような構造にする
ことにより、トレンチ３４の開口部は１μｍ×２μｍ程
度というように小さくても、深さを２〜５μｍ程度にす
ることにより。

その内側面面積の大きいことを利用して、平面占有面、
積に対して実質的なキャパシタ面積をはるかに大きくと
ることが可能となる。なお、隣接するトレンチキャパシ
タは９回路的にはセルプレート３２によって共通接続さ
れるが、物理的には厚く形成されるフィールド酸化膜２
６によって分離される。また、フード線２９は第３図と
同様に、ワード線方向に隣接する転送トランジスタを結
ぶために、セルプレート３２の上を通過する接続線であ
る。

以上のような構造のトレンチキャパシタセルによって、
小型なセルでも大型のセルと同等以上の蓄積容量を得る
ことにより、ビット線寄生容量に対する蓄積容量の比を
十分大きくとることができ。

センスアンプへの入力電圧を大きくすることが可能とな
り、かつ、醒留電荷も充分な量を得られるので、ソフト
エラーが生じに（いメモリを実現することができる。さ
らに１Ｍ積積雪量主にトレンチの深さで決定され、平面
面積には大きく依存しないため、キャパシタ部分の平面
寸法を自由に設定することができ、これによってチップ
外形寸法に応じて、最適なセル寸法を選ぶことができる
。

〔発明が解決しようとする問題点〕

しかし、上記第４図のような構成のトレンチキャパシタ
の場合、Ｖ４接するトレンチ３４の間隔を近づけすぎる
と、トレンチが深い場合、ｐ型基板２５におけるキャパ
シタ部分から拡がる空乏層が。

隣接セルのキャパシタから拡がる空乏層と接触し。

当該領域間を電気的に離反させているポテンシャル壁の
山の高さが引き下げられてしまう。これにより、そのポ
テンシャル壁の高さに応じて、隣接するキャパシタ間に
注入電流が流れてしまい、キャパシタに保持されている
情報（電荷）が失なわれてしまうというバンチスルー現
象が起きる。これは、ソース・ドレインの接合深さの深
いＭＯＳトランジスタのソースドレイン間バンチスルー
現象と同様である。この現象は深さが深いほど起り易い
ので、トレンチキャパシタの間隔を実質的に２μｍ以下
にすることは容易でなくなる。

このような問題点を解決するための１つの方法として、
キャパシタ部分だけｐ型シリコン基板の不純物ｏ２度を
高＜シ、キャパシタ部から拡がる空乏層の幅を小さくす
ることが考えられるが、このような構造を形成するため
の工程は、深いトレンチ周辺にイオン注入することが困
難なため容易ではない。このため、メモリセルの方法は
キャパシタ間のパンチスルーを生じない寸法で制限され
。

実質的には第２図の従来のメモルセル平面パターンとそ
れ程変わらない、比較的キャパシタ部分の占有面積の大
きい構造になってしまうという問題点があった。

さらに、深いトレンチキャパシタを転送トランジスタの
ゲートに接近して配置すると、転送トランジスタのソー
スまたはドレインの一方の電極の接合の深さが、実質的
に極めて深くなり、転送トランジスタのパンチスルーに
よるリーク電流（もれ電流）が生ずることによる短チヤ
ネル効果が顕著に現れてしまう。これにより、メモルセ
ルが設計どうりに動作しなくなり、情報保持特性の悪化
を生じ、基本性能の低下をまねく。

以上のように、トレンチキャパシタセルは、小型でＮ積
容量が大きいという特徴を持ちながら。

高集積化していくにあたり、キャパシタどうしの間隔を
広くとらなければならない上、キャパシタと転送トラン
ジスタの間隔も広くとらなければならないという、高集
積化に反する問題点を生じていた。加えて、このような
トレンチキャパシタセルでは、基板内に広い面積で蓄積
電極から延びる空乏層が拡がっているが、これはα線照
射によって基板内に発生した小数キャリアを捕獲しやす
く。

蓄積容量を余程大きくしないと、α線障害が発生しやす
いという問題点も同時に生じていた。

本発明の上記問題点を除くためにトレンチキャパシタの
部分から生じるパンチスルー、及び転送トランジスタの
短チャンネル効果、及びα線障害の影響を受けずかつキ
ャパシタどうし、及びキャパシタと転送トランジスタの
間隔を十分に接近さけせることができ高集積化の可能な
半導体記憶装置とその製造方法を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明は上記問題点を解決し、その目的を達成するため
に、基板に掘込まれた溝）の内面に絶縁膜が形成され、
その上面に蓄積電極板、キャパシタ誘電体膜、セルプレ
ートの順に溝内部に層が形成される構成を有する。

〔作　　用〕

上記構成により、キャパシタは蓄積電極板とセルプレー
トにはさまれたキャパシタ誘電体膜の部分に形成され、
溝外部の基板部分と上記キャパシタ部分は、溝内面の絶
縁膜により電気的に絶縁されるため、キャパシタどうし
、またはキャパシタと転送トランジスタと接近させても
、パンチスルー、及び短チヤネル効果、及びα線障害は
生じないという作用を有する。

〔実　施　例〕以下９本発明の実施例につき、詳細に説明を行なう。

第１図は本発明によるグイナミノクＲＡＭセルの断面図
であり、第２図はその平面図である。第１図及び第２図
おいて、ｐ型シリコン基板１の表面部分に、ｎ型シリコ
ンを材料とするドレイン２゜及びソース３が形成される
。これは平面的には。

第２図の活性領域とフィールド酸化膜の境界１６の下部
に形成される。また、ドレイン２とソース３の中間部分
の上方に、フィールド酸化膜１２を介して、ポリシリコ
ン（モリブデンやモリブデンシリサイド等でも良い）を
材料とするワード線４が形成される。これは第１図にお
いては紙面に垂直方向である。このワード線４は第２図
の交差部分１７において、ドレイン２及び、ソース３と
共に転送トランジスタとなるべく、ゲート電極を形成す
る。次に、ｐ型シリコン基板１には、ソース３に接して
１５が堀られる。これは、平面的には第２図の溝外壁１
５で示すように四角形状である。

溝５の内側面には、まず、Ｓ＋０２などを材料とする絶
縁膜（酸化膜）６が形成され、その表面にポリシリコン
を用いて蓄積電極７が形成される。

Ｍ積電極７は、平面的には溝５を覆うように形成され、
蓄積電極と転送トランジスタ間のコンタクト８によって
、転送トランジスタのソース３と接続される。そして、
蓄積電極７の表面には、ポリシリコン層の酸化膜を材料
とするキャパシタ誘電体膜９が形成され、さらに、その
内側はポリシリコンを材料とするセルプレート１０によ
って埋められる。セルプレート１０は、平面的には溝５
において形成されるキャパシタ全体を覆うように形成さ
れる。そして、セルプレート１０の上方には。

フィールド酸化膜１２を介して、アルミなどを材料とす
るビ・７ト線１３が形成される。これは、平面的には活
性領域とフィールド酸化膜の境界１６に沿って形成され
（第２図）、ビット線コンタクト１４によって転送トラ
ンジスタのドレイン２と接続される（第１図、第２図）
。また、隣接する溝に形成されるキャパシタは、電気的
にはセルプレー）１０によって接続されるが、物理的に
は厚いフィールド酸化膜１１によって分離される。

以上のような構成のグイナミソクＲＡＭセルにおいて、
キャパシタは、ａ５の内部の蓄積電極７とセルプレート
１０にはさまれたキャパシタ誘電体９の部分に形成され
る。そして、このキャパシタ部分は、溝５の外部のｐ型
シリコン基板１と。

絶縁膜６を介して電気的に絶縁されている構造となって
いる。従って、隣接するａ５をどんなに接近させても、
キャパシタ間のパンチスルーが起こらず、かつ、転送ト
ランジスタのドレイン２またソース３との接合も実質的
に深くなることはないので、短チヤネル効果が起こるこ
とはないという特徴を有する。さらに、転送トランジス
タのパンチスルーも住じに＜＜、サブスレンショルド電
流（リーク電流）が低く抑えられセルの電荷保持特性も
良くなる。さらに、蓄積電極７のほとんどが絶縁物で覆
われているため、α線照射によって発生した小数キャリ
アを捕獲する率が極めて低く。

α線障害も生じにくいという特徴を有する。

次に、第１図及び第２図で示した構造のグイナミックＲ
ＡＭセルの製造方法につき説明を行なう。

第５図〜第７図はその製造工程の説明図である。

以下、これらの図に従って説明を行なう。まず。

公知な方法により、Ｐ型シリコン基板１上に９選択酸化
によりアイソレーション領域１１　（材質はＳ　Ｌ　０
２　）を形成する（第５図）。次に、このアイソレーシ
ョン領域１１なる厚い酸化膜を含めて。

キャパシタ形成用の１例えば深さ　５μｍの溝５を堀る
。従来のトレンチキャパシタセルにおいては、キャパシ
タ部分の活性領域内に穴を堀っており、アイソレーショ
ン部分を含めて堀られることとはなかった。これは、主
に、アイソレーション部分の最小幅以下にトレンチどう
しが接近すると。

キャパシタ間のパンチスルーが生じるため、そのように
接近して掘られることはなかったためである。次に、転
送トランジスタ用のゲート酸化膜６（材質は３．０２）
を成長させる。この膜厚は例えば、２５０人（オングス
トローム＝　Ｉ　Ｘ　１０’口）とする。この工程にお
いて、同時に′ａ５の内壁にもほぼ同じ厚さの酸化膜が
成長する。次に、転送ゲー１−（転送トランジスタのゲ
ート電極となるべき部分）と同時に、ワード線となるポ
リシリコン層４（または、モリブデンやモリブデンシリ
サイド等でも良い）を形成する。当該層の上部には次の
工程の都合上、５１０２またはＳｉ：＋Ｎａ等の酸化膜
（第１図のフィールド酸化膜１２の一部）を重ておく　
（第６図）。続いて、転送ゲート側面。

及び溝５の内壁面を含めて全面を酸化し、転送トランジ
スタのドレイン２及びソース３を形成するイオン注入を
行ない、転送トランジスタと蓄積電極（次の工程におい
て形成される）を接続するコンタクト孔８を開孔し１Ｍ
積積電色なるポリシリコン層７を形成する。この層は厚
さ１５００人程度で充分である。また、この層は転送ト
ランジスタの伝導型と同極性、すなわち、ｎチャネルト
ランジスタに対してはｎ型にドーピングしておく　（第
７図）。次に、当該ポリシリコン層７の表面を酸化し、
蓄積キャパシタ誘電体膜９とする。この酸化膜厚は例え
ば１５０人とする。そして、従来のトレンチキャパシタ
と同様に溝の中をポリシリコン等で埋め、これをセルプ
レート電極１０とする。最後に、ビット線コンタクト１
４をセルファラインコンタクト工程で形成し、アルミ層
でビット線を形成し、第１図の構造を完成する。なお、
当該コンタクトの形成は、マスク合せによっても良いが
。

小型化のためセルファラインとする。

上記の工程により、第１図及び第２図で前記したグイナ
ミソクＲＡＭセルの製造が可能となる。

この製造方法によれば、前記特徴を生かして、溝５、す
なわちキャパシタの間隔をできる限り近接することが可
能となる。ただし、実際には、蓄積電極７をパターニン
グする時のパターン間ギャップ（第７図のフィールド酸
化膜１１の上にはり出した部分）によって制限される。

これは、パターニングの際のリングラフィ技術による制
限であるが、工程をより厳密化し、電子ビーム露光等の
技術を用いればさらに小型化できるため、従来のトレン
チキャパシタにおけるパンチスルーのごとき物理的制置
ではないという点で、解決が容易である。また、キャバ
シク部（溝５）の平面寸法は。

転送トランジスタと同等に小型にすることが可能となる
ので、従来例と異なり、転送トランジスタとキャパシタ
を交互に配置する必要はなくなる。

さらに、従来のトレンチキャパシタにおいては。

トレンチ内壁に露出するｐ型シリコン基板の面方位によ
って、その酸化速度が異なるため、酸化膜厚を均一にす
ることが難しく、キャパシタの耐圧は酸化膜の薄い部分
で制限されていた。しかし。

本発明においては、蓄積電極７のポリシリコン層の表面
に酸化膜が形成されるため、ポリシリコンの特性となり
、前記酸化膜厚の均一性が良いという特徴を有する。

なお、上記製造方法の場合、転送トランジスタのゲート
（ワード線４）は始めに形成したが、絶縁物で囲まれた
溝の内部にキャパシタを形成したあとに形成してもよい
。このような製造方法にすると、蓄積電極となるポリシ
リコン層を、一旦ｐ型シリコン基板表面露出部（溝内壁
は絶縁膜）上に全面にわたって付着させ、当該ポリシリ
コン層のうち、キャパシタ電極として用いる部分以外の
部分をエツチング除去し、かかる部分に転送トランジス
タを形成することになる。この場合、ポリシリコン層の
ｉｔに対するエツチングコントロールは、さほど容易で
はなく、また、エツチング面に形成された転送トランジ
スタのゲート耐圧をはじめとする諸性能が、初期の基板
面に形成したものと比べて悪化しやすいという１頃向が
ある。しがし、これらの問題は表面処理などの適当な工
程工夫によって、比較的容易に解決することが可能であ
る。このような製造方法を用いれば、ワード線４はキャ
パシタ上を立体的に交差することが可能となるので、必
要に応じて、従来のセルと同様に。

キャパシタと転送トランジスタをワード線方向に交互に
配置するレイアウトも可能となる。加えて。

本発明による構造のダイナミックＲＡＭセルを用いれば
、メモリセルをＣ−ＭＯＳのウェル内に形成した時に、
ウェルの深さよりも深いキャパシタの形成が可能になる
。これは、ウェルを余り深くできないｎ−ウェルの時（
深さ１〜２μｍ程度）ニ、キャパシタを形成する溝の深
↓を５〜６μｍと深くできるため効果的である。すなわ
ち、ウェルは深くするとランチアップが起こりやすいた
め浅（する必要があり、一方、溝は深いほどそこに形成
されるキャパシタ間量が大きいので１両者を矛盾なく両
立させるためには本発明が特に効果的である。

〔効　　果〕

本発明によれば、キャパシタ間のパンチスルー。

転送トランジスタの短チヤネル効果、及びα線障害など
を防止し、かつ、メモリセルの高集積化が可能となる。

さらに、キャパシタ誘電体膜の膜厚の均一性が良いため
、キャパシタの耐圧を高くすることができる。加えて、
メモリセルをＣ−ＭＯＳのウェル内に形成した時に、ウ
ェルの深さよりも深いキャパシタの形成が可能となり、
メモリセルの性能を向上させることができる。

り

【図面の簡単な説明】

第１図は本発明によるダイナミックＲＡＭセルの断面図
、第２図は本発明によるダイナミックＲＡＭセルの平面
図、第３図は従来のダイナミックＲＡＭセルの一実施例
の平面図、第４図は従来のトレンチキャパシタセルの断
面図、第５図〜第７図は本発明によるダイナミックＲＡ
Ｍセルの製造方法の説明図である。１・・・Ｐ型シリコン基板、　　　　５・・・溝。６・・・絶縁膜、　　　　７・・・蓄積電極。８・・・蓄積電極と転送トランジスタ間のコンタクト、
　　　　９・・・キャパシタ誘電体膜。１０・・・セルプレート　　　　１１．１２・・・フィ
ールド酸化膜。第２図第３図

Claims

【特許請求の範囲】

（１）一導電型半導体基板主面より基板内に堀込まれた
溝と、この溝の内面に形成された絶縁膜と、該絶縁膜上
に形成された蓄積電極と、該蓄積電極上に形成された誘
電体膜と、該誘電体膜上に形成された対向電極とからな
るキャパシタと、該キャパシタに隣接して半導体基板に
形成されるとともに前記キャパシタに電気的に接続され
た転送トランジスタとからなる半導体記憶装置。
（２）前記溝は、アイソレーション用の絶縁膜を含めて
前記基板内に堀込まれた構造を有し、前記面積電極板は
、ポリシリコン、または該ポリシリコンと同等の電気特
性を有する合金または他の金属を材料として構成され、
かつ、前記転送トランジスタのソース電極、またはドレ
イン電極の一方に接続されることを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。
（３）前記半導体記憶装置におけるメモリセルアレーは
、前記一導電型半導体基板に対して逆導電型のウェル領
域内にあり、かつ、前記溝は該ウェルの深さよりも深く
堀込まれた構造を有する特許請求の範囲第１項または第
２項記載の半導体記憶装置。
（４）半導体基板にアイソレーション用の絶縁膜を含め
て溝を形成し、基板表面および溝内面に酸化膜を形成し
それぞれゲート酸化膜及び溝用絶縁膜とし、次に転送ゲ
ートとともにワード線を形成する導電層を形成し、該転
送ゲートの表面を絶縁膜で被覆してから転送トランジス
タのソース・ドレイン領域を形成し、次に転送トランジ
スタに接続して溝内の前記溝用絶縁膜上に導電層を形成
して蓄積電極とし、該蓄積電極の表面に誘電体膜を形成
し、該溝を埋めてセルプレート電極として、ビット線と
接続してなる半導体記憶装置の製造方法。