JPH0365904B2

JPH0365904B2 -

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Publication number: JPH0365904B2
Application number: JP59190142A
Authority: JP
Priority date: 1984-09-11
Filing date: 1984-09-11
Publication date: 1991-10-15
Also published as: JPS6167955A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ダイナミツクRAMメモリセルに係
り、特に蓄積キヤパシタ間、または蓄積キヤパシ
タと隣接セルのビツト線コンタクト部分との間の
パンチスルー現象を防止し、メモリの集積度を高
めることのできるセル構造とその製造方法に関す
る。

〔従来の技術〕

コンピユータなどの記憶装置として重要な半導
体記憶装置の中で、ダイナミツクRAMセルは、
従来、MOSキヤパシタとMOSトランジスタによ
つて構成され、典型的なセル構造として、第３図
の平面図に示すごとく２層ポリシリコンを用いた
ものがある。これは、例えばｐ型シリコン基板の
上にｎ型領域を形成することによつて構成される
転送トランジスタ（第３図においてはセルプレー
ト開口部１９の下に形成される）と、キヤパシタ
部２０（活性領域とフイールド酸化膜の境界３６
によつて分離される。）とによつて１つのセルが
構成され、キヤパシタ部２０に蓄積される電荷に
よつて１ビツトの情報の記憶が行なわれる。そし
て、横方向にはアルミニウムなどを材料とし、ビ
ツト線コンタクト２２によつて各セルの転送トラ
ンジスタのソースまたはドレインの一方と接続さ
れるビツト線が配置される。さらに、縦方向には
第１のポリシリコン層を材料とし、交差部２４に
よつて各セルの転送トランジスタのゲートと接続
されるワード線が配置される。キヤパシタ部２０
の一方の電極は各セルの転送トランジスタのソー
スまたはドレインの一方と接続される。また、第
２のポリシリコン層を材料とするセルプレート開
口部１９がキヤパシタ部２０の他方の電極とな
り、適当な電圧が付加される。

上記のような構成において、転送トランジスタ
（第３図ではセルプレート開口部１９の下に形成
されている）とキヤパシタ部２０は、ワード線１
８の方向に向かつて交互に配置され、ワード線１
８は交差部２４によつて１つの転送トランジスタ
を経由して、隣接セルのキヤパシタ部２０の上部
を通過し、次の転送トランジスタの交差部２４に
至つている。このように転送トランジスタとキヤ
パシタ部２０を交互に配置する主な理由は、転送
トランジスタの占有面積に対してキヤパシタ部２
０の方がはるかに大きく、このためキヤパシタと
転送トランジスタとを単純に一列に並べてしまう
と、その並びのピツチは占有面積の大きいキヤパ
シタで決定されてしまい転送トランジスタ間に無
駄面積が生じて高集積化が困難になるからであ
る。

キヤパシタ部分が転送トランジスタ部分よりも
大型になるのは、１つのセル面積内において、で
きる限りキヤパシタの占有率を高くし、ビツト線
寄生容量（これはセルの外形寸法に比例する）に
対して蓄積容量を十分に大きくすることによつ
て、１ビツトの情報の記憶エラーをなくすためで
ある。しかし、上記第３図のような構成のダイナ
ミツクRAMセルは、転送トランジスタとキヤパ
シタが平面上に配置されるため蓄積度に限界があ
つた。そこで、このような欠点をなくしたダイナ
ミツクRAMセルとして、トレンチキヤパシタセ
ルと称するキヤパシタ構造のセルが提案されてい
る。

これは、第４図の断面図に示すような構造を有
している。このセルの特徴は、キヤパシタ部が基
板に対して平面的にではなく、垂直方向に堀込ま
れたトレンチと呼ばれる溝の内部に形成される点
である。すなわち、第４図において、まず、ｐ型
シリコン基板２５の表面部分に、ｎ型シリコンを
材料とするドレイン３０及びソース３１が形成さ
れ、さらにシリコン酸化膜３５を介して交差する
ポリシリコンを材料とするワード線２８（図面に
垂直な方向）によつてゲートが形成されることに
より、転送トランジスタが構成される。この部分
は従来例（第３図）と同様であり、ドレイン３０
にはビツト線コンタクト３３′の部分によつてビ
ツト線３３が接続される。これに対して、キヤパ
シタ部分は第３図に示すように、ｐ型シリコン基
板２５にトレンチ３４と呼ばれる溝を堀り、その
内部にキヤパシタ誘電体膜２７を形成し、さらに
その内側にポリシリコンを材料とするセルプレー
ト３２を形成することにより構成される。すなわ
ち、ｐ型シリコン基板２５とセルプレート３２に
はさまれたトレンチ３４の内側面部分のキヤパシ
タ誘電体膜２７によつてキヤパシタが形成され
る。このような構造にすることにより、トレンチ
３４の開口部は1μｍ×2μｍ程度というように小
さくても、深さを２〜5μｍ程度にすることによ
り、その内側面面積の大きいことを利用して、平
面占有面積に対して実質的なキヤパシタ面積をは
るかに大きくとることが可能となる。なお、隣接
するトレンチキヤパシタは、回路的にはセルプレ
ート３２によつて共通接続されるが、物理的には
厚く形成されるフイールド酸化膜２６によつて分
離される。また、ワード線２９は第３図と同様
に、ワード線方向に隣接する転送トランジスタを
結ぶために、セルプレート３２の上を通過する接
続線である。

以上のような構造のトレンチキヤパシタセルに
よつて、小型なセルでも大型のセルと同等以上の
蓄積容量を得ることにより、ビツト線寄生容量に
対する蓄積容量の比を十分大きくすることがで
き、センスアンプへの入力電圧を大きくすること
が可能となり、かつ、蓄積電荷も充分な量を得ら
れるので、ソフトエラーが生じにくいメモリを実
現することができる。さらに、蓄積容量は主にト
レンチの深さで決定され、平面面積には大きく依
存しないため、キヤパシタ部分の平面寸法を自由
に設定することができ、これによつてチツプ外形
寸法に応じて、最適なセル寸法を選ぶことができ
る。

〔発明が解決しようとする問題点〕

しかし、上記第４図のような構成のトレンチキ
ヤパシタの場合、隣接するトレンチ３４の間隔を
近づけすぎると、トレンチが深い場合、ｐ型基板
２５におけるキヤパシタ部分から拡がる空乏層
が、隣接セルのキヤパシタから拡がる空乏層と接
触し、当該領域間を電気的に離反させているポテ
ンシヤル壁の山の高さが引き下げられてしまう。
これにより、そのポテンシヤル壁の高さに応じ
て、隣接するキヤパシタ間に注入電流が流れてし
まい、キヤパシタに保持されている情報（電荷）
が失なわれてしまうというパンチスルー現象が起
きる。これは、ソース・ドレインの接合深さの深
いMOSトランジスタのソースドレイン間パンチ
スルー現象と同様である。この現象は深さが深い
ほど起り易いので、トレンチキヤパシタの間隔を
実質的に2μｍ以下にすることは容易でなくなる。

このような問題点を解決するための１つの方法
として、キヤパシタ部分だけｐ型シリコン基板の
不純物濃度を高くし、キヤパシタ部から拡がる空
乏層の幅を小さくすることが考えられるが、この
ような構造を形成するための工程は、深いトレン
チ周辺にイオン注入することが困難なため容易で
はない。このため、メモリセルの方法はキヤパシ
タ間のパンチスルーを生じない寸法で制限され、
実質的には第３図の従来のメモリセル平面パター
ンとそれ程変わらない、比較的キヤパシタ部分の
占有面積の大きい構造になつてしまうという問題
点があつた。

さらに、深いトレンチキヤパシタと転送トラン
ジスタのゲートに接近して配置すると、転送トラ
ンジスタのソースまたはドレインの一方の電極の
接合の深さが、実質的に極めて深くなり、転送ト
ランジスタのパンチスルーによりリーク電流（も
れ電流）が生ずることによる短チヤンネル効果が
顕著に現れてしまう。これにより、メモリセルが
設計どうりに動作しなくなり、情報保持特性の悪
化を生じ、基本性能の低下をまねく。

以上のように、トレンチキヤパシタセルは、小
型で蓄積容量が大きいという特徴を持ちながら、
高集積化していくにあたり、キヤパシタどうしの
間隔を広くとらなければならない上、キヤパシタ
と転送トランジスタの間隔も広くとらなければな
らないという、高集積化に反する問題点を生じて
いた。加えて、このようなトレンチキヤパシタセ
ルでは、基板内に広い面積で蓄積電極から延びる
空乏層が拡がつているが、これはα線照射によつ
て基板内に発生した小数キヤリアを捕護しやす
く、蓄積容量を余程大きくしないと、α線障害が
発生じやすいという問題点も同時に生じていた。

本発明は上記問題点を除くためにトレンチキヤ
パシタの部分から生じるパンチスルー、及び転送
トランジスタの短チヤンネル効果、及びα線障害
の影響を受けずかつキヤパシタどうし、及びキヤ
パシタと転送トランジスタの間隔を十分に接近さ
けせることができ高集積化の可能な半導体記憶装
置とその製造方法を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は上記問題点を解決し、その目的を達成
するために、基板に堀込まれた溝）の内面に絶縁
膜が形成され、その上面に蓄積電極板、キヤパシ
タ誘導体膜、セルプレートの順に溝内部に層が形
成される構成からなるキヤパシタを有する。蓄積
電極は、転送トランジスタのソースまたはドレイ
ン領域を構成する不純物導入領域に接続されると
共に、転送トランジスタのゲート電極（ワード
線）の上方まで延設されている。キヤパシタと転
送トランジスタとは、溝内面に形成された上記絶
縁膜が上記不純物導入領域に接触する位置まで近
設されている。セルプレートは、誘電体膜上に蓄
積電極の上面および側面を覆うように形成されて
いる。

〔作用〕

上記構成により、キヤパシタは蓄積電極板とセ
ルプレートにはさまれたキヤパシタ誘電体膜の部
分に形成され、溝外部の基板部分と上記キヤパシ
タ部分は、溝内面の絶縁膜により電気的に絶縁さ
れるため、キヤパシタどうし、またはキヤパシタ
と転送トランジスタと接近させても、パンチスル
ー、及び短チヤネル効果、及びα線障害は生じな
いという作用を有する。

〔実施例〕

以下、本発明の実施例につき、詳細に説明を行
なう。

第１図は本発明によるダイナミツクRAMセル
の断面図であり、第２図はその平面図である。第
１図及び第２図おいて、ｐ型シリコン基板１の表
面部分に、ｎ型シリコンを材料とするドレイン
２、及びソース３が形成される。これは平面的に
は、第２図の活性領域とフイールド酸化膜の境界
１６の下部に形成される。また、ドレイン２とソ
ース３の中間部分の上方に、フイールド酸化膜１
２を介して、ポリシリコン（モリブデンやモリブ
デンシリサイト等でも良い）を材料とするワード
線４が形成される。これは第１図においては紙面
に垂直方向である。このワード線４は第２図の交
差部分１７において、ドレイン２及び、ソース３
と共に転送トランジスタとなるべく、ゲート電極
を形成する。次に、ｐ型シリコン基板１には、ソ
ース３に接して溝５が堀られる。これは、平面的
には第２図の溝外壁１５で示すように四角形状で
ある。溝５の内側面には、まず、SiO₂などを材
料とする絶縁膜（酸化膜）６が形成され、その表
面にポリシリコンを用いて蓄積電極７が形成され
る。蓄積電極７は、平面的には溝５を覆い、かつ
溝５内からワード線４（転送トランジスタのゲー
ト電極）の上方まで延在するように形成され、蓄
積電極と転送トランジスタ間のコンタクト８によ
つて、転送トランジスタのソース３と接続され
る。なお、ソース３は、溝５の内面上に形成され
た絶縁膜６と接触する位置に形成されている。そ
して、蓄積電極７の表面には、ポリシリコン層の
酸化膜を材料とするキヤパシタ誘電体膜９が形成
され、さらに、その内側はポリシリコンを材料と
するセルプレート１０によつて埋められる。セル
プレート１０は、平面的には溝５において形成さ
れるキヤパシタ全体を覆うように形成され、すな
わち蓄積電極７の上面および側面を覆うように形
成される。そして、セルプレート１０の上方に
は、フイールド酸化膜１２を介して、アルミなど
を材料とするビツト線１３が形成される。これ
は、平面的には活性領域とフイールド酸化膜の境
界１６に沿つて形成され（第２図）、ビツト線コ
ンタクト１４によつて転送トランジスタのドレイ
ン２と接続される（第１図、第２図）。また、隣
接する溝に形成されるキヤパシタは、電気的には
セルプレート１０によつて接続されるが、物理的
には厚いフイールド酸化膜１１によつて分離され
る。

以上のような構成のダイナミツクRAMセルに
おいて、キヤパシタは、溝５の内部の蓄積電極７
とセルプレート１０にはさまれたキヤパシタ誘電
体９の部分に形成される。そして、このキヤパシ
タ部分は、溝５の外部のｐ型シリコン基板１と、
絶縁膜６を介して電気的に絶縁されている構造と
なつている。従つて、隣接する溝５をどんなに接
近させても、キヤパシタ間のパンチスルーが起こ
らず、かつ、転送トランジスタのドレイン２また
ソース３との接合も実質的に深くなることはない
ので、短チヤネル効果が起こることはないという
特徴を有する。このことから、セルの転送トラン
ジスタのトレンチキヤパシタ間、並びに隣接する
セル間を可能な限り接近させることが可能とな
る。しかも、蓄積電極７をワード線４上へも延在
させることにより、トレンチキヤパシタにスタツ
クキヤパシタを加えた構成となつて容量増大を図
るとができる。さらに、転送トランジスタのパン
チスルーを生じにくく、サブスレツシヨルド電流
（リーク電流）が低く抑えられセルの電荷保持特
性も良くなる。さらに、蓄積電極７のほとんどが
絶縁物で覆われており、すなわちトレンチキヤパ
シタを絶縁膜６で基板１から分離し、また容量の
一部をスタツクキヤパシタで構成したためα線照
射によつて発生した小数キヤリアを捕獲する率が
極めて低く、α線障害も生じにくいという特徴を
有する。

次に、第１図及び第２図で示した構造のダイナ
ミツクRAMセルの製造方法につき説明を行な
う。第５図〜第７図はその製造工程の説明図であ
る。以下、これらの図に従つて説明を行なう。ま
ず、公知な方法により、Ｐ型シリコン基板１上
に、選択酸化によりアイソレーシヨン領域１１
（材質はSiO₂）を形成する（第５図）。次に、こ
のアイソレーシヨン領域１１なる厚い酸化膜を含
めて、キヤパシタ形成用の、例えば深さ5μｍの
溝５を堀る。この際、溝５におけるアイソレーシ
ヨン領域１１に接する側の側面が基板１の主面に
対して略垂直となるようにする。従来のトレンチ
キヤパシタセルにおいては、キヤパシタ部分の活
性領域内に穴を堀つており、アイソレーシヨン部
分を含めて堀られることとはなかつた。これは、
主に、アイソレーシヨン部分の最小幅以下にトレ
ンチどうしが接近すると、キヤパシタ間のパンチ
スルーが生じるため、そのように接近して堀られ
ることはなかつたためである。次に、転送トラン
ジスタ用のゲート酸化膜６（材質はSiO₂）を成
長させる。この膜厚は例えば、250Å（オングス
トローム＝１×10^-8cm）とする。この工程におい
て、同時に溝５の内壁にもほぼ同じ厚さの酸化膜
が成長する。次に、転送ゲート（転送トランジス
タのゲート電極となるべき部分）と同時に、ワー
ド線となるポリシリコン層４（または、モリブデ
ンやモリブデンシリサイド等でも良い）を形成す
る。当該層の上部には次の工程の都合上、SiO₂
またはSi₃N₄等の酸化膜（第１図のフイールド酸
化膜１２の一部）を重ておく（第６図）。続いて、
転送ゲート側面、及び溝５の内壁面を含めて全面
を酸化し、転送トランジスタのドレイン２及びソ
ース３を形成するイオン注入を行ない、転送トラ
ンジスタと蓄積電極（次の工程において形成され
る）を接続するコンタクト孔８を開孔し、蓄積電
極となるポリシリコン層７を形成する。この層は
厚さ1500Å程度で充分である。また、この層は転
送トランジスタの伝導型と同極性、すなわち、ｎ
チヤネルトランジスタに対してはｎ型にドーピン
グしておく（第７図）。次に、当該ポリシリコン
層７の表面を酸化し、蓄積キヤパシタ誘導体膜９
とする。この酸化膜厚は例えば150Åとする。そ
して、従来のトレンチキヤパシタと同様の溝の中
をポリシリコン等で埋め、これをセルプレート電
極１０とする。最後に、ビツト線コンタクト１４
をセルフアラインコンタクト工程で形成し、アル
ミ層でビツトを線を形成し、第１図の構造を完成
する。なお、当該コンタクトの形成は、マスク合
せによつても良いが、小型化のためセルフアライ
ンとする。

上記の工程により、第１図及び第２図で前記し
たダイナミツクRAMセルの製造が可能となる。
この製造方法によれば、前記特徴を生かして、溝
５、すなわちキヤパシタの間隔をできる限り近接
することが可能となる。ただし、実際には、蓄積
電極７をパターニングする時のパターン間ギヤツ
プ（第７図のフイールド酸化膜１１の上にはり出
した部分）によつて制限される。これは、パター
ニングの際のリングラフイ技術による制限である
が、工程をより厳密化し、電子ビーム露光等の技
術を用いればさらに小型化できるため、従来のト
レンチキヤパシタにおけるパンチスルーのごとき
物理的制限ではないという点で、解決が容易であ
る。また、キヤパシタ部（溝５）の平面寸法は、
転送トランジスタと同等に小型にすることが可能
となるので、従来例と異なり、転送トランジスタ
とキヤパシタを交互に配置する必要はなくなる。
さらに、従来のトレンチキヤパシタにおいては、
トレンチ内壁に露出するｐ型シリコン基板の面方
位によつて、その酸化速度が異なるため、酸化膜
厚を均一にすることが難しく、キヤパシタの耐圧
は酸化膜の薄い部分で制限されていた。しかし、
本発明においては、蓄積電極７のポリシリコン層
の表面に酸化膜が形成されるため、ポリシリコン
の特性となり、前記酸化膜厚の均一性が良いとい
う特徴を有する。

なお、上記製造方法の場合、転送トランジスタ
のゲート（ワード線４）は始めに形成したが、絶
縁物で囲まれた溝の内部にキヤパシタを形成した
あとに形成してもよい。このような製造方法にす
ると、蓄積電極となるポリシリコン層を、一旦ｐ
型シリコン基板表面露出部（溝内壁は絶縁膜）上
に全面にわたつて付着させ、当該ポリシリコン層
のうち、キヤパシタ電極として用いる部分以外の
部分をエツチング除去し、かかる部分に転送トラ
ンジスタを形成することになる。この場合、ポリ
シリコン層の基板に対するエツチングコントロー
ルは、さほど容易ではなく、また、エツチング面
に形成された転送トランジスタのゲート耐圧をは
じめとする諸性能が、初期の基板面に形成したも
のと比べて悪化しやすいという傾向がある。しか
し、これらの問題は表面処理などの適当な工程工
夫によつて、比較的容易に解決することが可能で
ある。このような製造方法を用いれば、ワード線
４はキヤパシタ上を立体的に交差することが可能
となるので、必要に応じて、従来のセルと同様
に、キヤパシタと転送トランジスタをワード線方
向に交互に配置するレイアウトも可能となる。加
えて、本発明による構造のダイナミツクRAMセ
ルを用いれば、メモリセルをＣ−MOSのウエル
内に形成した時に、ウエルの深さよりも深いキヤ
パシタの形成が可能になる。これは、ウエルを余
り深くできないｎ−ウエルの時（深さ１〜2μｍ
程度）に、キヤパシタを形成する溝の深さ５〜
6μｍと深くできるための効果的である。すなわ
ち、ウエルは深くするとラツチアツプが起こりや
すいため浅くする必要があり、一方、溝は深いほ
どそこに形成されるキヤパシタ容量が大きいの
で、両者を矛盾なく両立させるためには本発明が
特に効果的である。一例として、第８図に、ｎ型
シリコン基板１に形成されたｐ型ウエル１ａの深
さよりも深くまで溝５を掘込んだ構造を示す。第
１図に示したようにウエルを用いないタイプで
は、蓄積電極７と脱縁膜６とｐ型基板１の間で寄
生MOSができ、基板１内には寄生MOSのチヤネ
ル下空乏層が発生する。これは、蓄積電極７に
“１”レベル（例えば4V）を書き込み、ｐ型基板
１が−3Vの時、ゲートが相対的に正バイアスさ
れるためである。もしここでα線が寄生MOSの
空乏層に当たつたとすると、これによつて発生し
た電子・正孔対のうち電子はポテンシヤルが最も
低い（すなわち電位が最も高い）n⁺領域である
ソース３に向かつてドリフトして流れ込む。この
ような理由から、第１図のような構造ではまだソ
フトエラーを起こす可能性がいくらかある。これ
に対し、第８図のようにｎ型基板１を用いてｐ型
ウエル１ａを形成し、このｐ型ウエル１ａを貫通
するように溝５を形成すると、寄生MOSの空乏
層は図中に破線で示すようにｐ型ウエル１ａ内だ
けに広がる。なお、ｎ型基板１は電源V_CC＝5Vに
バイアスするものとする。この場合、上記寄生
MOSを等価回路で示すと第９図に示すようにな
り、すなわち電極３をソース(S)、ｎ型基板１をド
レイン(D)とし、ゲート(G)・ソース(S)間が接続され
た形となる。ここでもしα線が当たつて電子が寄
生MOS空乏層中に発生したとすると、この場合
にポテンシヤルが最も低いのはｎ型基板１である
から、電子はｎ型基板１側へ逃げる。このため電
子は電極３に入らず、全くソフトエラーを起こさ
なくなる。

〔効果〕

本発明によれば、キヤパシタ間のパンチスル
ー、転送トランジスタの短チヤネル効果、及びα
線障害などを防止し、かつ、メモリセルの高集積
化が可能となる。さらに、キヤパシタ誘電体膜の
膜厚の均一性が良いため、キヤパシタの耐圧を高
くすることができる。加えて、メモリセルをＣ−
MOSのウエル内に形成した時に、ウエルの深さ
よりも深いキヤパシタの形成が可能となり、メモ
リセルの性能を向上させることができる。

【図面の簡単な説明】

第１図は本発明によるダイナミツクRAMセル
の断面図、第２図は本発明によるダイナミツク
RAMセルの平面図、第３図は従来のダイナミツ
クRAMセルの一実施例の平面図、第４図は従来
のトレンチキヤパシタセルの断面図、第５図〜第
７図は本発明によるダイナミツクRAMセルの製
造方法の説明図、第８図は本発明の他の実施例に
よるダイナミツクRAMセルの断面図、第９図は
第８図に示したセル内に生じる寄生MOSの等価
回路を示す図である。１……Ｐ型シリコン基板、５……溝、６……絶
縁膜、７……蓄積電極、８……蓄積電極と転送ト
ランジスタ間のコンタクト、９……キヤパシタ誘
電体膜、１０……セルプレート、１１，１２……
フイールド酸化膜。

Claims

【特許請求の範囲】１一導電型半導体基板主面より基板内に掘込ま
れた溝と、この溝の内面に形成された絶縁膜と、
該絶縁膜上に形成された蓄積電極と、該蓄積電極
上に形成された誘電体膜と、該誘電体膜上に前記
蓄積電極の上面および側面を覆うように形成され
た対向電極とからなるキヤパシタと、該キヤパシ
タに隣接して半導体基板に形成されるとともに前
記キヤパシタに電気的に接続された転送トランジ
スタとからなり、前記蓄積電極は前記転送トラン
ジスタのソースまたはドレイン領域を構成する不
純物導入領域に接続されるとともに前記転送トラ
ンジスタのゲート電極の上方まで延設され、かつ
前記キヤパシタと前記転送トランジスタとは前記
溝内面の前記絶縁膜が前記不純物導入領域に接触
する位置まで近設されていることを特徴とする半
導体記憶装置。２前記溝は、アイソレーシヨン用の絶縁膜を含
めて前記基板内に掘込まれ、前記アイソレーシヨ
ン用の絶縁膜に接する側の側面が前記基板主面に
対して略垂直となる構造を有することを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。３前記半導体記憶装置におけるメモリセルアレ
ーは、前記一導電型半導体基板に対して逆導電型
のウエル領域内にあり、かつ、前記溝は該ウエル
の深さよりも深く掘込まれた構造を有する特許請
求の範囲第１項または第２項記載の半導体記憶装
置。４半導体基板にアレソレーシヨン用の絶縁膜を
含めて溝を形成し、該溝の前記絶縁膜に接する側
の側面が前記基板主面に対して略垂直となるよう
にし、前記基板表面及び前記溝内面に酸化膜を形
成してそれぞれゲート酸化膜及び溝用絶縁膜と
し、次に転送ゲートとともにワード線を形成する
導電層を形成し、該転送ゲートの表面を絶縁膜で
被覆してから転送トランジスタのソース・ドレイ
ン領域をその一方が前記溝用絶縁膜と接触する位
置に形成し、次に前記溝用絶縁膜と接触して形成
されたソースまたはドレイン領域に接続されると
共に前記溝内の前記溝用絶縁膜上から前記導電層
の上方まで延在する導電層を形成して蓄積電極と
し、該蓄積電極の表面に誘電体膜を形成し、該誘
電体膜上に前記蓄積電極の上面および側面を覆う
ように導電層を形成してセルプレート電極とし、
次に前記蓄積電極とは接続されないソースまたは
ドレイン電極と接続されるビツト線を形成するこ
とを特徴とする半導体記憶装置の製造方法。