JPS5982761A - 半導体メモリ - Google Patents

半導体メモリ

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JPS5982761A
JPS5982761A JP57192478A JP19247882A JPS5982761A JP S5982761 A JPS5982761 A JP S5982761A JP 57192478 A JP57192478 A JP 57192478A JP 19247882 A JP19247882 A JP 19247882A JP S5982761 A JPS5982761 A JP S5982761A
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groove
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川本　佳史
Masanobu Miyao
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリに係シ、特に平面面積を増大する
ことなく大容量を実現し、大規模化に適する１トランジ
スタ型ダイナミ、りＭＯＳメモリに関する。
〔従来技術〕
ＭＯ８ダイナミ、クメモリは１９７０年初頭にＩＫｂの
ダイナミックランダムアクセスメモリ（以下ｄ　ＲＡＭ
と略す）が発売されてから、３年　　・に４倍の大規模
化が達成されてきた。しかるに、このメモリチップを入
れるパッケージは、主に１６ピンＤ工Ｐ（デュアルイン
ランパッケージ）が用いられてきておシ、チップを入れ
るキャビティサイズも制限されていることから、メモリ
チップも４倍の大規模化に伴なってもたかだか１．４倍
程度にしか増大していない。（またｄＲＡＭは大量に用
いられることから、コスト面でもチップ増大をおさえる
必要がある。）従って、１記憶容量率位たる１ビット分
のメモリセル面積も大きく減少しており、４倍の大規模
化に伴なって、約１／３に微小化している。キャパシタ
容量ＣはＣ＝εＡ／Ｔ、　　（ここでε：絶縁膜の誘電
率、Ａ：キャパシタ面積、Ｔ１：絶縁膜厚）で表わされ
るので、面積人が１／３になればεとＴが同じである限
６ｃもまた１／３になる。記憶容量としての信号量Ｓは
、貯えられる電荷量Ｑ８に比例しておし、Ｑ、はＣと記
憶電圧ｖ８　との積であることから、Ａが小さくなれば
比例してＱｓも小さくなシ、信号Ｓはそれに伴なって小
さくなる。
雑＃電圧をＮとすれば信号対雑音比（Ｓ／Ｎ比）はＳの
減少に伴なって小さくなり、回路動作上大きな問題とな
る。従って通常はＡの減少分をＴ。
の減少で補なってきており、４Ｋｂ　、１６Ｋｂ　。
６４ＫｂとｄＲＡＭが大規模化されるに伴ない、絶縁膜
としてのＳｉＯ２膜の典型的な厚さＴ１は、１１００ｎ
、７５ｎｍ、５０ｎｍと小さくなってきた。
さらに最近、パッケージなどに含まれる重金属（Ｕ、Ｔ
ｈ等）から放射されるα粒子によってＳｉ基板内に約２
００ｆＣの電荷が発生して、これが雑音となることが確
認され高信頼動作上信号量としての電荷もほぼ２００ｆ
Ｃ以下にすることが困難となってきた。
従って絶縁膜をさらに加速して薄くすることが実行され
ており、この場合には絶縁膜の絶縁破壊が問題となって
きた。ＳｉＯ２膜の絶縁耐圧電界は、最大１０　’　Ｖ
　／　ｃｍであわ、従って１０ｎｍのＳｉＯ２膜はＩＯ
Ｖ印加によってほとんど永久破壊を起すか、あるいは劣
化する。また永久破壊を起さないまでも最大電界付近で
使用することは、長期信頼上大きな問題である。
〔発明の目的〕
本発明の目的はこれらのメモリセルの微小化に伴なうα
粒子による擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深
刻化に対処し、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キャパシタ面積Ａを保つか、ある
いは増大できる方法を提供することである。
〔発明の概要〕
本発明の骨子は、Ｓｉ基板に堀り込んだ溝の側壁部をプ
レートとし、この溝に絶縁膜でへだてて埋め込んだ電極
をキャパシタ電極の主部として用いることにより平面面
積を増大することなく電極面積を増大することにある。
これによシ、絶縁膜を薄くしてその絶縁膜の破壊、劣化
の恐れを増大させることなしに所望のキャパシタ容量を
得ることができる。
〔発明の実施例〕
第１図はｌトランジスタ型ｄＲＡＭメモリセルの構成図
を示すものであシ、電荷を貯えるキャパシタ１とスイッ
チトランジスタ２で構成され、スイッチトランジスタの
ドレインはビット線３に接、続されておシ、ゲートはワ
ード線４に接続されている。
このメモリセルは、キャパシタ１に貯えた信号電荷をス
イッチトランジスタ２によって読み出すことによって動
作が行われる。実際にＮビットのメモリを構成するには
メモリアレーを形成するが、大別して以下に述べる２つ
の方法がある０第２図には信号を差動で増幅するセンス
アンプ５に対し、両側にビット線３−１と３−２を配列
するいわゆる”開放ビット線”構成を示す０これは１本
のワード線４−！に対して一方のビット線３−１のみが
電気的に交叉しているものであシ、ビット線３−１と３
−２の信号の差をセンスアンプ５で検出するものである
。
第３図は他方の”折シ返しビット線”構成を示すもので
あシ、センスアンプ５に接続されている二本のビット線
３−１．３−２が平行に配列されており、一本のワード
線４−１が二本のビット線３−１．３−２と交叉してい
る。
後述する本発明の実施例は主に折り返しビット線構成の
場合を示すが、同様に開放ビット線構成にも適用可能で
ある。
第２図と第３図に示すようにピッ）ｆｆｓ３−２の寄生
容量６の値をＣＤとし、メモリセルのキャパシタ１−２
の値を０８とすれば、このメモリアレーの主要な性能指
標の一つがＣ８／ＣＤ　となる。
このメモリアレーの８７Ｎ比はＣ８／ＣＤと一対一対応
しており、メモリセルのキャパシタの値を大きくすると
同時に、ビット線３の寄生容量ＣＤの値を小さくするこ
とも同様にＳ／Ｎ比を向上することになる。
第４図に折り返しビット線方式のメモリセルの平面の１
例を示す。通常１１００ｎ　以上の厚いフィールド酸化
膜に囲まれた活性領域７の一部がキャパシタを形成する
ため、プレート８で覆われている。スイッチトランジス
タを形成する部分と、８ｉ基板上のドレインヘビ、ト線
電極接続を行うコンタクト孔９の部分はプレート・８が
選択的に除去されており、この部分にワー）−線４−１
．４−２が被着されて、スイッチトランジスタ２を形成
している。理解を助けるため第５図には、第４図のＡＡ
’断面図を示す。
以後説明の便のためトランジスタはｎチャネル型を用い
た例を示す。ｐチャネル型にするには、一般にＳｉ基板
と拡散層の導電型をそれぞれｎチャネルの場合と逆にす
ればよい。
第５図に示した従来のメモリセルは、ｐ型、１０Ω−ｃ
ｍ程度の８ｉ基板１０上に、通常は１００〜１１０００
ｎ厚程度のフィールドＳｉＯ２膜１１を５ｉ３Ｎ４を熱
酸化マスクとして用いるいわゆるＬＯＣＯ８法によって
選択的に被着する。この後リンやＡｓ添加した多結晶Ｓ
ｉ（以下ｐｏｌｙ８ｉと略す）に代表されるプレート８
を選択的に被着し、このｐｏｌｙ　　８ｉ　のプレート
８を酸化して、第１＃間酸化膜１３を形成する。しかる
後に、ｐｏｌｙ　８ｉ＋Ｍｏシリサイド、あるいはりフ
ラクトリー金属（ＭｏやＷ等）に代表されるワード線４
を被着し、リンやＡｓをイオン打込みすると、プレート
８とワード線４の被着されていない活性領域にｎ　の拡
散層１５が形成されて、スイッチトランジスタ２のソー
スとドレインとなる。この後リンを含んだいわゆるＣＶ
Ｄ法にょるＰＳＧ（ｐｈｏｓｏｈｏ−ｓｉｌｉｃａｔｅ
　ｇｌａｓｓ　）を２００〜１１０００ｎ厚に被着して
第２層間絶縁膜１４を形成しＡＩ電極で代表されるビッ
ト線３の拡散層１５への接続を行う部分にコンタクト孔
９を形成してビット線３を選択的に被着する。
このメモリセルにおいては、記憶容量となるキャパシタ
１の領域１６は第４図の斜線で示される部分であ夛、メ
モリセル自体が小さくなればまた領域１６も小さくなり
、ゲート酸化膜１２を薄くしない限シ、前述したように
キャパシタ容量ＣＢが小さくなシメモリ動作上大きな障
害となる。
上記説明では、便宜上、プレート８とワード線４（すな
わちスイッチトランジスタ２のゲート）下の絶縁膜は同
じ８ｉ０２膜１２としたが、メモリセルのキャパシタの
値Ｃ８を大きくすることを主目的とし、グレート８下の
絶縁膜は、５ｉｎ２とＳ　ｉｓ　Ｎ　４のどちらか一方
あるいは両方を用いて１層〜３層構造の絶縁膜が用いら
れることもある。
本発明は従来の上記構造の欠点を補ない、平面面積を拡
大することなくＣ８を増大することを目的としている。
以下実施例を用いて本発明の詳細な説明する。
まず第６図に本発明の１つの実施例の平面図を示す。第
４図に示した従来のメモリセルと対比して異なる点はＳ
ｉ基板１０に堀シ込んだ溝１７の側壁部に８ｉ基板と同
等型の低い抵抗層を設け、とれをプレート８とし、この
溝に埋め込んだ電極をキャパシタ電極２０としたところ
にある。
以下本発明にかかる半導体メモリの製造工程を詳細に記
す。まず第８図に示すように、ｐ型、１〜２０Ω−ｃｍ
のＳｉ基板１０に前述のＬＯＣＯ８法でフィールド酸化
膜１１を形成した後ＦやＣＩを含むガス例えばＳＦ、や
ＣＣ７４等を主成分とした平行平板型プラズマエツチン
グで所定の大きさの溝１７を形成する。通常は１〜５μ
ｍ深さのエツチング溝を形成するので、通常のホトレジ
ストで一旦ＣＶＤ５ｉ０２１１Ｋに溝のパターンを転写
し、とのＣＶＤ５ｉ０２膜をマスクとして溝１７を形成
する。この後よく知られた拡散法等によって８ｉ基板と
同導電型の導電率１Ω−ｃｍ以下のｐ＋層８を溝の側壁
と下部に形成しプレート８とする。
その後第９図に示すように、　８ｉ０　　や５ｉ３Ｎ４
の単層あるいはそれらの複合膜、あるいはＴａ２０５等
で代表されるキャパシタ絶縁膜１８を被着する。
このキャパシタ絶縁膜１８の所定の部分にＳｉ基板１０
に達するキャパシタ電極接続孔２ｏを形成し、この接続
孔２０を介して、ｐｏｌｙ　　Ｓｉ　　のキャパシタ電
極１９をＳｉ基板１ｏに接続されるように所定の部分に
被着する。ｐｏｌｙ　　８ｉ１９の厚さが溝１７の向壁
間幅の１／２以上であれば第９図に示すごとく溝１７は
ほぼｐｏｌｙ　　５ｉ１９で埋めることかできる。ｐｏ
ｌｙ　　Ｓｉ　１９は導電性を持たせるため、Ｐ＋Ａｓ
を添加するので結果として８ｉ基板１０中にｎ＋の拡散
層１５が形成される０ ０ その後第１０図に示すように、ｐｏｌｙ　　５ｉ１９を
８００〜１１００℃の乾燥あるいは湿式酸化法で酸化し
、１００〜２００ｎｍの第１層間絶縁膜１３を形成し、
スイッチトランジスタ２を形成すべき部分に１０〜５０
ｎｍ厚のゲート酸化膜１２を形成しさらにその上にｐｏ
ｌｙ　　Ｓｉや、ＭＯシリサイド、あるいはＭｏ、Ｗ等
のゲート（ワード線４）を被着する。その後イオン打込
み法でＡｓ等を打込み、ｎ＋拡散層１５を形成する。
さらにＣＶＤＰＳＧで代表される第２層間絶縁膜１４を
被着してｎ＋拡散層１５へのコンタクト孔９を形成し、
ＩＬＩに代表されるビット線３を被着する。
このようにすることによって、キャパシタ１は、キャパ
シタ絶縁膜１８とそれをはさんだ二つの電極すなわちキ
ャパシタ電極１９とプレート８によって形成される。プ
レート８がＳｉ基板１０と同じｐ型であるとすると、キ
ャパシタ電極１９が正電位になるので最大の電位でプレ
ート８表面が空乏化あるいは反転層が形成されないよう
に十分にｐ型不純物濃度を高めておく必要がある。一方
、プレート８をｎ型にした本発明の他の実施例の場合に
はキャパシタ電極１９が正電位となったとしても、プレ
ート８表面は蓄積態であるから問題はない。プレート８
をｎ型とした場合には、第６図の溝１７に示すように、
溝１７の周辺にｎ＋層が離間して設けられているので、
これらを接続する必要があり、第１１図に示すようにＳ
ｉ基板にｎ型を用い、この表面上にｐ型のエピタキシャ
ル層を形成すれば離間したプレート８はすべてｎ型のＳ
ｉ基板１０に接続される。このＳｉ基板は接地電位にし
うるので雑音電圧の影響も小さい。製造法は第８図〜第
１０図で説明した前実施例のＳｉ基板のかわりに、エピ
タキシャル層２１を積層したＳｉ基板１０を用いればよ
い。
第１２図に本発明の他の実施例を示す。前述の実施例の
キャパシタ電極１９はプレート８との間でキャパシタ１
を形成しているが、本例は、第１層間絶縁膜１３を介し
て第２プレート２２を被着し、この間でもキャパシタを
形成している点に特徴がある。この場合プレート８との
間のキャパシタに本キャパシタが加わるのでよシ犬容量
のキャパシタを得ることができる。また接地電位にしう
る第２プレート１３はキャパシタ電極１９のシールドと
もなシ、雑音に強い。
以上の本発明の実施例はスイッチトランジスタ２をＳｉ
基板１０かエピタキシャル層２１表面上に形成したもの
である。第１３図に本発明の他の実施例を示す。
すでに上記実施例で説明したようにキャパシタ絶縁膜１
８を被着した後にＳｔの単結晶膜を形成し、後の工程で
キャパシタ電極１９と拡散層部１５になる部分を含む８
０Ｉ　（５ｉｌｉｃｏｎ　ＯｎＩ　ｓｕｌ　ａｔｏｒの
略）構造を形成する。これは全面あるいは一部の面に多
結晶あるいは無　形（ａｍｏ−ｒｐｈｏｕｓ　）の８ｉ
膜を被着しておき、全面あるいは一部の面をレーザー光
や熱ヒーターで加熱し、一度溶解するかあるいは固相の
ままで絶縁膜上に単結晶層２３を成長させるものである
。（第１３図には示していないが、８０Ｉ構造のＳｉ膜
の一部を８ｉ基板１０に接触しておくと、単結晶化が容
易に行えるので利点が大きい。） その後８０Ｉ部２３上にゲート酸化膜１２さらにはゲー
ト４を被着し、ｎ＋層を形成して一方はキャパシター１
ｔ１９とし、他方はビット線３に接続される拡散層１５
とする０その後の工程は前実施例と同様である。本実施
例は、スイッチトランジスタ２が８ｉ基板１１上にない
ので、基板１１は任意の導電型をとりうる。すなわちｎ
型にすれば特にプレート８を設けなくてもＳｉ基板１０
そのものがプレートとなる。
一般に本ダイナミックメモリはメモリセルの周辺に程々
な機能をもった周辺回路を形成するのでＳｉ基板１０全
体をｎ型にはし難いが、この場合にはプレート８を設け
ればよいし、メモリセルの部分だけｎ型にすればよい。
また第１３図の実施例には第２プレートを用いていない
が、第１２図に示した実施例で用いた第２プレート２２
を設けることもできる。
以上本発明の詳細な説明では第６図に示したごとく溝１
７の平面パターンは単純な長方形の場合を用いたが、キ
ャパシタ電極１９のプレート８に対向する面は大きけれ
ば大きい程キャパシタ容量は増大するので、第１４図（
ａ）〜（Ｃ）に示すように、（ａ）＜Ｌ型に溝１７が入
りくんでいる場合、（ｂ）小さな溝が２つ以上設けられ
ている場合、（Ｃ）リング状に溝１７が形成されている
場合は単純な長方形よ）は同平面面積でいづれもキャパ
シタ容量を増大しうる。
以上説明した実施例は多くの選択肢あるプロセスの中か
ら選んでいる。従って各工程には種々な代替が可能であ
るが、いずれの場合においても、基板に形成した溝の側
壁をキャパシタの一部とすることは共通している。
上記実施例では、本発明を、ワード線４がメモリセルア
レー内で連続的なゲートとして説明したが、メモリセル
内のスイッチングトランジスタ２ノｐｏｌｙＳｉ　　の
トランスファーゲート４をメモリセル間で連続して形成
することなく離間して形成し、新たなコンタクト孔を介
してＡｊのワード線４で接続することもできる。こうす
ると従来から多くの実績のある多結晶Ｓｉゲートの信頼
性と、ＡＩの抵抗の低いことから、高速のメモリのスイ
ッチング時間をうろことができる。
上記のように、本発明の趣旨は、基板に堀シ込んだ溝の
側壁をキャパシタの１部とすることにある。従って基板
の溝以外の部分、たとえば基板表面部、あるいは従来か
ら知られている多結晶５ｉ−８ｉ３Ｎ４膜−多結晶Ｓｉ
で構成されるすなわち第にプレート２２等の積層コンデ
ンサーを基板表面上に形成して、これを側壁部のキャパ
シタと並列に接続してさらにＣ８を大としても、本発明
の趣旨は損われることはない。
またスイッチトランジスタは、８０１層中で８ｉ基板と
平行に形成されているが、第１５図に示すように８０Ｉ
層２３の縦方向に、トランジスタチャネル部２４を形成
することもできる。本縦型チャネルトランジスタは、８
０Ｉを用いるすべてのメモリセルに適用しうる。
また、本発明は冒頭にも述べたように、ｎチャネル型Ｍ
Ｏ８）ランジスタを用いて説明したが、Ｐチャネル型に
するにはすべての不純物の導電型を逆にする不純物を用
いることで達成できる。リンやＡｓはＢ−？Ａｊに、Ｂ
はリン、Ａｓ、Ｓｂ　などに置換すればよい。
〔発明の効果〕
以上本発明を詳細な実施例によって説明してきたが、ス
イッチトランジスタを基板面に形成したものでは同平面
面積で従来型のメモリセルよシキャパシタ容量Ｃ８で２
〜３倍、８０Ｉ層中に形成したものは数倍の０８増加が
可能である。実際には、溝の形状の完全に直平面で構成
されるわけではなく、多少丸みを帯び、また微細部での
りソグラフイの解像力低下のため設計形状が正方形であ
ったとしても、円形になる場合があるが、この場合でも
Ｃ８の減少は１０〜２０％にとどまる。
α線によるダイナミックメモリの誤動作は、Ｃ８が１０
％増加しても１桁以上改善される場合が多いので、Ｃ８
の２倍以上の増加はその規模のメモリの信頼性を上昇す
るばかシでなく、さらに大規模のメモリ実現を可能とす
る。
また本発明は構造上、α線によってＳｉ基板内に発生す
る大量の電子−正孔対は、直接キャパシタ電極１９に流
入することが極めて少なく、特に８０Ｉを用いたもので
は全く流入しないので特にα線に対して強い特長を有す
る。
【図面の簡単な説明】
第１図〜第５図は従来のメモリセルを説明する図、第６
図〜第１５図はそれぞれ本発明の実施例を示す図である
。 符号の説明 １・・・キャパシタ ２・・・スイッチトランジスタ ３・・・ビット線 ４・・・ワード線 ５・・・センスアンプ ６・・・寄生容量 ７・・・活性領域 ８・・・プレート ９・・・コンタクト孔 １０・・・Ｓｉ基板 １１・・・フィールド酸化膜 １２・・・ゲート酸化膜 １３・・・第１層間絶縁膜 １４・・・第２層間絶縁膜 １５・・・拡散層 １６−°°キャ′（シタ領域 １７・・・溝 １８・・・キャパシタ絶縁膜 １９・・・キャパシタ電極 ２０・・・キャパシタ電極接続孔 ２゛１・・・エピタキシャル層 ２２・・・第２プレート ２３・・・ＳＯＩ部 ２４・・・トランジスタチャネル部 １　垣 葛２閏 拓　４■ ８５　図 ８５　目 第８凹 嗅　７　潤 −３ ８ノｌ爾 葛１２目 稟１４函 １７ あ　１５　図

Claims (1)

    【特許請求の範囲】
  1. 情報蓄積部がある容量と絶縁ゲート形電界効果トランジ
    スタを含んでなシ、上記容量は、半導体基板に形成され
    た溝の側壁および底部からなるプレートの主部と、上記
    側壁および底部上に絶縁膜を介して形成され上記電界効
    果トランジスタのソースもしくはドレインと電気的に接
    続されたキャパシタ電極の主部を有することを特徴とす
    る半導体メモリ。
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