JPS61222256A

JPS61222256A - 半導体メモリセル

Info

Publication number: JPS61222256A
Application number: JP60064434A
Authority: JP
Inventors: Toru Mochizuki; 徹望月
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-03-28
Filing date: 1985-03-28
Publication date: 1986-10-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明はＭＯＢ型半導体メモリセルに使用される半導
体メモリセルに関する。

〔発明の技術的背景とその問題点〕

ダイナミック型のＭＯＢ型半導体メモリに使用される従
来のメモリセルとしては第２図に示すようなものが知ら
れている。このメモリセルにはデータ書き込みおよび読
み出し用のＵＯＳトランジスタ１とこの１ＪＯＢ）ラン
ジスタｌのソースおよびドレインの一方に一方電頂が接
続されかつ他方電画がアース電位等の所定電位に接続さ
れた電荷蓄積用の容量２とが設けられており、１７０Ｂ
）ランジスタｌのソースおよびドレインの他方はビット
線ＢＬに、ゲートはワード線ＷＬにそれぞれ接続されて
いる。

上記メモリセルはいわゆる１トランジスタ／１容量型の
ものであり、メモリセルの高集積化への要求により年々
そのセルサイズが小さいものＫされている。このため、
メモリセル全体の微細化とともに、容量２自体の微細化
も必要とされる。しかしながら上記容量２の値を決定す
る一般にシリコン酸化膜からなる誘電体の膜厚は、信頼
性上の問題から一定の膜厚以下に薄くすることＫは困難
が伴う。このため、上記容量２の面積を実質的に増大さ
せるためにシリコン半導体基板に溝を設け、その溝の周
囲に容量を形成するよう々メモリセルが提案されている
（例えば、Ｈ，Ｓｕｎａｍｌ　ｅｔ　ａｌ、ｒｌｌＪＥ
、Ｔｒａｎｓ　ｏｆＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ
　　Ｖｌ）ｌ　　ＥＤ−３１ｒ　ＮＯ，６ＰＰ　　７４
６〜７５３）。

第３図はその素子構造を示す断面図である０ｐｆｆｉの
半導体基板１１の表面領域には前記ＵＯＳト２ンジスタ
ｌのソースおよびドレイン領域となる一対のｎ　型半導
体領域１２および１３が形成されている。また上記基板
１１の所定位置には溝１４が形成されており、この＃１
４の内周面には誘電体であるシリコン酸化膜１５が一定
の厚みで堆積形成されており、さらにこのシリコン酸化
膜１５上には多結晶シリコン層１６が堆積されて前記容
量２の一方電極が形成されている。なお、第３図におい
て１１はトランジスタ１のゲート絶縁膜、１Ｂはトラン
ジスタ１のゲート電極を兼ねた前記ワード線であり、１
９は例えばアルミニウム等の金属からなる前記ビット線
ＢＬであり、２０は素子領域を分離するフィールド酸化
膜である。このような構成のメモリセルでは容量２を半
導体基板１１の内部に立体的に形成しているので、その
平面的な面積を小さくして大きな容量値を得ることがで
きる。

しかしながら、このよりな１トランジスタ／ｌ容量型の
メモリセルでは信号の書き込みには問題は生じないが、
読み出しの際にノイズに弱いという欠点がある。すなわ
ち、信号の読み出しの際にはトランジスタｌを介して容
量２に蓄積されている電荷Ｑをビット線ＢＬに読み出す
ものであるが、この読み出し電荷Ｑはビット線ＢＬに存
在する寄生容量３と容量２とで分配される。従って、例
えば５ｖで容、ｔ２に書き込まれた電荷は、Ｏｖ電位に
されているビット線ＢＬ上に流れ出し、これによりビッ
ト線ＢＬの電位は上昇するが、その上昇の割合いはΔＶ
＝ｃｂ／（ｃｓ＋ｃｂ）となる。ただし、Ｃｓは容量２
の値であり、ｃｂは上記寄生容量３の値である。通常の
半導体メモリでは、一般にビット線ＢＬには多くのメモ
リセルが接続されているのでｃｂはＣ８よりも大きくな
り、その割合いＣｂ　／　Ｃｓは２０程度に設計されて
いる。従って、５ｖで書き込まれた信号は、読み出し時
には０、２５　Ｖ以下に低下する。従来の１トランジス
タ／１容量型のメモリセルを有する半導体メモリでは、
この微少信号をビット線ＢＬに接続されたセンスアンプ
回路で増幅して信号の検出を行なっている。

このような方式のものでは、メモリの高集積化に伴い、
ビット線ＢＬに接続されるメモリセルの増加による寄生
容量３の増大およびさらに微細化に伴う容量２の減少に
より、読み出される信号電圧ΔＶは増々小さくなる。ま
た、高感度のセンスアンプ回路を用いてもビット線ＢＬ
の電位変化を検出するのは非常に困難となってくるので
、このことはメモリの高集積化の大きな障害となってい
る。

このような欠点を改良するものとしてさらに従来では、
特願昭５４−１６０５２１号の出願において電流読み出
し方式の２トランジスタ型のダイナミック型メモリセル
が提案されている。

このメモリセルは第４図に示すようなものであり、前記
第２図のものに対して容ｔ３が取り除かれ、また新たに
もう一つのＶ０８トランジスタ４が追加されている。こ
のトランジスタ４のソースおよびドレインの一方は前記
ビット線ＢＬに、他方は信号読み出し用のワード線ＲＷ
にそれぞれ接続されており、さらにゲートは前記トラン
ジスタ１のソースおよびドレインの他方に接続されてい
る。なお、ビット線Ｂｌ、は信号読み出しの際にも使用
され、トランジスタｌのゲートは前記ワード線ＷＬＯ代
わりに信号書き込み用のワード線ＷＷに接続されている
。

この方式のメモリセルはトランジスタ１によりトランジ
スタ４のゲートに対して信号書き込みが行われ、信号電
荷はこのゲートで保持される。信号読み出しの際はワー
ド線ＲＢに高電位が供給される。このとき、トランジス
タ４のゲ−）Ｋ信号電荷が予め蓄積されていれば、この
トランジスタ４はオン状態となり、ビット線ＢＬにはこ
のトランジスタ４を介してワード線ＲＷから電流が供給
され、寄生容量３は充電されてビット線ＢＬの電位が上
昇する。しかしながら、この方式の場合、トランジスタ
１と４と間の素子分離が必要となり、メモリセルの占有
面積が第３図のものよりも著しく増加するので、高集積
化にとって大きな障害となっている。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
ありその目的は、信号の読み出し量が多くかつ集積化す
る際のセルサイズの小形化を図ることができる半導体メ
モリセルを提供することにある。

〔発明の概要〕

本発明は、信号読み出し用のトランジスタのゲート電極
が半導体基板表面に形成され、かつ信号読み出し用のビ
ット線およびワード線が多結晶シリコン又は単結晶化さ
れた半導体で形成されるとともに、信号読み出し用のビ
ット線は隣接するメモリセルと共通のコンタクト孔を介
して金属配線および信号書き込み用のトランジスタのソ
ース又はドレインに接続され、信号読み出し用のワード
線は他の隣接するメモリセルの信号読み出し用のワード
線とを共有するように接続されたことを特徴とし、信号
の読み出し量の増加と高集積化をなし得るものである。

〔発明の実施例〕

以下、本発明の一実施例を図を参照して説明する。

第６図は、本発明に係る半導体メモリセルの一実施例に
よる回路図である。図において、ＷＢ（ＲＢ）は信号読
み出し・書き込み用のビット線、ＲＷは信号読み出し用
のワード線、ＷＷは信号書き込み用のワード線である。

また、２１および２２は信号書き込み用および読み出し
用のＩＪＯ８）ランジスタであり、２３は信号蓄積用の
容量である。

上記信号書き込み用のＩＪＯ８）ランジスタ２１のソー
スおよびドレインの一方は上記信号°読み出し・書き込
み用のビット線ｗｐ（ＲＢ）に、他方は上記容量２３の
一方電極にそれぞれ接続されており、ゲートは上記信号
書き込み用のワード線ＷＷに接続されている。上記信号
読み出し用のＭＯＳ）ランジスタ２２のソースおよびド
レインの一方は上記信号読み出し用のワード線ＲＷに、
他方は上記信号読み出し・書き込み用のビット線ＷＢ（
ＲＢ）にそれぞれ接続されており、ゲートは上記容量２
３の他方電極に接続されている。

次に上記構成でなるメモリセルの動作を第７因ないしＭ
２Ｏ図のタイミングチャートを用いて説明する。第７図
のタイミングチャートは上記メモリセル□に論理″１”
°のデータを記憶させる場合のものであり、“１”のデ
ータは次のようＫして記憶される。書き込みサイクルの
場合には書き込み用のビット線ＷＢが論理“１”に対応
する電位ｖ１例えば５ｖに充電される。次に上記ビット
線ＷＢが論理′１”にされている期間に信号書き込み用
のワード線ＷＷが５ｖにされる。

すると、信号書き込み用のＭＯＳ）ランジスタ２１がオ
ン状態にされて、容量２３のトランジスタ２１側の電極
が５ｖに充電される。この容るので、容量２３の値をＣ
ｓ、）ランジスタ２２のゲート容量の値をＣｇすると、
トランジスタ２２のゲート電極が接続されたＡ点におけ
る電位Ｖａは次式で与えられる。

’Ｖａ＝（Ｃｓ／（Ｃｇ＋Ｃ５））Ｖ　　−−−−＝−
−−１いまＣｓ＞＞ＣｇであればＶａはほぼＶとなり、
Ａ点すなわちトランジスタ２２のゲート電極には１き込
まれた電圧５ｖがそのまま印加されることになる。そし
てトランジスタ２１がオンとならない限りＡ点の電位は
５ｖに保持される。

す表わち、これにより論理“１″が書き込まれる。

第８図のタイミングチャートは、上記メモリセルに論理
“０”のデータを記憶させる場合のものである。この場
合も上記と同様であるが、ビット線ＷＢがＯｖに保持さ
れているのでＣｓもＯｖのままで、Ａ点もＯＶに保持さ
れる。

次に信号を読み出す場合を説明する。読み出しサイクル
の場合に論理“１”を読み出すときのタイミングチャー
トが第９図のものである。このとき、Ａ点の電位は予め
５ｖにされている。

このためトランジスタ２２はオン状態になっているので
、信号読み出し用のワード線ＲＷが５Ｖになると、トラ
ンジスタ２２を介して信号読み出し・書き込み用のビッ
ト線ＷＢ（ＲＢ）に電流が流れ、このビット線ＷＢ（Ｒ
Ｂ）が論理“１”に充電されて信号の読み出しが行われ
る。

第１０図のタイミングチャートは上記メモリセルから論
理“Ｏｎのデータを読み出す場合のものである。この場
合にＡ点の電位は予めＯｖにされており、トランジスタ
２２はオフ状態のままにされているので、読み出し用の
ワード線ＲＷが５ｖになってもビット線ＷＢ（ＲＢ）に
は電流が流れず、ビット線ＷＢ（ＲＢ）は論理″″０″
にされたままである。

次に、本発明の一実施例に係る半導体メモリセルを製造
工程順に第１図（ａ）〜（ｈ）及び第５図を参照して説
明する。

（１）まず、Ｐ型のシリコン基板３Ｚの表面に周一の技
術によりフィールド酸化膜３２を形成した（第１図（ａ
）図示）。つづいて、全面に厚さ２０００λの８１．Ｎ
、膜３３、厚さ５０００ÅのＳ１０．膜３４を順次形成
した後、この８１０．膜３４上に溝形成用のレジストパ
ターン（図示せず）をフォトリソグラフィにより形成し
た。次いで、このパターンをマスクとしｉ　、　ＣＦ、
ガスを用いた反応性イオンエツチング（Ｒ工ｇ）法によ
り、８１０．膜３４．８１３Ｎ、膜３３を順次エツチン
グした。

次いで、同パターンをマスクとしてＣｊ系を用いたＲＩ
ｇ法により基板３１を深さ３μｍはどエツチングし、溝
３５を形成した。更に、前記レジストパターンを剥離し
、全面にリン・ケイ酸ガラス（ＰＥＧ）膜−゛　− ３６を形成した後、熱処理を施して前記溝３５の内壁及
び底面にＮ一層３７を形成した（第１図（ｂ）図示）。

なお、ＰＳ（）膜の代りに砒素珪酸ガラス膜でもよい。

（２）次に、Ｐ８Ｃ）膜３６を除去した後、９００℃で
１０分酸化を行うことにより、溝３５内に厚さ１００λ
の８１０．からなる酸化膜３８を形成した。つづいて、
全面に厚さ５ｏｏｏλの多結晶シリコン層３９を被着し
た後、ＰＯＣ／、を用いて９００℃でリンの拡散を行っ
た（第１図（Ｃ）図示）。次いで、Ｃｊ　系ガスを用い
て前記多結晶シリコン層３９を全面的にエツチングし、
溝３５の中にのみ多結晶シリコン層３９を埋設した後、
前記８１０．膜３４．８１．Ｎ、膜３３を夫々除去した
（第１図（ｄ）図示）。なお、上記多結晶シリコン層３
９は信号読み出し用のトランジスタのゲート電極と電荷
蓄積用の容量のキャパシタ電極の両方を兼ねる。しかる
後、熱酸化により８１０．からなる酸化膜４０を全面に
成長させた。

更に、ｆｉｓｓ上にこの酸化膜４０を介して８１．Ｎ４
パターン４１を形成した後、前記酸化膜４０上の所定の
位置に多結晶シリコンからなるゲート電極４２を形成し
た。この後、このゲート電櫃４２をマスクとして基板３
１Ｋ例えばヒ素をイオン注入し、Ｎ　型のソース、ドレ
イン領域４３．４４を形成した（第１図（、）図示）。

（３）次に、９００℃で’ｗｅｔ酸化を行い、前記ゲー
ト電極４２等の上に酸化膜４５を形成した。

つづいて、前記ドレイン領域４４に対応する酸化膜４５
を開孔してコンタクトホール４６を形成した（第１図（
ｆ）図示）。次いで、８１．Ｎ、パターン４１を剥離し
た後全面に多面に多結晶シリコン層を被着し、パターニ
ングして一部が信号読み出し用のトランジスタのソース
、ドレイン領域となる多結晶シリコンパターン４１を形
成した。更に１この多結晶シリコンパターン上にレジス
ト４８を溝３５を覆うように形成した後、このレジスト
４８をマスクとして多結晶シリコンパターン４１に例え
ばヒ素をイオン注入した。

しかる後、レーザ照射を行ってヒ素が注入された多結晶
シリコンパターン４１を単結晶化し、Ｈ，中でアニール
を行ってこのパターンの結晶性を改善して信号読み出し
用のトランジスタのＮ＋″型のソース、ドレイン領域４
９．５０を形成し九（第１図（ｇ）図示）。ひきつづき
、レジスト４８を剥離した後、全面に層間絶縁膜５１を
被着し、前記コンタクトホール４６に対応する層間絶縁
膜５１にコンタクトホール５２を形成した。この後、全
面にアルミニウムを蒸着し、パターニングして前記コン
タクトホール５２を介して前記ドレイン領域５０に接続
する読出し・書込みビット線（ＷＢ、ＲＢ）ｓｓを形成
して半導体メモリセルを製造した（第１図（ｈ）及び第
５図図示）。ここで、第５図は第１図（ｂ）の平面図で
ある。ところで、第１図（ｈ）において、基板３１表面
のＮ　型のノース、ドレイン領域４３゜４４及びゲート
電極４２より信号書き込み用のトランジスタが構成され
る。また、レーザ照射により単結晶化されたＮ　型のソ
ース、ドレイン領域４９．５０及びｌｌ３５内の多結晶
シリコン層（ゲート電極）３９より信号読み出し用のト
ランジスタが構成される。更に、溝３５内の多結晶シリ
コン層（キャパシタ電極）３９とこの囲りの基板３１表
面のＮ　層ｓ１の間のｓｉｏ。

膜３８から電荷蓄積用の容量が構成されている。

更には、溝３５内の多結晶シリコン層３９上の多結晶シ
リコンパターン４７の一端は信号読み出し用のワード線
ＲＷに接続され、他端は信号読み出し用のトランジスタ
のドレイン領域５゜を介して読み出し・書き込みビット
線（Ｗ　Ｂ　ａＲＢ）５３に接続されている。

しかして、本発明は、信号書き込み用のトランジスタを
基板３１表面のＮ　型のソース、ドレイン領域４３．４
４及び基板３１上に酸化膜４０を介して設けられたゲー
ト電極４２とから構成し、信号読み出し用のトランジス
タを基板３１上の多結晶シリコンパターン４１の単結晶
化により得られたＮ　型のソース、ドレイン領域４９．
５０及び基板３１表面の溝３５内の多結晶シリコン層（
ゲート電極）３９とから構成し、更に電荷蓄積用の容量
をＴ！＃３８内の多結晶シリコン層（キャパシタ電極）
３９とこの回りの基板表面のＮ一層３７の間のＳｉｎ、
膜２８とから構造となっている。従って、ビット線に接
続されるセルは幾つあっても信号読み出し用のワード線
が“ｌ”にある状態では電荷を十分に供給できるため、
１つのビット線に多くのセルを結合でき、高集積化が可
能となる。

また、大きな容量２３をトランジスタ２１゜２３間に直
結しであるので蓄積される電荷も大きくでき、従来（第
４図）のセルに比べα線などのノイズによる誤動作に非
常に強く、更に電荷量も多いので保持時間も長くできる
。

更に％Ｚ）ランラスタ１容量セル（第２図）の最大の利
点である高集積性と同程度の高密度化が可能になる。

なお、上記実施例では、信号読み出し用のトランジスタ
のゲート酸化膜及び容量の酸化膜として８１０．を用い
たが、これに限らず、８１．Ｎ、、又は８１０．と８１
．Ｎ、との複合膜等を用いてもよい。

また、上記実施例では、溝内に埋設した電極は不純物の
少ない多結晶シリコンを用い、同シクコンを誘電体の一
部として作用させても同様の効果が期待できる。

更に、上記実施例では、ピット線としてＡ／を用いたが
、多結晶シリコンや金属硅化物を用いてもよい。また、
特に信号書き込み用ビット線とワード線にも金４あるい
は金属硅化物配線を用いることも可能である。

〔発明の効果〕

以上詳述し之如く本発明によれば、信号の読み出し量を
増加させるとともに、高集積化が可能な半導体メモリセ
ルを提供できるものである。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は本発明の一実施例に係る半導体
メモリセルを工程順に示す断面図、第２図は従来の１ト
ランジスタ２容量型の半導体メモリセルの回路図、第３
図は同半導体メモリセルの断面図、第４図は従来の２ト
ランジスタｌ容量型の半導体メモリセルの回路図、第５
図は第１図（ｈ）の平面図、第６図は第５図の半導体メ
モリセルの回路図、第７図〜第１０図は夫々同半導体メ
モリセルの動作を示すタイミングチャートである。２１・・・信号書き込み用のｕｏｓトランジスタ、２２
・・・信号読み出し用のＶ０８トランジスタ、２３・・
・容量、３１・・・Ｐ型のシリコン基板、３２・・・フ
ィールド酸化膜、３３・・・８１３Ｎ、膜、３４・・・
Ｓ１０．嘆、３５・−・溝、３６・・・Ｐａ（）膜、３
７・・・Ｎ一層、３Ｂ　、４０．４５・・・酸化膜、３
９・・・多結晶シリコン層、４１・−８１，Ｎ、パター
ン、４２・・・ゲート電極、４３．４９・・・Ｎ　型の
ソース領域、４４ａ５’・・・Ｎ　型のドレイン領域、
４６゜５２・・・コンタクトホール、４７・・・多結晶
シリコンパターン、５３・・・読出し・誉込みビット線
。出願人代理人　　弁理士　鈴　江　武　彦ＩＩ７　囚第９図、−一一一一一一中１′″ 冑−’６第８囚第１０図

Claims

【特許請求の範囲】

（１）信号書き込み用のビット線およびワード線と、信
号読み出し用のビット線およびワード線と、ソースおよ
びドレインの一方が上記信号書き込み用のビット線に、
ゲート電極が上記信号書き込み用のワード線に接続され
た信号書き込み用のトランジスタと、一方の電極が上記
信号書き込み用のトランジスタのソースおよびドレイン
の他方に接続された電荷蓄積用の容量と、ソースおよび
ドレインの一方が上記信号読み出し用のワード線に、他
方が上記信号読み出し用のビット線に、かつゲートが上
記容量の他方の電極にそれぞれ接続された信号読み出し
用のトランジスタとを具備し、信号読み出し用のトラン
ジスタのゲート電極が半導体基板表面に形成され、かつ
信号読み出し用のビット線およびワード線が多結晶シリ
コン又は単結晶化された半導体で形成されるとともに、
信号読み出し用のビット線は隣接するメモリセルと共通
のコンタクト孔を介して金属配線および信号書き込み用
のトランジスタのソース又はドレインに接続され、信号
読み出し用のワード線は他の隣接するメモリセルの信号
読み出し用のワード線とを共有するように接続されたこ
とを特徴とする半導体メモリセル。
（２）ビット線あるいはワード線の一部が金属又は金属
硅化物で形成されていることを特徴とする特許請求の範
囲第１項記載の半導体メモリセル。