JPH02297962A - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
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- JPH02297962A JPH02297962A JP1118439A JP11843989A JPH02297962A JP H02297962 A JPH02297962 A JP H02297962A JP 1118439 A JP1118439 A JP 1118439A JP 11843989 A JP11843989 A JP 11843989A JP H02297962 A JPH02297962 A JP H02297962A
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- memory cell
- capacitor
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Landscapes
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- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はダイナミックランダムアクセスメモリ、特にＭ
ＯＳダイナミックランダムアクセスメモリ（以下、ＭＯ
８ＤＲＡＭと称す）に関するものである。
ＯＳダイナミックランダムアクセスメモリ（以下、ＭＯ
８ＤＲＡＭと称す）に関するものである。
〈従来の技術〉
ＭＯ５ＤＲＡＭは３年で４倍の集積度の向上がみられ、
年々素子の微拙化が進んでいるが、このように＠側化さ
れたメモリセルの高信頼性を確保するために、２つのア
クセストランジスタと１つのキャパシタによって２ビツ
トの情報を記憶するメモリセルが発明され、本出願人に
よって出願されている（特願昭６３−３３０９７０及び
特願平１−６８８８０）。
年々素子の微拙化が進んでいるが、このように＠側化さ
れたメモリセルの高信頼性を確保するために、２つのア
クセストランジスタと１つのキャパシタによって２ビツ
トの情報を記憶するメモリセルが発明され、本出願人に
よって出願されている（特願昭６３−３３０９７０及び
特願平１−６８８８０）。
先ず、上記特願昭６３−３３０９７０及び特願平１−６
８８８０として出願されたＭ ＯＳ Ｄ ＲＡＭについ
て、説明する。
８８８０として出願されたＭ ＯＳ Ｄ ＲＡＭについ
て、説明する。
第５図は回路構成図、第６図は入力儒号波形図、第７図
及び第８図は読み出し時のピッＩ・線電位波形図である
。
及び第８図は読み出し時のピッＩ・線電位波形図である
。
第５図に於いて、１０は上記メモリセル（２ビツト分）
、１１はメモリキャパシタ、１２は第１アクセストラン
ジスタ、１３は第２アクセストランジスタ、１４．１５
は蓄積ノード、１６．１７はセンスアンプである。
、１１はメモリキャパシタ、１２は第１アクセストラン
ジスタ、１３は第２アクセストランジスタ、１４．１５
は蓄積ノード、１６．１７はセンスアンプである。
以下で、第５図の回路動作の説明を行なう。
ここでは、ワード線ＷＬＬ ｌ及びビット線ＢＬＬ１、
ＢＬＬＩで選択されるメモリセ／し１０の、（１）読み
出し、（２）再書き込み、（３）プリチャージ及び（４
）書き込み動作について考える。
ＢＬＬＩで選択されるメモリセ／し１０の、（１）読み
出し、（２）再書き込み、（３）プリチャージ及び（４
）書き込み動作について考える。
ｆｘ） 読み出し動作
第６図の時刻ｔｏにおいて、ＮＥＱ、ＰＥＱが図の様に
変化すると、第５図のビ・ノド線イコライズ回路のトラ
ンジスタは全てオフし、ビ・ント線のプリチャージが終
了して、いずれも電圧が１／２Ｖｃｃとなる。
変化すると、第５図のビ・ノド線イコライズ回路のトラ
ンジスタは全てオフし、ビ・ント線のプリチャージが終
了して、いずれも電圧が１／２Ｖｃｃとなる。
続いて、ＢＬＬＩ、ＢＬＬＩにつながるメモリセ／ｌ／
１０が選択されるとＣＵＴ２のトランジをオフし、時刻
口にワード線ＷＬＬ１１に立ち上げる。
１０が選択されるとＣＵＴ２のトランジをオフし、時刻
口にワード線ＷＬＬ１１に立ち上げる。
すると、蓄積容量１１に蓄えられていた情報がビット線
ＢＬＬＩ、ＢＬＲ１，５ＢＬ１゜５ＢＬ２．及びＢＬＬ
Ｉ、ＢＬＲＩ、５ＢＬＩ。
ＢＬＬＩ、ＢＬＲ１，５ＢＬ１゜５ＢＬ２．及びＢＬＬ
Ｉ、ＢＬＲＩ、５ＢＬＩ。
５ＢＬ２に電荷転送される。
さらに時刻ｔ２においてＣＵＴＩ、ＲＥＱを立ち下げる
と、メモリセル側のビット線とセンスアンプが切り離さ
れ、５ＢＬＩと５ＢＬ２及び５ＢＬＩと５ＢＬ２も切９
離される。これで、メモリセル１０の同じ情報ｔセンス
アンプ１６と１７が、別々に持ったことになる。
と、メモリセル側のビット線とセンスアンプが切り離さ
れ、５ＢＬＩと５ＢＬ２及び５ＢＬＩと５ＢＬ２も切９
離される。これで、メモリセル１０の同じ情報ｔセンス
アンプ１６と１７が、別々に持ったことになる。
そこで時刻ｔ３にＵＰ、ＤＯＷＮを第６図の様に変化さ
せた後、時刻ｔ４でＳＡＳによるセンスアンプ動作を始
め、時刻【５でＣＵＴＩ。
せた後、時刻ｔ４でＳＡＳによるセンスアンプ動作を始
め、時刻【５でＣＵＴＩ。
ＣＵＴ２ｔ−立ち上げてセンスアンプとメモリセル側の
ビット線を接緯して１、ＳＡＳによるプルアップ全行う
。
ビット線を接緯して１、ＳＡＳによるプルアップ全行う
。
最後に、時刻【６でＣ３ＥＬ’ｅ立ち上げ、増幅された
メモリセルの情報をデータ線に転送し、読み出し動作を
完了する。
メモリセルの情報をデータ線に転送し、読み出し動作を
完了する。
尚、時刻ｔ３におけるピッｔ４，５ＳＢＬ１゜５ＢＬＩ
及び５ＢＬ２，５ＢＬ２の変化を以下に詳述する。
及び５ＢＬ２，５ＢＬ２の変化を以下に詳述する。
本メモリセルは、一つの蓄積容量に２ビツトの情報を蓄
えるため、メモリセルが情報を保持している時の蓄積ノ
ード１４，１５の電圧の状Ｂは、以下の第１表の通９４
種類ある。表中のデータとは、データ線Ｄ１．Ｄ２に出
力される情報を表わしておυ、ＨがＶｃｃ、 ＬがＧＮ
Ｄ電圧に対応する。
えるため、メモリセルが情報を保持している時の蓄積ノ
ード１４，１５の電圧の状Ｂは、以下の第１表の通９４
種類ある。表中のデータとは、データ線Ｄ１．Ｄ２に出
力される情報を表わしておυ、ＨがＶｃｃ、 ＬがＧＮ
Ｄ電圧に対応する。
第１表
このうち、Ｄ１＝Ｈ，Ｄ２＝Ｈの情報を読み出す時の状
態を示したのが第７図、Ｄ１＝Ｉ（。
態を示したのが第７図、Ｄ１＝Ｉ（。
Ｄ２＝Ｌの情報を読み出す時の状態を示したのが第８図
である。ＤＩ＝Ｌ、Ｄ２＝Ｌの場合は、第７図で５ＢＬ
Ｉと５ＢＬ１．及び５ＢＬ２と５ＢＬ２を入れ換えれば
、又、Ｄ１＝Ｌ、Ｄ２＝Ｈの場合は、第８図にてＳＢＬ
１と５ＢＬＩ及び５ＢＬ２と５ＢＬ２’ｉ入れ換えれ
ば等価なので、前の２つについてだけ説明する。
である。ＤＩ＝Ｌ、Ｄ２＝Ｌの場合は、第７図で５ＢＬ
Ｉと５ＢＬ１．及び５ＢＬ２と５ＢＬ２を入れ換えれば
、又、Ｄ１＝Ｌ、Ｄ２＝Ｈの場合は、第８図にてＳＢＬ
１と５ＢＬＩ及び５ＢＬ２と５ＢＬ２’ｉ入れ換えれ
ば等価なので、前の２つについてだけ説明する。
まず、Ｄ１＝Ｈ，Ｄ２＝Ｈの情報を読み出す場合、第７
図のようにワー下線が立ち上がる時刻ｔ１では、各々相
補なるビット線対には、ΔＶの電位差が生じる。時刻ｔ
３では、ＵＰ及びＤＯＷＮの信号により、て、５ＢＬＩ
、５ＥＬ２は１／３ΔＶだけ電位が上げられ、一方５Ｂ
ＬＩ。
図のようにワー下線が立ち上がる時刻ｔ１では、各々相
補なるビット線対には、ΔＶの電位差が生じる。時刻ｔ
３では、ＵＰ及びＤＯＷＮの信号により、て、５ＢＬＩ
、５ＥＬ２は１／３ΔＶだけ電位が上げられ、一方５Ｂ
ＬＩ。
５ＢＬ２は１／３ΔＶだけ電位が下げられる。
しかし、５ＢＬＩと５ＢＬ１．及び５ＢＬ２と５ＢＬ２
の電圧は、逆転することなく、時刻ｔ４以降のセンス動
作の後、Ｄｌ、Ｄ２ともＶｃｃレベルが出力される。
の電圧は、逆転することなく、時刻ｔ４以降のセンス動
作の後、Ｄｌ、Ｄ２ともＶｃｃレベルが出力される。
他方、Ｄ１＝Ｈ，Ｄ２＝Ｌの情報音読み出す場合、第８
図のようにワード線が立ち上がる時刻ｔ１では、各４相
補なるビット線対には、１／３Δ■の電位差しか生じな
い。そこで、時刻ｔ３に、ＵＰ及びＤＯＷＮの信号によ
って、５ＢＬ１．５ＢＬ２は１／３ΔＶだけ電位が上げ
られ、一方、５ＢＬ１．５ＢＬ２は１／３Δ■だけ電位
が下げられると、５ＢＬ２と５ＢＬ２の電位は、逆転し
てしまう。従って、時刻ｔ４以降のセンス動作の後、Ｄ
ｌにはＶｃｃ、Ｄ２にはＧＮＤレベルが出力される。
図のようにワード線が立ち上がる時刻ｔ１では、各４相
補なるビット線対には、１／３Δ■の電位差しか生じな
い。そこで、時刻ｔ３に、ＵＰ及びＤＯＷＮの信号によ
って、５ＢＬ１．５ＢＬ２は１／３ΔＶだけ電位が上げ
られ、一方、５ＢＬ１．５ＢＬ２は１／３Δ■だけ電位
が下げられると、５ＢＬ２と５ＢＬ２の電位は、逆転し
てしまう。従って、時刻ｔ４以降のセンス動作の後、Ｄ
ｌにはＶｃｃ、Ｄ２にはＧＮＤレベルが出力される。
尚、１／３ΔＶの値は、ビット線の寄生容量をＣＢ、メ
モリセルの蓄積容量を特徴とする特許であり、ＣＢ／Ｃ
Ｓ比が２以上の時、これは、１ビツトにＣ８全用いてい
る従来方式の場合の値、 より大きく、実用的なＣＢ／Ｃ５比が１０前後であるこ
とを考えるとビット線の読み出し電圧、すなわち読み出
しのマージンは、本方式の方が優れていることが分かる
。
モリセルの蓄積容量を特徴とする特許であり、ＣＢ／Ｃ
Ｓ比が２以上の時、これは、１ビツトにＣ８全用いてい
る従来方式の場合の値、 より大きく、実用的なＣＢ／Ｃ５比が１０前後であるこ
とを考えるとビット線の読み出し電圧、すなわち読み出
しのマージンは、本方式の方が優れていることが分かる
。
（２） 再書き込み動作
第６図の時刻ｔ７で、ＣＳ ＥＬｔ−立ち下げ、データ
線全切り離し、さらに時刻Ｌ８で、ＣＵＴｌ 、 ＣＵ
Ｔ ２’を立チ下げ、センスアンプも切り離す。
線全切り離し、さらに時刻Ｌ８で、ＣＵＴｌ 、 ＣＵ
Ｔ ２’を立チ下げ、センスアンプも切り離す。
こうしてメモリセル側のビット線をフローティングにし
てから、時刻ｔ９でＢＬＳ２’ｅ立ち下げ、メモリセル
１０が繋がっていない側のビット線ＢＬＬ２．ＢＬＲ２
及びＢＬ Ｌ ２． ＢＬＲ２ｅ２分割する。
てから、時刻ｔ９でＢＬＳ２’ｅ立ち下げ、メモリセル
１０が繋がっていない側のビット線ＢＬＬ２．ＢＬＲ２
及びＢＬ Ｌ ２． ＢＬＲ２ｅ２分割する。
その後、時刻ｔｌｏにメモリセルｌＯが繋がっている側
のＷＥＱＬｔ−立ち上げて、ＢＬＬ ２をＢＬＬＩとＢ
ＬＲｌに、また、ＢＬＬ２ｔ−ＢＬＬＩとＢＬＲＩに接
続する。
のＷＥＱＬｔ−立ち上げて、ＢＬＬ ２をＢＬＬＩとＢ
ＬＲｌに、また、ＢＬＬ２ｔ−ＢＬＬＩとＢＬＲＩに接
続する。
この結果、下の第２表のごとく電位が変化して、選択さ
れているメモリセ／ｌ／１０の蓄積ノード１４．１５に
ワード線を立ち上げる前と同じ電圧が書き込まれ、蓄積
容量１１には、その電圧に相当する電荷が蓄えられる。
れているメモリセ／ｌ／１０の蓄積ノード１４．１５に
ワード線を立ち上げる前と同じ電圧が書き込まれ、蓄積
容量１１には、その電圧に相当する電荷が蓄えられる。
こうして、時刻ｔ１１にワード線ＷＬＬＩが立ち下がっ
て、再書き込みを終了する。
て、再書き込みを終了する。
（３）プリチャージ動作
続くプリチャージでは、時刻ｔ、１２に、ＵＰ。
ＤＯＷＮ、ＢＬＳ２．ＷＥＱＬ、ＮＥＱ、ＰＥＱをサイ
クルの最初の状態に戻して、メモリセル側のビット線の
電圧を電荷分割で全て１／２Ｖｃｃとし、ＳＡＳ、ＳＡ
Ｓも１／２Ｖｃ（に戻して、センスアンプを止める。
クルの最初の状態に戻して、メモリセル側のビット線の
電圧を電荷分割で全て１／２Ｖｃｃとし、ＳＡＳ、ＳＡ
Ｓも１／２Ｖｃ（に戻して、センスアンプを止める。
最後に、時刻ｔ１８で、ＣＵＴｌ、Ｃ１ＪＴ２゜ＲＥＱ
ｔ−立ち上げてプリチャージ動作を完了する。
ｔ−立ち上げてプリチャージ動作を完了する。
（４）書き込み動作
読み出し時は、第６図の時刻ｔ６で、Ｃ５ＥＬ金立ち上
げるまではデータ線がフローティングになっている。一
方、書き込み時は、このデータ線が、書き込み７” −
夕ＯＨ（Ｖｃｃ ）かＬ （ＧＮＤ）に固定されておシ
、時刻ｔ６の後、ビット線の読み出しデータは、この書
き込みデータに置き換えられる。
げるまではデータ線がフローティングになっている。一
方、書き込み時は、このデータ線が、書き込み７” −
夕ＯＨ（Ｖｃｃ ）かＬ （ＧＮＤ）に固定されておシ
、時刻ｔ６の後、ビット線の読み出しデータは、この書
き込みデータに置き換えられる。
時刻ｔ７以降は、（２）の再書き込み時と同じ動作によ
って、新しい情報がメモリセルに書き込まれる。
って、新しい情報がメモリセルに書き込まれる。
第９図は他の例を示す。第５図と異なる点として、書き
込み用回路のＷＥＱＲ４−ゲートとするトランジスタは
必要がない。また、センスアンプのＳＡＳ、ＳＡＳ’ｅ
各々のセンスアンプ用に２種類用意しく５ＡＳＩ、５Ａ
Ｓ２，５ＡＳ１．５ＡＳ２ ）、センスアンプ１７の動
作を１６より遅らせることで、読み出し用回路のキャパ
シタはＵＰ信号のみで、ＳＢＬ、２．５ＢＬ２のみ全ブ
ーストしても良い。
込み用回路のＷＥＱＲ４−ゲートとするトランジスタは
必要がない。また、センスアンプのＳＡＳ、ＳＡＳ’ｅ
各々のセンスアンプ用に２種類用意しく５ＡＳＩ、５Ａ
Ｓ２，５ＡＳ１．５ＡＳ２ ）、センスアンプ１７の動
作を１６より遅らせることで、読み出し用回路のキャパ
シタはＵＰ信号のみで、ＳＢＬ、２．５ＢＬ２のみ全ブ
ーストしても良い。
上述したＭＯ８ＤＲＡＭに於いて用いられるメモリセル
の構造を第１０図（ａ）、（ｂ）に示す。同図（ａ）は
平面図であり、同図（ｂ）は同図（ａｌｌに於けるｃ−
ｃ’線断面を示す断面図である。
の構造を第１０図（ａ）、（ｂ）に示す。同図（ａ）は
平面図であり、同図（ｂ）は同図（ａｌｌに於けるｃ−
ｃ’線断面を示す断面図である。
第１０図に示すように、上記メモリセルは、第１トラン
ジスタ１２および第２トランジスタ１３から成る２つの
アクセストランジスタと、第１トランジスタ１２に隣接
するＮ十拡散層２０を下部電極とし、第２層ポリシリコ
ン膜２１を上部電極とするメモリキャパシタ１１と、第
２トランジスタ１３のドレインと上部電極を接続する接
続穴２２とから成る。なお、ＷＬはワード線（第１層ポ
リシリコン膜）、ＢＬ、ＢＬはビット線（メタル膜）で
ある。
ジスタ１２および第２トランジスタ１３から成る２つの
アクセストランジスタと、第１トランジスタ１２に隣接
するＮ十拡散層２０を下部電極とし、第２層ポリシリコ
ン膜２１を上部電極とするメモリキャパシタ１１と、第
２トランジスタ１３のドレインと上部電極を接続する接
続穴２２とから成る。なお、ＷＬはワード線（第１層ポ
リシリコン膜）、ＢＬ、ＢＬはビット線（メタル膜）で
ある。
〈発明が解決しようとする課題〉
従来技術に二って形成されたメモリセルに於いては、第
１０図に示すように、第２層ポリシリコン膜で形成され
るメモリキャパシタの上部電極と第２トランジヌタのド
レイン全接絣するための接続穴が必要であるため、メモ
リセルの面積を小さくすることができず、ＬＳＩの集積
度を向上させることができないという問題点があった。
１０図に示すように、第２層ポリシリコン膜で形成され
るメモリキャパシタの上部電極と第２トランジヌタのド
レイン全接絣するための接続穴が必要であるため、メモ
リセルの面積を小さくすることができず、ＬＳＩの集積
度を向上させることができないという問題点があった。
く課題を解決するための手段〉
本発明は上記問題点に鑑みてなされたものであり、第１
図に示すように、第２トランジスタに、メモリキャパシ
タの上部電極を構成する薄膜（ボ〈作 用〉 上記本発明の構成によれば、メモリキャパシタの上部電
極と第２トランジスタを接謄するための接続穴が不要と
なるため、メモリセルの面積を小さくすることができ、
ＬＳＩの集積度を向上させることができる。
図に示すように、第２トランジスタに、メモリキャパシ
タの上部電極を構成する薄膜（ボ〈作 用〉 上記本発明の構成によれば、メモリキャパシタの上部電
極と第２トランジスタを接謄するための接続穴が不要と
なるため、メモリセルの面積を小さくすることができ、
ＬＳＩの集積度を向上させることができる。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する。
第１図は本発明に係るメモリセルの構造を示す図であシ
、同図（ａ）は平面図、同図（ｂ）は同図（ａ）に於け
るＡ−Ａ’線断面全示す断面図である。
、同図（ａ）は平面図、同図（ｂ）は同図（ａ）に於け
るＡ−Ａ’線断面全示す断面図である。
図に於いて、１２は第１アクセストランジスタであυ、
通常のＭＯ５Ｉ−ランジスタで形成される。
通常のＭＯ５Ｉ−ランジスタで形成される。
一方、１３は第２アクセストランジスタであり、メモリ
キャパシタ１１の上部電極全構成する第１層ポリシリコ
ン膜３０の一部を用いて構成されている。なお、ＷＬは
ワード線（第１層ポリシリコンＩＥｉ）、ＢＬ、ＢＬは
ビット線（メタル膜）である。
キャパシタ１１の上部電極全構成する第１層ポリシリコ
ン膜３０の一部を用いて構成されている。なお、ＷＬは
ワード線（第１層ポリシリコンＩＥｉ）、ＢＬ、ＢＬは
ビット線（メタル膜）である。
以下、製造方法を説明する。
第２図（ａ）〜（ｇ）は工程断面図である。
０ 工程１（第２図（ａ））
Ｐ型シリコン基板３１上にＬＯＣＯ５法によって素子分
離用フィールド５ｉＯｚ膜３２を形成酸する。
離用フィールド５ｉＯｚ膜３２を形成酸する。
Ｏ工程２（第２図（ｂ））
フォトリソグラフィ工程によって、メモリキャパシタの
下部電極となる部分に選択的にＡｓイオン（７５Ａ ｓ
＋、 ）注入を行ないＮ十拡散層（下部電極）３３を形
成する。なお、３４はフォトレジストである。
下部電極となる部分に選択的にＡｓイオン（７５Ａ ｓ
＋、 ）注入を行ないＮ十拡散層（下部電極）３３を形
成する。なお、３４はフォトレジストである。
０ 工程３（第２図（Ｃ））
ＣＶＤ法又は熱酸化法によってキャパシタ絶縁膜３５ｔ
−形成し、続いてＣＶＤ法によって第１層ポリシリコン
膜３０を形成する。
−形成し、続いてＣＶＤ法によって第１層ポリシリコン
膜３０を形成する。
０ 工程４（第２図（ｄ））
フォトエツチング工程によって上記第１層ポリシリコン
膜３１加工し、キャパシタ上部電極及び第２トランジス
タとなる部分を形成する。
膜３１加工し、キャパシタ上部電極及び第２トランジス
タとなる部分を形成する。
○ 工程５（第２図（ｅ））
熱酸化法によって活性領域及び第１層ポリシリコン膜上
にゲート酸化、嘆３６を形成し、続いてＣＶＤ法によっ
て第２層ポリシリコン膜３７を形成する。
にゲート酸化、嘆３６を形成し、続いてＣＶＤ法によっ
て第２層ポリシリコン膜３７を形成する。
Ｏ工程６（第２図（ｆ））
フォトエツチング工程によって第２層ポリシリコン膜３
７を加工し、第１トランジスタ及ヒ第２トランジスタの
ゲート電画３８及び３９全 ・形成する。
７を加工し、第１トランジスタ及ヒ第２トランジスタの
ゲート電画３８及び３９全 ・形成する。
Ｏ工程７（同 上）
Ａｓイオン注入を行ない、第１トランジスタ及ヒ第２
）ランジスタのソース、ドレイン領域４０及び４１を形
成し、同時にメモリキャパシタ上部電極４２を形成する
。
）ランジスタのソース、ドレイン領域４０及び４１を形
成し、同時にメモリキャパシタ上部電極４２を形成する
。
０ 工程８（第２図（ｇ））
以後、通常方法によって配線を形成し、ＭＯ５ＤＲＡＭ
が完成する。
が完成する。
上記実施例はプレーナ型メモリセルで向っタカ、本発明
はトレンチ型メモリセル及びスタック型メモリセルにも
通用可能である。
はトレンチ型メモリセル及びスタック型メモリセルにも
通用可能である。
トレンチ型に適用した場合の断面構造を第３図に示す。
製造方法は以下の通っである。
Ｏ工程１
上記実施例の場合と同様に、Ｐ型シリコン基板３１上に
ＬＯＣＯ５法によって、素子分離用フィールド５ｉＯｚ
膜３２に形成する。
ＬＯＣＯ５法によって、素子分離用フィールド５ｉＯｚ
膜３２に形成する。
Ｏ工程２
既知の方法によって、メモリキャパシタが形成される部
分ＶＣｌ−レンチ５（ｌ形成し、側壁にＡｓ拡散層（下
部電顕）３３′を形成する。
分ＶＣｌ−レンチ５（ｌ形成し、側壁にＡｓ拡散層（下
部電顕）３３′を形成する。
Ｏ工程３
以後、上記実施例の場合と同様の工程を行なうことによ
り、第３図に示すＭＯ５ＤＲＡＭが完成する。
り、第３図に示すＭＯ５ＤＲＡＭが完成する。
次に、スタック型に適用した場合の構造全第４図に示す
。同図（ａ）は平面図、同図（ｂ）は同図（ａ）Ｋ於け
るＢ−Ｂ’線線断面来示断面図である。
。同図（ａ）は平面図、同図（ｂ）は同図（ａ）Ｋ於け
るＢ−Ｂ’線線断面来示断面図である。
図に於いて、１２は第１アクセスＩ・ランジスタであシ
、通常のＭＯＳ）ランジヌタで構成される。
、通常のＭＯＳ）ランジヌタで構成される。
３８はゲート電極（ポリシリコン膜）、４０（ｄｙソー
スドレイン領域である。一方、１３は第２アクセストラ
ンジスタであシ、メモ１ノキヤパシタ１１の上部電極１
１１を構成するポリシリコン膜３０′の一部を用いて構
成されている。３９はゲート電極（ポリシリコン膜）、
４１はソース、ドレイン領域である。なお、１１２はキ
ャパシタ下部電極、ＷＬはワード線、ＢＬ、ＢＬはピッ
Ｉ・線である。
スドレイン領域である。一方、１３は第２アクセストラ
ンジスタであシ、メモ１ノキヤパシタ１１の上部電極１
１１を構成するポリシリコン膜３０′の一部を用いて構
成されている。３９はゲート電極（ポリシリコン膜）、
４１はソース、ドレイン領域である。なお、１１２はキ
ャパシタ下部電極、ＷＬはワード線、ＢＬ、ＢＬはピッ
Ｉ・線である。
また、６０．６１はゲート電極３８．３９とワード線Ｗ
Ｌの接緯穴でちる。
Ｌの接緯穴でちる。
上記各実施例に於いては、第２１−ヲンジスタが薄Ｈポ
リシリコントランジスタによって形成されているが、本
発明で使用する薄膜トランジスタの材料としては、ポリ
シリコン以外に、■アモルファスシリコン、■レーザ再
結晶化シリコン等が考えられる。
リシリコントランジスタによって形成されているが、本
発明で使用する薄膜トランジスタの材料としては、ポリ
シリコン以外に、■アモルファスシリコン、■レーザ再
結晶化シリコン等が考えられる。
要するに、本発明は、トランジスタとキャパシタ電極を
同一材料の同一層に形成することが特徴であり、これに
よシ、従来必要であった接綽穴が不要となるものである
。
同一材料の同一層に形成することが特徴であり、これに
よシ、従来必要であった接綽穴が不要となるものである
。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、メモリセ
ルの面積を縮小することができ、チップサイズが縮小さ
れる。したがって、コストダウンを達成することができ
るものである。
ルの面積を縮小することができ、チップサイズが縮小さ
れる。したがって、コストダウンを達成することができ
るものである。
第１図は本発明に係るメモリセルの構造を示す図であり
、同図（ａ）は平面図、同図（ｂ）は同図（ａ）に於け
るＡ−Ａ’’断面を示す断面図である。第２図（ａ）乃
至（ｇ）は第１図のメモリセ）ｖの製造方法を示す工程
断面図である。第３図は本発明に係る他のメモリセルの
構造を示す断面図である。第４図は本発明に係る更に池
のメモリセルの構造を示す図であシ、同図（ａ）は平面
図、同図（ｂ）は同図（ａ）に於けるＢ−Ｂ’’断面を
示す断面図である。第５図は２つのアクセストランジス
タと１つのキャパシタによって２ビツトの情報を記憶す
るＤＲＡＭの回路構成図である。第６図は第５図に示さ
れるＤＲＡＭの動作説明に供する入力信号波形図である
。第７図及び第８図はデータ読み出し時のビット線電位
波形図である。第９図は２つのアクセストランジスタ１
つのキャパシタによって２ビットの情報？記憶するＤ
ＲＡ Ｍの他の回路構成図である。第１０図は従来のメ
モリセルの構造を示す図であり、同図（ａ）は平面図、
同図（ｂ）は同図（ａ）に於けるｃ−ｃ’’断面を示す
断面図である。 符号の説明 １１：メモリキャパシタ、 １２：第１アクセストラン
ジスタ、 １３二第２アクセストランジスタ、 ３０
：第１層ポリシリコン膜、３０′：ポリシリコン膜。 代理人 弁理士 杉 山 毅 至（他１名）（Ｇ） （ｂ） 箔４図 （Ｇ） （ｂ） 第１０図 手続補正書（方式） ％式％ ２、発明の名称 グイナミソクランダムアクセスメモリ ３、補正をする者 事件との開催 特許出願人 住 所 ラ５４５大阪市阿倍野区長池町２２番２２ｇ−
名 称 （５０４）シャープ株式会社 代表者 辻 晴 雄 ４、代理人 平成２年４月２４日
、同図（ａ）は平面図、同図（ｂ）は同図（ａ）に於け
るＡ−Ａ’’断面を示す断面図である。第２図（ａ）乃
至（ｇ）は第１図のメモリセ）ｖの製造方法を示す工程
断面図である。第３図は本発明に係る他のメモリセルの
構造を示す断面図である。第４図は本発明に係る更に池
のメモリセルの構造を示す図であシ、同図（ａ）は平面
図、同図（ｂ）は同図（ａ）に於けるＢ−Ｂ’’断面を
示す断面図である。第５図は２つのアクセストランジス
タと１つのキャパシタによって２ビツトの情報を記憶す
るＤＲＡＭの回路構成図である。第６図は第５図に示さ
れるＤＲＡＭの動作説明に供する入力信号波形図である
。第７図及び第８図はデータ読み出し時のビット線電位
波形図である。第９図は２つのアクセストランジスタ１
つのキャパシタによって２ビットの情報？記憶するＤ
ＲＡ Ｍの他の回路構成図である。第１０図は従来のメ
モリセルの構造を示す図であり、同図（ａ）は平面図、
同図（ｂ）は同図（ａ）に於けるｃ−ｃ’’断面を示す
断面図である。 符号の説明 １１：メモリキャパシタ、 １２：第１アクセストラン
ジスタ、 １３二第２アクセストランジスタ、 ３０
：第１層ポリシリコン膜、３０′：ポリシリコン膜。 代理人 弁理士 杉 山 毅 至（他１名）（Ｇ） （ｂ） 箔４図 （Ｇ） （ｂ） 第１０図 手続補正書（方式） ％式％ ２、発明の名称 グイナミソクランダムアクセスメモリ ３、補正をする者 事件との開催 特許出願人 住 所 ラ５４５大阪市阿倍野区長池町２２番２２ｇ−
名 称 （５０４）シャープ株式会社 代表者 辻 晴 雄 ４、代理人 平成２年４月２４日
Claims (1)
- １．２つのアクセストランジスタと１つのキャパシタに
よって２ビットの情報を記憶するダイナミックランダム
アクセスメモリに於いて、上記２つのアクセストランジ
スタの内、一方が薄膜トランジスタによって形成される
ことを特徴とするダイナミックランダムアクセスメモリ
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118439A JPH02297962A (ja) | 1989-05-11 | 1989-05-11 | ダイナミックランダムアクセスメモリ |
| US07/711,867 US5219779A (en) | 1989-05-11 | 1991-06-07 | Memory cell for dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118439A JPH02297962A (ja) | 1989-05-11 | 1989-05-11 | ダイナミックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02297962A true JPH02297962A (ja) | 1990-12-10 |
Family
ID=14736666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1118439A Pending JPH02297962A (ja) | 1989-05-11 | 1989-05-11 | ダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02297962A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0503199A2 (en) * | 1991-03-13 | 1992-09-16 | Sharp Kabushiki Kaisha | Dynamic RAM and process for producing same |
| JPH04274359A (ja) * | 1991-03-01 | 1992-09-30 | Sharp Corp | ダイナミックランダムアクセスメモリ |
| JPH0575057A (ja) * | 1991-07-17 | 1993-03-26 | Sharp Corp | 半導体記憶装置 |
| JPWO2003052829A1 (ja) * | 2001-12-14 | 2005-04-28 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP2012256818A (ja) * | 2010-08-16 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015084423A (ja) * | 2010-01-15 | 2015-04-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015092573A (ja) * | 2010-01-15 | 2015-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1989
- 1989-05-11 JP JP1118439A patent/JPH02297962A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04274359A (ja) * | 1991-03-01 | 1992-09-30 | Sharp Corp | ダイナミックランダムアクセスメモリ |
| EP0503199A2 (en) * | 1991-03-13 | 1992-09-16 | Sharp Kabushiki Kaisha | Dynamic RAM and process for producing same |
| JPH04283963A (ja) * | 1991-03-13 | 1992-10-08 | Sharp Corp | ダイナミックｒａｍ及びその製造法 |
| US5606189A (en) * | 1991-03-13 | 1997-02-25 | Sharp Kabushiki Kaisha | Dynamic RAM trench capacitor device with contact strap |
| KR100251217B1 (ko) * | 1991-03-13 | 2000-04-15 | 마찌다 가쯔히꼬 | 동적 램과 그의 제조 공정 |
| JPH0575057A (ja) * | 1991-07-17 | 1993-03-26 | Sharp Corp | 半導体記憶装置 |
| JPWO2003052829A1 (ja) * | 2001-12-14 | 2005-04-28 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP2015084423A (ja) * | 2010-01-15 | 2015-04-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015092573A (ja) * | 2010-01-15 | 2015-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2012256818A (ja) * | 2010-08-16 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9343480B2 (en) | 2010-08-16 | 2016-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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