JPS63155493A - ダイナミックランダムアクセスメモリアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ダイナミックランダムアクセスメモリ　（以
下、ＤＲＡＭという）のアレイに関し、特にＤＲＡＭの
ビットラインのアレイに関する。

〈従来の技術〉 最近、貰容量を有するＤＲＡＭの製造に夫々の半導体企
業は力を入れており、この分野において注目に価する発
展がなされて来た。その成果として１メガＤＲＡＭが生
産される段階に至っている。

〈発明が解決しようとする問題点〉 しかしながら、このような高容量メモリ装置へと発展す
るにつれて数多の技術的問題が発生することになる。特
に、小さなチップの面積内に高容量のメモリセルアレイ
を製造しなければならない関係上、セルの大きさはもと
よりメモリセルの接続されるビットラインの間隔もまた
ますます近接するようになり、メモリセルアレイと周辺
回路も同じく近接するようになった。

上記のごときビットライン間及び周辺回路とビットライ
ンの近接による半導体メモリ装置の近接効果（Ｆｒｉｎ
ｇｉｎｇ　Ｅｆｆｅｃｔ）はビットラインの不均衡によ
って動作マージンに深刻な影響を与える。

特にＤＲＡＭのごとき電荷分配（Ｃｈａｒｇｉｎｇ　Ｓ
ｈａ−ｒｉｎｇ）によるデータセンシングにおいてはビ
ットラインの不均衡は、データ感知に誤動作を与え得る
重要な問題が発生する。

これについて第４図に、従来のＤＲＡＭのメモリセルア
レイを示し説明する。図において、公知のセンス増幅器
１０に夫々接続された列ライン（以下ビットラインとい
う）ＢＬｏ　、ＢＬＯ、・・・、ＢＬ、　、ＢＬ、を有
すると共に、行ライン（以下ワードラインという）ＷＬ
ｏ、・・・、ＷＬ、を備え、上記ビットラインＢＬ０、
・・・、ＢＬ。

とワードラインＷＬ０、・・・、ＷＬｌの間にメモリセ
ル１１が接続されている。

前記メモリセル１１は１−トランジスタメモリセルとし
て１個のトランジスタと１個のストリッジキャパシタと
から構成されている。

かかる構成において、ビットラインＢＬｏ１　・・・、
ＢＬ、は多数のメモリセル１１が接続された長い導体層
であるため、該ビットライン固有の半導体基板との寄生
キャパシタンスを有している。

更に、夫々のビットラインＢＬｏ、・・・、ＢＬ。

は隣接するビットラインと近接効果によるキャパシタン
スを有するようになる。例えば、第４図のメモリセルア
レイ中最外郭辺のビットラインＢＬ。

とＢＬ、を除くビットラインＢＬｏ〜ＢＬ！は夫々前述
のビットライン固有のキャパシタンスＣ３と図示の隣接
したビットラインとの相互キャパシタンスＣｔを有する
ようになる。

従って、上記ビットライン丁丁；〜ＢＬ、夫々の合成キ
ャパシタンスはＣｍ＋２Ｃｒとなるが、メモリセルアレ
イの最外郭辺のビットラインＢ　、Ｌ　０１ＢＬ、は近
接したビットラインが１個しかないため、上記夫々のビ
ットラインＢＬｏ、ＢＬＩの合成キャパシタンスはＣｍ
＋Ｃｔとなる。

上記のごとき状況の下において、ビットラインＢＬ、　
　とＢＬ、　　、ＢＬＩ　　と１１乙　、・　・　・、
ＢＬｉとＢＬ、間の充電電荷差によりデータのセンシン
グをするセンス増幅器１０では最外郭辺のビットライン
ＢＬｏ　１ＢＬ４のデータセンシングのとき問題が発生
するようになる。すなわち、最外郭辺のビットラインＢ
Ｌ、　、ＢＬ、夫々の合成キャパシタンスはＣＢ　＋Ｃ
ｆであり、内側にあるビットラインＥ！ＬＯ，・・・、
ＢＬ、の合成キャパシタンスはＣ１ｌ千２０ｆであるた
め、上記ビットラインＢＬ、とＢＬ、　、ＢＬ、とＢＬ
、上の充電電荷にてセンシングをしなければならない最
外郭のセンス増幅器１０は上記ビットラインのキャパシ
タンス不均衡によってデータの区別ができなくなる結果
をもたらす。このことは、センス増幅器１０は双安定フ
リップフロップ（Ｂｉｓｔａｂｌｅ　ｆｌｉｐ−ｆｌｏ
ｐ）にて構成されているという事実によって容易に理解
し得ることであろう。

尚、最外郭のセンス増幅器１０を除く内側のセンス増幅
器１０は夫々のビットラインＢＬ、、　　・・・、ＢＬ
＆の合成キャパシタンス値がＣｍ＋２Ｃｒにて均衡を保
っているため、データセンシングに失敗することはない
。

また、最近のＤＲＡＭ製品は、ＴＴＬとの互換性の問題
で電源供給電圧ＶＣＣを５Ｖの単一電源にて使用してお
り、ビットラインの動作も５■にてセンス増幅器１０に
よりプリチャージしてアクティブサイクルの間にワード
ラインＷＬ、　、・・・、ＷＬｌのアドレス指定により
選択されたメモリセル内のストリッジキャパシタンスの
電荷分配によるビットライン上の電圧差をセンシングす
るようになっている。

このような低電圧で動作するＤＲＡＭは、高感度のセン
ス増幅器を使用してビットライン間の電圧差が数十ｍＶ
の場合にも、センシング動作をしてメモリセル内に蓄え
られた情報を読み出すようになっている。

従って、高密度ＤＲＡＭへの発展につれてビットライン
間の間隔が狭（なり上記キャバシタンスＣｆの値が大き
くなることを考慮する場合、上記合成キャパシタンス値
の不均衡による最外郭辺ビットラインのメモリセルの定
常動作ができなくなるという深刻な問題が発生する。

また、周辺回路とビットラインの近接によって周辺回路
より発生される小数キャリアがメモリセル１１のストリ
ッジキャパシタに流入し記憶された情報信号を失う現象
もメモリセルアレイにおいておこるようになる。尚、こ
れらの問題を解決するものとして、米国特許番号Ｕ、　
Ｓ、　　Ｐ、　　４．　３３９．７６６号に開示されて
いるものがある。このものは、周辺回路からメモリセル
アレイを保護するために一対のダミーコラム（Ｃｏｌｕ
ｍｎｓ）が設けられてなり、これらのダミーコラムは交
互に大きい又は小さい容量のキャパシタを有する多数の
１−トランジスタセルから構成されている。メモリセル
は交互に論理“１”と“０”を貯蔵しているのである。

しかしながら、このような方式のものでは、構成が複雑
化し、チップの大きさが大きくなる問題点がある。

従って、本発明の目的は、簡単な構造で近接効果による
最外郭辺ビットラインのメモリセルの誤動作を防止する
と共にメモリセルアレイ外部の周辺回路よりメモリセル
に流入される小数キャリアによる貯蔵情報の喪失を防止
できるＤＲＡＭのメモリセルアレイを提供することにあ
る。

く問題点を解決するための手段） このため本発明は、列デコーダと接続されるビットライ
ン４０と、行デコーダと接続されるワードライン５０と
、上記ビットラインとワードライン５０間に接続され情
報を記憶するメモリセル１１と、上記行デコーダと列デ
コーダのアドレス指定により上記メモリセル１１に記憶
された情報を感知するセンス増幅器１０とを具備するダ
イナミックランダムアクセスメモリアレイにおいて、 上記ビットライン４０の最外郭辺の外側に、上記センス
増幅器１０とは接続されないダミービットラインを有す
る構成とした。

く作用〉 上記の構成によれば、センス増幅器に接続されるビット
ラインの最外郭辺がダミービットラインとの間に相互キ
ャパシタンスを有するようになり、ダミービットライン
を除き、このダミービットラインより内側のセンス増幅
器に接続されるビットライン全ての合成キャパシタンス
が均衡するため、最外郭のセンス増幅器の誤動作を防止
できる。

また、ダミーピントラインに所定のバイアス電圧を印加
すれば、外部回路から発生した小数キャリアがメモリセ
ルのストリッジキャパシタに流入するのを防止でき情報
の喪失を防ぐことができるようになる。

〈実施例〉 以下、本発明の一実施例を図を参照して詳細に説明する
。

第１図は、本発明の一実施例によるＤＲＡＭの１個のチ
ップを示す図である。

図において、チップ１は、１メガメモリ容量のＤＲＡＭ
チップであって、夫々２５６にの４個のメモリセルアレ
イブロック２ａ〜２ｄを有しており、上記各ブロック２
ａ〜２ｄの最外郭にはダミービットライン３を有してい
る。また、夫々のブロック２ａ〜２ｄは５１２Ｘ１０２
４のワードライン５０（第２図に示す）とビットライン
４０（第２図に示す）を有し、該ワードライン５０とビ
ットライン４０は夫々行デコーダ６と列デコーダ５に接
続され、更に上記ビットライン４０はセンス増幅器群４
に接続されている。

従って、夫々のメモリセルアレイブロック２ａ〜２ｄは
、夫々５１２個のセンス増幅器１０を有し、各センス増
幅器１０が対応する２本のビットライン４０と接続され
ている。

また、上記メモリセルアレイブロック２ａ〜２ｄ周囲の
外部ブロック７には上記メモリセルアレイブロック２ａ
〜２ｄとセンス増幅器群４と行及び列デコーダ６．５を
駆動するためのクロック発生器、アドレスバッファ、人
出カバッファなどの周辺回路が構成されている。また、
上記ダミービットライン３は上記センス増幅器群４と接
続されていない。尚、上記ダミービットライン３は半導
体基板と接続されて接地され得るし、かつ所定のバイア
ス電圧が印加され得ることを留意すべきである。

前記メモリセルアレイブロックの回路図を第２図に示し
、更に詳述する。

センス増幅器１０にはビットライン４０が接続されてお
り、メモリセル１１は折返しビットライン方式にてワー
ドライン５０との間に交互に接続されており、これらの
構成は従来と同様である。

更に、上記従来のメモリセルアレイの構成に加えて本発
明の特徴であるダミービットライン３が上記メモリセル
アレイの最外郭辺に配置されている。そして、センス増
幅器１０と接続されていない。

また、上記ダミービットライン３とワードライン５０に
はメモリセル１１が折返しビットライン方式とにより接
続されている。

上記メモリセル１１は１−トランジスタメモリセルであ
って、１個のＭＯＳ）ランジスタ３０とストリッジキャ
パシタ３１とから構成されている通常のメモリセルであ
る。

上記ＭＯ３Ｉ−ランジスタ３０のソース３４はビットラ
イン４０又はダミービットライン３に接続されており、
ドレイン３３はゲーテイドキャパシタンスからなるスト
リッジキャパシタ３１のイオン注入又は反転により半導
体基板表面に形成された一方の電極３５が接続されてい
る。更に、上記ストリッジキャパシタ３１の他の電極３
６は第２ポリシリコンに接続されて半導体基板と接地さ
れるか、電源供給電圧ＶＣＣが印加され得る。

従って、上記ドレイン３３と接続されるストリッジキャ
パシタ３１の半導体領域は、上記第２ポリシリコン下部
の誘電体絶縁膜下部の半導体基板表面領域であり、この
領域は上記半導体基板領域と反対導電型のイオン注入層
が形成されることもできるし、上記電極３６に印加され
る電源供給電圧ＶＣＣにより反転層になることもできる
ことは良く知られている事実である。

一方、上記メモリセル１１内のＭＯＳ）ランジスタ３０
のゲート３２はポリシリコンゲートで構成されワードラ
イン５０と接続されている。

かかる構成によれば、ダミービットライン３を除く内部
のすべてのビットライン４０は、すべて半導体基板との
間で自己の寄生キャパシタンスＣＩ＋と隣接したビット
ラインとの近接効果による寄生キャパシタンスＣｆとの
合成キャパシタンスＣ１＋２Ｃｔの値を有するようにな
る。

従って、ダミービットライン３と近接した最外郭辺のビ
ットライン４０も従来のようなキャパシタンス値の不均
衡現象がおこらないようになり、最外部のセンス増幅器
１０も正常動作ができるようになる。

尚、メモリセルアレイブロック２ａ〜２ｄの最外郭辺に
配置されたダミービットライン３とメモリセル１１は、
通常のビットライン４０とメモリセル１１と同一に製造
され、寸法もまた同一であることを留意すべきである。

第３図は、第２図のメモリセルアレイブロックの回路図
を半導体基板上に実施した平面レイアウトの一部分の一
実施例を示す図である。尚、図中、第２図と同一部分に
は同一符号を付しである。

図において、メモリセルアレイブロック２ａ〜２ｄの最
外郭辺のダミービットライン３とビットライン４０は、
金属導体層からなっており、開口６０をとおしてＰ型半
導体基板表面の高濃度Ｎ型Ｎ１００と接続されている。

また、第１ポリシリコンからなるワードライン５０は上
記ビットライン４０とＭＯ３Ｉ−ランジスタ３０のゲー
トを形成する絶縁層によって絶縁されている。

従って、第３図のＭＯＳトランジスタ３０は上記ビット
ライン４０の下部に、ゲート絶縁膜を有し、該絶縁膜下
部には上記ＭＯＳトランジスタ３０のチャネル領域を有
する。

また、半導体基板表面のＮ型半導体領域における領域３
５はストリッジキャパシタ３１の１つの電極３５として
上記ドレイン３３と接続される領域となる。

また、上記Ｎ型半導体領域における領域３４は、上記ト
ランジスタ３０のソース３４として開口６０を通してビ
ットライン４０又はダミービットライン３と接続されて
いる。

一方、上記領域３５の上部には、ストリッジキャパシタ
３１の誘電体絶縁膜が形成されており、この絶縁膜の上
部の図示しない第２ポリシリコンが半導体基板と接続さ
れている。

ワードライン５０は図示しない行デコーダと接続され、
ビットライン４０はセンス増幅器１０及び図示しない列
デコーダと接続される。

ダミービットライン３は半導体基板と接続されており、
上記増幅器１０とは接続されていない。従って、上記ダ
ミービットライン３に接続されたメモリセルは情報の記
憶貯蔵をしない。

ここで、上記ダミービットライン３に所定のバイアス電
圧を印加すると、上記バイアス電圧は開口６０を通して
Ｎ型半導体領域１００下部のＰ型半導体基板領域との界
面において空乏層を形成するようになり、上記メモリセ
ルアレイブロック２ａ〜２ｄの外部回路より発生された
小数キャリヤ（この場合は電子）を収集するようになり
、この小数キャリヤのストリッジキャパシタ３１への流
入が防止されストリッジキャパシタ３１に記憶された情
報の喪失を防止できるようになる。

そして、前述の米国特許第４．３３９，７６６号に開示
されているものが、一対のダミーコラムが設けられてお
り、該ダミーコラムが交互に大きい又は小さい容量のキ
ャパシタを有する多数の１−トランジスタセルから構成
しなければならないのに対して、本実施例によるメモリ
セルアレイにおいては、２のダミーコラム、すなわち１
ビツトラインだけで足りるので、構造が簡素化されると
共に小型にできるという利点がある。

尚、本発明の思想を逸脱しない範囲で多数の平面レイア
ウトがあり得ることは、この分野にて通常の知識を有す
る者が容易にも理解し得るであろう。

〈発明の効果〉 上述のごとく、本発明は通常のメモリセルアレイの最外
郭辺にセンス増幅器に接続しない余分のダミービットラ
インを設置することにより、センス′増幅器に接続され
るビットラインの電圧充電不均衡を防止できるので、最
外部のセンス増幅器の誤動作を防止できる。また、ダミ
ービットラインに所定のバイアス電圧を印加することが
可能であり、これにより外部回路より生ずる小数キャリ
ヤによるメモリセルの乱調を防止できる利点を有する。

しかも、構成が簡単でＤＲＡＭチップの大きさが大きく
なることはない。

【図面の簡単な説明】

第１図は、本発明によるＤＲＡＭチップのブロック図、
第２図は、本発明によるメモリセルアレイの回路図、第
３図は、第２図のメモリセルアレイの平面レイアウトの
図、第４図は、従来のＤＲＡＭメモリセルアレイの回路
図である。 １・・・ＤＲＡＭチップ　　２ａ〜２ｄ・・・メモリセ
ルアレイブロック　　３・・・ダミービットライン５・
・・列デコーダ　　６・・・行デコーダ　　７・・・外
部ブロック　　１０・・・センス増幅器　　１１・・・
メモリセル　　４０−・・ビットライン　　５０・・・
ワードライン代理人　弁理士　笹　島　　冨二雄 第１図

Claims (1)

1. 【特許請求の範囲】 １、列デコーダと接続されるビットライン４０と、行デ
   コーダと接続されるワードライン５０と、上記ビットラ
   インとワードライン間に接続され情報を記憶するメモリ
   セル１１と、上記行デコーダと列デコーダのアドレス指
   定により上記メモリセル１１に記憶された情報を感知す
   るセンス増幅器１０とを具備するダイナミックランダム
   アクセスメモリアレイにおいて、 上記ビットライン４０の最外郭辺の外側に、上記センス
   増幅器１０とは接続されないダミービットライン３を有
   することを特徴とするダイナミックランダムアクセスメ
   モリアレイ。 ２、上記ダミービットライン３が半導体基板と接続され
   て接地されることを特徴とする特許請求の範囲第１項記
   載のダイナミックランダムアクセスメモリアレイ。 ３、上記ダミービットライン３は所定のバイアス電圧が
   供給されることを特徴とする特許請求の範囲第１項記載
   のダイナミックランダムアクセスメモリアレイ。