JPH06326272A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】記憶データに対応する電圧を保持する電圧保持
部（キャパシタ、フリップフロップ回路等）を備えたメ
モリセルを配列させて構成される半導体記憶装置、例え
ば、ＤＲＡＭに関し、メモリセルの占有面積の増加を最
小限にとどめ、高集積化を図ると共に、データ読出しの
高速化を図る。 【構成】メモリセルの読出し回路部を１個のｎＭＯＳト
ランジスタ７６と、１個のダイオード７７とで構成し、
データを読出す場合、読出し用のビット線７３＝「Ｈ」
にプリチャージすると共に、読出し用のワード線７２＝
「Ｌ」とし、キャパシタ７４に「Ｈ」が書き込まれてい
る場合には、読出し用のビット線７３の寄生容量の電荷
をダイオード７７、ｎＭＯＳトランジスタ７６を介して
読出し用のワード線７２に引き抜く。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ（DYNAMIC RA
NDOM ACCESS MEMORY）や、ＳＲＡＭ（STATICRANDOM ACC
ESS MEMORY）等のように、記憶データに対応する電圧を
保持する電圧保持部、例えば、キャパシタや、フリップ
フロップ回路等を備えたメモリセルを配列させて構成さ
れる半導体記憶装置に関する。

【０００２】

【従来の技術】図１５は、従来のＤＲＡＭが備えている
メモリセルの一例を示す回路図であり図中、１はワード
線、２はビット線、３は記憶データに対応する電圧を保
持するキャパシタ、４はトランスファ・ゲートをなすｎ
ＭＯＳトランジスタ、ＶＰはプレート電圧である。

【０００３】ここに、書込み時、このメモリセルが選択
され、「Ｈ」が書き込まれる場合には、ワード線１＝
「Ｈ」とされ、ｎＭＯＳトランジスタ４＝ＯＮとされる
と共に、ビット線２＝「Ｈ」とされ、ノード５＝「Ｈ」
とされる。

【０００４】これに対して、「Ｌ」が書き込まれる場合
には、ワード線１＝「Ｈ」とされ、ｎＭＯＳトランジス
タ４＝ＯＮとされると共に、ビット線２＝「Ｌ」とさ
れ、ノード５＝「Ｌ」とされる。

【０００５】また、読出し時、このメモリセルが選択さ
れる場合には、ビット線２＝１／２・ＶＣＣ（電源電
圧）にプリチャージされると共に、ワード線１＝「Ｈ」
とされ、ｎＭＯＳトランジスタ４＝ＯＮとされる。

【０００６】ここに、このメモリセルに「Ｈ」が書き込
まれており、ノード５＝「Ｈ」とされている場合には、
キャパシタ３の蓄積電荷の一部がビット線２側に放電さ
れ、ビット線２の電位が上昇する。

【０００７】これに対して、「Ｌ」が書き込まれてお
り、ノード５＝「Ｌ」とされている場合には、ビット線
２の寄生容量の電荷の一部がキャパシタ３に放電され、
ビット線２の電位が下降する。

【０００８】そこで、このようなメモリセルを備えてな
るＤＲＡＭにおいては、ビット線２の電位変化がセンス
アンプ（図示せず）によって検出されることによりデー
タの検出が行われる。

【０００９】また、図１６は、従来のＤＲＡＭが備えて
いるメモリセルの他の例を示す回路図であり、６Ａは書
込み用のワード線、６Ｂは読出し用のワード線、７は書
込み用のビット線、８は読出し用のビット線である。

【００１０】また、９は記憶データに対応する電圧を保
持するキャパシタ、１０は書込み用のトランスファ・ゲ
ートをなすｎＭＯＳトランジスタ、１１、１２は読出し
回路を構成するｎＭＯＳトランジスタである。

【００１１】ここに、書込み時、このメモリセルが選択
され、「Ｈ」が書き込まれる場合には、書込み用のワー
ド線６Ａ＝「Ｈ」、読出し用のワード線６Ｂ＝「Ｌ」と
され、ｎＭＯＳトランジスタ１０＝ＯＮ、ｎＭＯＳトラ
ンジスタ１１＝ＯＦＦとされると共に、書込み用のビッ
ト線７＝「Ｈ」とされ、ノード１３＝「Ｈ」とされる。

【００１２】これに対して、「Ｌ」が書き込まれる場合
には、書込み用のワード線６Ａ＝「Ｈ」、読出し用のワ
ード線６Ｂ＝「Ｌ」とされ、ｎＭＯＳトランジスタ１０
＝ＯＮ、ｎＭＯＳトランジスタ１１＝ＯＦＦとされると
共に、書込み用のビット線７＝「Ｌ」とされ、ノード１
３＝「Ｌ」とされる。

【００１３】また、読出し時、このメモリセルが選択さ
れる場合には、読出し用のビット線８＝「Ｈ」にプリチ
ャージされると共に、書込み用のワード線６Ａ＝
「Ｌ」、読出し用のワード線６Ｂ＝「Ｈ」とされ、ｎＭ
ＯＳトランジスタ１０＝ＯＦＦ、ｎＭＯＳトランジスタ
１１＝ＯＮとされる。

【００１４】ここに、このメモリセルに「Ｈ」が書き込
まれており、ノード１３＝「Ｈ」とされている場合に
は、ｎＭＯＳトランジスタ１２＝ＯＮとなり、読出し用
のビット線８の寄生容量の電荷がｎＭＯＳトランジスタ
１１、１２を介して接地に引き抜かれ、読出し用のビッ
ト線８＝「Ｌ」とされる。

【００１５】これに対して、「Ｌ」が書き込まれてお
り、ノード１３＝「Ｌ」とされている場合には、ｎＭＯ
Ｓトランジスタ１２＝ＯＦＦとなり、読出し用のビット
線８の寄生容量の電荷は引き抜かれず、読出し用のビッ
ト線８は「Ｈ」を維持する。

【００１６】そこで、このようなメモリセルを備えてな
るＤＲＡＭにおいては、読出し用のビット線８の電位変
化がセンスアンプ（図示せず）によって検出されること
によりデータの検出が行われる。

【００１７】また、図１７は、従来のＳＲＡＭが備えて
いるメモリセルの一例を示す回路図であり、１４はワー
ド線、１５、１６はビット線、１７は記憶データに対応
する電圧を保持する高抵抗負荷型のフリップフロップ回
路である。

【００１８】このフリップフロップ回路１７において、
１８は電源電圧ＶＣＣを供給するＶＣＣ電源線、１９、
２０は駆動素子をなすｎＭＯＳトランジスタ、２１、２
２は負荷素子をなす高抵抗である。また、２３、２４は
トランスファ・ゲートをなすｎＭＯＳトランジスタであ
る。

【００１９】ここに、書込み時、このメモリセルが選択
され、「Ｈ」が書き込まれる場合には、ワード線１４＝
「Ｈ」とされ、ｎＭＯＳトランジスタ２３、２４＝ＯＮ
とされると共に、ビット線１５＝「Ｌ」、ビット線１６
＝「Ｈ」とされ、ノード２５＝「Ｌ」、ノード２６＝
「Ｈ」、ｎＭＯＳトランジスタ１９＝ＯＮ、ｎＭＯＳト
ランジスタ２０＝ＯＦＦとされる。

【００２０】これに対して、「Ｌ」が書き込まれる場合
には、ワード線１４＝「Ｈ」とされ、ｎＭＯＳトランジ
スタ２３、２４＝ＯＮとされると共に、ビット線１５＝
「Ｈ」、ビット線１６＝「Ｌ」とされ、ノード２５＝
「Ｈ」、ノード２６＝「Ｌ」、ｎＭＯＳトランジスタ１
９＝ＯＦＦ、ｎＭＯＳトランジスタ２０＝ＯＮとされ
る。

【００２１】また、読出し時に、このメモリセルが選択
される場合には、ビット線負荷（図示せず）を介してビ
ット線１５、１６＝「Ｈ」とされると共に、ワード線１
４＝「Ｈ」とされ、ｎＭＯＳトランジスタ２３、２４＝
ＯＮとされる。

【００２２】ここに、このメモリセルに「Ｈ」が書き込
まれており、ノード２５＝「Ｌ」、ノード２６＝「Ｈ」
とされている場合、即ち、ｎＭＯＳトランジスタ１９＝
ＯＮ、ｎＭＯＳトランジスタ２０＝ＯＦＦとされている
場合には、ビット線１５側からｎＭＯＳトランジスタ２
３、１９を介して接地側に電流が流れ、ビット線１６側
には電流が流れない。

【００２３】これに対して、「Ｌ」が書き込まれてお
り、ノード２５＝「Ｈ」、ノード２６＝「Ｌ」とされて
いる場合、即ち、ｎＭＯＳトランジスタ１９＝ＯＦＦ、
ｎＭＯＳトランジスタ２０＝ＯＮとされている場合に
は、ビット線１６側からｎＭＯＳトランジスタ２４、２
０を介して接地側に電流が流れ、ビット線１５側には電
流が流れない。

【００２４】そこで、このようなメモリセルを備えてな
るＳＲＡＭにおいては、ビット線１５、１６のいずれに
電流が流れるかを電流検出型のセンスアンプによって検
出することによりデータの読出しが行われる。

【００２５】また、図１８は、従来のＳＲＡＭが備えて
いるメモリセルの他の例を示す回路図であり、２７はワ
ード線、２８、２９は書込み用のビット線、３０は読出
し用のビット線である。

【００２６】また、３１は記憶データに対応する電圧を
保持する高抵抗負荷型のフリップフロップ回路であり、
３２はＶＣＣ電源線、３３、３４は駆動素子をなすｎＭ
ＯＳトランジスタ、３５、３６は負荷素子をなす高抵抗
である。

【００２７】また、３７、３８は書込み用のトランスフ
ァ・ゲートをなすｎＭＯＳトランジスタ、３９、４０は
読出し回路を構成するｎＭＯＳトランジスタである。

【００２８】ここに、書込み時、このメモリセルが選択
され、「Ｈ」が書き込まれる場合には、ワード線２７＝
「Ｈ」とされ、ｎＭＯＳトランジスタ３７、３８、３９
＝ＯＮとされると共に、書込み用のビット線２８＝
「Ｌ」、書込み用のビット線２９＝「Ｈ」とされ、ノー
ド４１＝「Ｌ」、ノード４２＝「Ｈ」、ｎＭＯＳトラン
ジスタ３３＝ＯＮ、ｎＭＯＳトランジスタ３４＝ＯＦＦ
とされる。

【００２９】これに対して、「Ｌ」が書き込まれる場合
には、ワード線２７＝「Ｈ」とされ、ｎＭＯＳトランジ
スタ３７、３８、３９＝ＯＮとされると共に、書込み用
のビット線２８＝「Ｈ」、書込み用のビット線２９＝
「Ｌ」とされ、ノード４１＝「Ｈ」、ノード４２＝
「Ｌ」、ｎＭＯＳトランジスタ３３＝ＯＦＦ、ｎＭＯＳ
トランジスタ３４＝ＯＮとされる。

【００３０】また、読出し時、このメモリセルが選択さ
れる場合には、読出し用のビット線３０＝「Ｈ」にプリ
チャージされると共に、ワード線２７＝「Ｈ」とされ、
ｎＭＯＳトランジスタ３７、３８、３９＝ＯＮとされ
る。

【００３１】ここに、このメモリセルに「Ｈ」が書き込
まれており、ノード４１＝「Ｌ」、ノード４２＝「Ｈ」
とされている場合、即ち、ｎＭＯＳトランジスタ３３＝
ＯＮ、ｎＭＯＳトランジスタ３４＝ＯＦＦとされている
場合には、ｎＭＯＳトランジスタ４０＝ＯＮとなり、読
出し用のビット線３０の寄生容量の電荷がｎＭＯＳトラ
ンジスタ３９、４０を介して接地側に引き抜かれ、読出
し用のビット線３０＝「Ｌ」とされる。

【００３２】これに対して、「Ｌ」が書き込まれてお
り、ノード４１＝「Ｈ」、ノード４２＝「Ｌ」とされて
いる場合、即ち、ｎＭＯＳトランジスタ３３＝ＯＦＦ、
ｎＭＯＳトランジスタ３４＝ＯＮとされている場合に
は、ｎＭＯＳトランジスタ４０＝ＯＦＦとなり、読出し
用のビット線３０の電荷は引き抜かれず、読出し用のビ
ット線３０は「Ｈ」を維持する。

【００３３】そこで、このようなメモリセルを備えてな
るＳＲＡＭにおいては、読出し用のビット線３０の電位
がセンスアンプ（図示せず）によって検出されることに
よりデータの読出しが行われる。

【００３４】

【発明が解決しようとする課題】ここに、図１５に示す
メモリセルにおいては、読出し時、ビット線２の寄生容
量及びキャパシタ３の電荷がビット線２の寄生容量及び
キャパシタ３に再配分されることによってビット線２の
電位変化が生じ、これがセンスアンプにより増幅されて
検出されるため、データの読出しに、かなりの時間を要
し、データ読出しの高速化を図ることが難しい。

【００３５】これに対して、図１６に示すメモリセルに
おいては、読出し時、キャパシタ９に「Ｈ」が書き込ま
れており、ノード１３＝「Ｈ」とされている場合には、
読出し用のビット線８の寄生容量の電荷をｎＭＯＳトラ
ンジスタ１１、１２を介して接地に引き抜くようにして
いるので、読出し用のビット線８の電位の下降を高速に
行うことができる。

【００３６】したがって、図１６に示すメモリセルを備
えるＤＲＡＭにおいては、図１５に示すメモリセルを備
えるＤＲＡＭと異なり、データ読出しの高速化を図るこ
とができる。

【００３７】しかし、図１６に示すメモリセルは、図１
５に示すメモリセルに比較して、２個のｎＭＯＳトラン
ジスタ１１、１２を余分に必要としているため、メモリ
セルの占有面積が大きくなってしまう。

【００３８】このため、図１６に示すメモリセルを備え
るＤＲＡＭにおいては、図１５に示すメモリセルを備え
るＤＲＡＭのようには、高集積化を図ることができない
という問題点があった。

【００３９】ちなみに、ｎＭＯＳトランジスタ１１、１
２は、例えば、図１９にその概略的平面図、図２０にそ
の概略的断面図（図１９のＡ−Ａ線に沿った断面図）を
示すように構成される。

【００４０】図中、４３はＰ型シリコン基板、４４はフ
ィールド酸化膜、４５〜４７はＮ型拡散層、４８はゲー
ト電極、４９は接地線、５０は絶縁層、５１、５２はコ
ンタクトホールである。

【００４１】ここに、Ｎ型拡散層４５と、ワード線６
と、Ｎ型拡散層４６とでｎＭＯＳトランジスタ１１が構
成され、Ｎ型拡散層４６と、ゲート電極４８と、Ｎ型拡
散層４７とでｎＭＯＳトランジスタ１２が構成されてい
る。

【００４２】また、図１７に示すメモリセルにおいて
は、読出し時、ビット線１５側からｎＭＯＳトランジス
タ２３、１９を介して接地側に電流が流れるか、ビット
線１６側からｎＭＯＳトランジスタ２４、２０介して接
地側に電流が流れるかが検出される。

【００４３】したがって、ｎＭＯＳトランジスタ２３、
２４、１９、２０のチャネル幅を大きくし、これらｎＭ
ＯＳトランジスタ２３、２４、１９、２０の駆動能力を
大きくすれば、高速化を図ることができるが、これらｎ
ＭＯＳトランジスタ２３、２４、１９、２０のチャネル
幅を大きくすると、大電流が接地線に流れ込み、接地線
の電圧降下を大きくし、これが記憶データを変化させて
しまう場合がある。

【００４４】この結果、図１７に示すメモリセルにおい
ては、ｎＭＯＳトランジスタ２３、２４、１９、２０の
チャネル幅を大きくするには限界があり、要求される程
には、データ読出しの高速化を図ることができない。

【００４５】これに対して、図１８に示すメモリセルに
おいては、読出し時、フリップフロップ回路３１に
「Ｈ」が書き込まれており、ノード４２＝「Ｈ」とされ
ている場合には、読出し用のビット線３０の寄生容量の
電荷をｎＭＯＳトランジスタ３９、４０を介して接地側
に引き抜くようにしているので、読出し用のビット線３
０の電位の下降を高速に行うことができる。

【００４６】ここに、読出し用のビット線３０の電荷を
引き抜く経路は、メモリセルの接地レベルとは無関係で
あるので、ｎＭＯＳトランジスタ３９、４０を介して接
地に大電流が流れ込んでも、記憶データの変化が発生す
ることはない。

【００４７】したがって、図１８に示すメモリセルを備
えるＳＲＡＭにおいては、図１７に示すメモリセルを備
えるＳＲＡＭと異なり、データ保持安定性を確保するこ
とができると共に、データ読出しの高速化を図ることが
できる。

【００４８】しかし、図１８に示すメモリセルは、図１
７に示すメモリセルに比較して、ｎＭＯＳトランジスタ
３９、４０を余分に必要としているため、メモリセルの
占有面積が大きくなってしまう。

【００４９】このため、図１８に示すメモリセルを備え
るＳＲＡＭにおいては、図１７に示すメモリセルを備え
るＳＲＡＭのようには、高集積化を図ることができない
という問題点があった。

【００５０】ちなみに、ｎＭＯＳトランジスタ３９、４
０は、例えば、図２１にその概略的平面図、図２２にそ
の概略的断面図（図２１のＢ−Ｂ線に沿った断面図）を
示すように構成される。

【００５１】図中、５３はＰ型シリコン基板、５４はフ
ィールド酸化膜、５５〜５７はＮ型拡散層、５８はゲー
ト電極、５９は接地線、６０は絶縁層、６１、６２はコ
ンタクトホールである。

【００５２】ここに、Ｎ型拡散層５５と、ワード線２７
と、Ｎ型拡散層５６とでｎＭＯＳトランジスタ３９が構
成され、Ｎ型拡散層５６と、ゲート電極５８と、Ｎ型拡
散層５９とでｎＭＯＳトランジスタ４０が構成されてい
る。

【００５３】本発明は、かかる点に鑑み、ＤＲＡＭや、
ＳＲＡＭ等のように、記憶データに対応する電圧を保持
する電圧保持部、例えば、キャパシタや、フリップフロ
ップ回路等を備えたメモリセルを配列させて構成される
半導体記憶装置であって、メモリセルの占有面積の増加
を最小限にとどめ、高集積化を図ると共に、データ読出
しの高速化を図ることができるようにした半導体記憶装
置を提供することを目的とする。

【００５４】

【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明が備えるメモリセルの１個の回路構成
を示している。図中、６３は記憶データに対応する電圧
を保持する電圧保持部、６４は記憶データに対応する電
圧を示すノードである。

【００５５】また、６５は読出し回路部であり、６６は
読出し用のワード線、６７は読出し用のビット線、６８
はトランジスタ（ｎＭＯＳトランジスタや、ｐＭＯＳト
ランジスタ等）６９はダイオードである。

【００５６】即ち、本発明による半導体記憶装置は、記
憶データに対応する電圧を保持する電圧保持部６３を有
するメモリセルを配列させて構成される半導体記憶装置
を改良するものであり、メモリセルを、制御電極（ゲー
ト）を電圧保持部６３の記憶データに対応する電圧を示
すノードのいずれかのノード６４に接続され、第１の被
制御電極（例えば、ｎＭＯＳトランジスタの場合はソー
ス、ｐＭＯＳトランジスタの場合はドレイン）を読出し
用のワード線６６に接続されたトランジスタ６８と、カ
ソードをトランジスタ６８の第２の被制御電極（例え
ば、ｎＭＯＳトランジスタの場合はドレイン、ｐＭＯＳ
トランジスタの場合はソース）に接続され、アノードを
読出し用のビット線６７に接続されたダイオード６９と
からなる読出し回路部６５を含んで構成するというもの
である。

【００５７】

【作用】本発明では、読出し時、図１に示すメモリセル
が選択された場合には、読出し用のビット線６７＝
「Ｈ」とされる共に、読出し用のワード線６６＝「Ｌ」
とされる。

【００５８】ここに、ノード６４＝「Ｈ」とされている
場合には、読出し用のビット線６７の寄生容量の電荷が
ダイオード６９、トランジスタ６８を介して読出し用の
ワード線６６に引き抜かれ、読出し用のビット線６７＝
「Ｌ」とされる。

【００５９】これに対して、ノード６４＝「Ｌ」とされ
ている場合には、読出し用のビット線６７の電荷は引き
抜かれず、読出し用のワード線６６は「Ｈ」を維持する
ことになる。

【００６０】そこで、本発明においては、読出し用のビ
ット線６７の電位を検出することによりデータの読出し
が行われる。

【００６１】また、読出し時、非選択とされる場合に
は、読出し用のワード線６６＝「Ｈ」とされる。この場
合、ノード６４＝「Ｈ」で、かつ、読出し用のビット線
６７の寄生容量の電荷が他のメモリセルにより引き抜か
れ、読出し用のビット線６７＝「Ｌ」とされたとして
も、ダイオード６９が設けられているので、読出し用の
ワード線６６の電圧が読出し用のビット線６７の電圧に
影響を与えることはない。

【００６２】なお、図２に示すように、ダイオード６９
を、読出し用のワード線６６とトランジスタの第１の被
制御電極との間に逆方向に接続するようにした読出し回
路部６５Ａを設けるようにしても、同様の作用を得るこ
とができる。

【００６３】

【実施例】以下、図３〜図１４を参照して、本発明の第
１実施例〜第４実施例について説明する。

【００６４】第１実施例・・図３〜図７ 図３は本発明の第１実施例（本発明をＤＲＡＭに適用し
た場合の一実施例）の要部を示す図であり、この第１実
施例が備えるメモリセルの回路構成を示している。

【００６５】図中、７０は書込み用のワード線、７１は
書込み用のビット線、７２は読出し用のワード線、７３
は読出し用のビット線、７４は記憶データに対応した電
圧を保持するキャパシタである。

【００６６】また、７５は書込み用のトランスファ・ゲ
ートをなすｎＭＯＳトランジスタ、７６は読出し回路部
を構成するｎＭＯＳトランジスタ、７７は同じく読出し
回路部を構成するダイオードである。

【００６７】ここに、図４は読出し回路部を構成するｎ
ＭＯＳトランジスタ７６、ダイオード７７の構成例を示
す概略的平面図、図５は図４のＣ−Ｃ線に沿った概略的
断面図である。

【００６８】図中、７８はＰ型シリコン基板、７９はフ
ィールド酸化膜、８０、８１はＮ型拡散層、８２はＰ型
拡散層、８３はゲート電極、８４はＰ型ポリシリコン
層、８５は絶縁層、８６、８７はコンタクトホールであ
る。

【００６９】ここに、Ｎ型拡散層８０と、ゲート電極８
３と、Ｎ型拡散層８１とでｎＭＯＳトランジスタ７６が
構成されており、Ｎ型拡散層８１と、Ｐ型拡散層８２と
でダイオード７７が構成されている。なお、読出し用の
ワード線７２は、Ｎ型ポリシリコン層で構成されてい
る。

【００７０】ここに、図６は、この第１実施例の全体の
構成を示すブロック図である。図中、８８はチップ本
体、８９はメモリセルが配列されてなるメモリセルアレ
イである。

【００７１】また、９０は外部から供給されるアドレス
信号が入力されるアドレスバッファ、９１はアドレスバ
ッファ９０から出力される内部アドレス信号のうち、内
部ロウアドレス信号をデコードしてワード線の選択を行
うロウデコーダである。

【００７２】また、９２はアドレスバッファ９０から出
力される内部アドレス信号のうち、内部コラムアドレス
信号をデコードしてコラム（ビット線）の選択に必要な
コラム選択信号を出力するコラムデコーダである。

【００７３】また、９３はコラムデコーダ９２から出力
されるコラム選択信号に基づいてコラムの選択を行うＩ
／Ｏゲート、９４はメモリセルアレイ８９から読み出さ
れたデータを検出するセンスアンプである。

【００７４】また、９５は読出し時にセンスアンプ９４
により検出されたデータを外部に出力するデータ出力バ
ッファ、９６は読出し時にビット線を電源電圧ＶＣＣに
プリチャージするビット線プリチャージ回路である。

【００７５】また、９７は書込みデータＤＩＮが入力さ
れるデータ入力バッファ、９８は書込み制御信号／ＷＥ
が入力される書込み制御回路、９９は書込み時に使用さ
れるライトアンプである。

【００７６】また、１００は外部から供給されるロウア
ドレス・ストローブ信号／ＲＡＳ及びコラムアドレス・
ストローブ信号／ＣＡＳに基づいて各種のクロック信号
を出力するクロック・ジェネレータである。

【００７７】ここに、書込み時、図３に示すメモリセル
が選択され、「Ｈ」が書き込まれる場合には、書込み用
のワード線７０＝「Ｈ」とされ、ｎＭＯＳトランジスタ
７５＝ＯＮとされると共に、書込み用のビット線７１＝
「Ｈ」とされ、ノード１０１＝「Ｈ」とされる。

【００７８】これに対して、「Ｌ」が書き込まれる場合
には、書込み用のワード線７０＝「Ｈ」とされ、ｎＭＯ
Ｓトランジスタ７５＝ＯＮとされると共に、書込み用の
ビット線７１＝「Ｌ」とされ、ノード１０１＝「Ｌ」と
される。

【００７９】また、図７は、読出し時、図３に示すメモ
リセルが選択された場合の動作を示す波形図であり、図
７（Ａ）は読出し用のワード線７２の電圧波形、図７
（Ｂ）は読出し用のビット線７３の電圧波形、図７
（Ｃ）は期間を示している。

【００８０】ここに、読出し時、図３に示すメモリセル
が選択される以前は、読出し用のワード線７２＝
「Ｈ」、読出し用のビット線７３＝「Ｌ」とされている
（期間Ｔ１）。

【００８１】この場合、ノード１０１＝「Ｈ」であった
として、ダイオード７７の存在により、読出し用のワー
ド線７２の電圧が読出し用のビット線７３に影響を与え
ることはない。

【００８２】そして、図３に示すメモリセルが選択され
ると、読出し用のワード線７２＝「Ｈ」の状態で、読出
し用のビット線７３＝「Ｈ」にプリチャージされ、続い
て、読出し用のワード線７２＝「Ｌ」とされる（期間Ｔ
２）。

【００８３】ここに、「Ｈ」が書き込まれており、ノー
ド１０１＝「Ｈ」とされている場合には、ｎＭＯＳトラ
ンジスタ７６＝ＯＮとなり、読出し用のビット線７３の
寄生容量の電荷がダイオード７７及びｎＭＯＳトランジ
スタ７６を介して読出し用のワード線７２に引き抜か
れ、読出し用のビット線７３は、図７（Ｂ）に実線１０
２で示すように、「Ｌ」とされ、その後、読出し用のワ
ード線７２＝「Ｈ」とされる（期間Ｔ３）。

【００８４】これに対して、「Ｌ」が書き込まれてお
り、ノード１０１＝「Ｌ」とされている場合には、ｎＭ
ＯＳトランジスタ７６＝ＯＦＦとなり、読出し用のビッ
ト線７３の電荷は読出し用のワード線７２に引き抜かれ
ず、読出し用のビット線７３は、図７（Ｂ）に実線１０
３で示すように、「Ｈ」を維持され、その後、読出し用
のワード線７２＝「Ｈ」とされる（期間Ｔ３）。

【００８５】したがって、この第１実施例においては、
読出し用のビット線７３の電位がセンスアンプ９４（図
６参照）で検出されることによりデータの読出しが行わ
れることになる。

【００８６】なお、読出し時、図３に示すメモリセルが
非選択とされる場合には、読出し用のワード線７２＝
「Ｈ」を維持する。この場合において、ノード１０１＝
「Ｈ」で、かつ、読出し用のビット線７３が、他のメモ
リセルにより「Ｌ」にされたとしても、ダイオード７７
が設けられているので、読出し用のワード線７２の電圧
が読出し用のビット線７３の電圧に影響を与えることは
ない。

【００８７】このように、図３に示すメモリセルでは、
読出し時、「Ｈ」が書き込まれており、ノード１０１＝
「Ｈ」とされている場合には、読出し用のビット線７３
の寄生容量の電荷をダイオード７７、ｎＭＯＳトランジ
スタ７６を介して読出し用のワード線７２に引き抜くよ
うにしているので、読出し用のビット線７３の電位の下
降を高速に行うことができる。

【００８８】したがって、この図３に示すメモリセルを
備えてなる、この第１実施例によれば、図１６に示すメ
モリセルを備えてなるＤＲＡＭと同様に、データ読出し
の高速化を図ることができる。

【００８９】また、この第１実施例においては、メモリ
セルにおける読出し回路部を１個のｎＭＯＳトランジス
タ７６と、１個のダイオード７７とで構成するようにし
ているので、図４及び図５にその構成例を示すように、
メモリセルにおける読出し回路部を２個のｎＭＯＳトラ
ンジスタで構成する場合（図１９、図２０）に比較し
て、メモリセルの占有面積を小さくすることができる。

【００９０】即ち、この第１実施例によれば、ＤＲＡＭ
について、メモリセルの占有面積の増加を最小限にとど
め、高集積化を図ると共に、データ読出しの高速化を図
ることができる。

【００９１】第２実施例・・図８ 図８は本発明の第２実施例（本発明をＤＲＡＭに適用し
た場合の他の実施例）の要部を示す図であり、この第２
実施例が備えるメモリセルの回路構成を示している。

【００９２】このメモリセルは、ｎＭＯＳトランジスタ
７６のドレインを読出し用のビット線７３に接続すると
共に、ダイオード７７を読出し用のワード線７２とｎＭ
ＯＳトランジスタ７６のソースとの間に逆方向に接続
し、その他については、図３に示すメモリセルと同様に
構成したものである。

【００９３】このメモリセルを備えてなる、この第２実
施例においても、第１実施例と同様に、ＤＲＡＭについ
て、メモリセルの占有面積の増加を最小限にとどめ、高
集積化を図ると共に、データ読出しの高速化を図ること
ができる。

【００９４】第３実施例・・図９〜図１３ 図９は本発明の第３実施例（本発明をＳＲＡＭに適用し
た場合の一実施例）の要部を示す図であり、この第３実
施例が備えるメモリセルの回路構成を示している。

【００９５】図中、１０４は書込み用のワード線、１０
５、１０６は書込み用のビット線、１０７は読出し用の
ワード線、１０８は読出し用のビット線である。

【００９６】また、１０９は記憶データに対応した電圧
を保持する高抵抗負荷型のフリップフロップ回路であ
り、１１０はＶＣＣ電源線、１１１、１１２は駆動素子
をなすｎＭＯＳトランジスタ、１１３、１１４は負荷素
子をなす高抵抗である。

【００９７】また、１１５、１１６は書込み用のトラン
スファ・ゲートをなすｎＭＯＳトランジスタ、１１７は
読出し回路を構成するｎＭＯＳトランジスタ、１１８は
同じく読出し回路を構成するダイオードである。

【００９８】ここに、図１０は、読出し回路を構成する
ｎＭＯＳトランジスタ１１７、ダイオード１１８の構成
例を示す概略的平面図、図１１は図１０のＤ−Ｄ線に沿
った概略的断面図である。

【００９９】図中、１１９はＰ型シリコン基板、１２０
はフィールド酸化膜、１２１、１２２はＮ型拡散層、１
２３はＰ型拡散層、１２４はゲート電極、１２５はＰ型
ポリシリコン層、１２６は絶縁層、１２７、１２８はコ
ンタクトホールである。

【０１００】ここに、Ｎ型拡散層１２１と、ゲート電極
１２４と、Ｎ型拡散層１２２とでｎＭＯＳトランジスタ
１１７が構成されており、Ｎ型拡散層１２２と、Ｐ型拡
散層１２３とでダイオード１１８が構成されている。な
お、読出し用のワード線１０７は、Ｎ型ポリシリコン層
で構成されている。

【０１０１】ここに、図１２は、この第３実施例の全体
の構成を示すブロック図である。図中、１２９はチップ
本体、１３０はメモリセルが配列されてなるメモリセル
アレイである。

【０１０２】また、１３１はアドレス信号が入力される
アドレスバッファ、１３２はアドレスバッファ１３１か
ら出力される内部アドレス信号のうち、内部ロウアドレ
ス信号をデコードしてワード線の選択を行うロウデコー
ダである。

【０１０３】また、１３３はアドレスバッファ１３１か
ら出力される内部アドレス信号のうち、内部コラムアド
レス信号をデコードしてコラム（ビット線）の選択に必
要なコラム選択信号を出力するコラムデコーダである。

【０１０４】また、１３４はコラムデコーダ１３３から
出力されるコラム選択信号に基づいてコラムの選択を行
うＩ／Ｏゲート、１３５はメモリセルアレイ１３０から
読み出されたデータを検出するセンス・バッファであ
る。

【０１０５】また、１３６はセンス・バッファ１３５に
より検出されたデータを外部に出力するデータ出力バッ
ファ、１３７は、読出し時、ビット線を電源電圧ＶＣＣ
にプリチャージするビット線プリチャージ回路である。

【０１０６】また、１３８は書込みデータＤＩＮが入力
されるデータ入力バッファ、１３９は書込み時に使用さ
れるライト・バッファ、１４０はアウトプット・イネー
ブル信号／ＯＥ、ライト・イネーブル信号／ＷＥ、チッ
プ・セレクト信号／ＣＳが入力される制御信号入力バッ
ファである。

【０１０７】ここに、書込み時、図９に示すメモリセル
が選択され、「Ｈ」が書き込まれる場合には、書込み用
のワード線１０４＝「Ｈ」とされ、ｎＭＯＳトランジス
タ１１５、１１６＝ＯＮとされると共に、書込み用のビ
ット線１０５＝「Ｌ」、書込み用のビット線１０６＝
「Ｈ」とされ、ノード１４１＝「Ｌ」、ノード１４２＝
「Ｈ」、ｎＭＯＳトランジスタ１１１＝ＯＮ、ｎＭＯＳ
トランジスタ１１２＝ＯＦＦとされる。

【０１０８】これに対して、「Ｌ」が書き込まれる場合
には、書込み用のワード線１０４＝「Ｈ」とされ、ｎＭ
ＯＳトランジスタ１１５、１１６＝ＯＮとされると共
に、書込み用のビット線１０５＝「Ｈ」、書込み用のビ
ット線１０６＝「Ｌ」とされ、ノード１４１＝「Ｈ」、
ノード１４２＝「Ｌ」、ｎＭＯＳトランジスタ１１１＝
ＯＦＦ、ｎＭＯＳトランジスタ１１２＝ＯＮとされる。

【０１０９】また、図１３は、読出し時、図９に示すメ
モリセルが選択された場合の動作を示す波形図であり、
図１３（Ａ）は読出し用のワード線１０７の電圧波形、
図１３（Ｂ）は読出し用のビット線１０８の電圧波形、
図１３（Ｃ）は期間を示している。

【０１１０】ここに、読出し時、図９に示すメモリセル
が選択される以前は、読出し用のワード線１０７＝
「Ｈ」、読出し用のビット線１０８＝「Ｌ」とされてい
る（期間Ｔ１）。

【０１１１】この場合、ノード１４２＝「Ｈ」であった
としても、ダイオード１１８の存在により、読出し用の
ワード線１０７の電圧が読出し用のビット線１０８に影
響を与えることはない。

【０１１２】そして、図９に示すメモリセルが選択され
ると、読出し用のワード線１０７＝「Ｈ」の状態で、読
出し用のビット線１０８＝「Ｈ」にプリチャージされ、
続いて、読出し用のワード線１０７＝「Ｌ」とされる
（期間Ｔ２）。

【０１１３】ここに、「Ｈ」が書き込まれており、ノー
ド１４２＝「Ｈ」とされている場合には、ｎＭＯＳトラ
ンジスタ１１７＝ＯＮとなり、読出し用のビット線１０
８の寄生容量の電荷がダイオード１１８及びｎＭＯＳト
ランジスタ１１７を介して読出し用のワード線１０７に
引き抜かれ、読出し用のビット線１０８は、図１３に実
線１４３で示すように、「Ｌ」とされ、その後、読出し
用のワード線１０７＝「Ｈ」とされる（期間Ｔ３）。

【０１１４】これに対して、「Ｌ」が書き込まれてお
り、ノード１４２＝「Ｌ」とされている場合には、ｎＭ
ＯＳトランジスタ１１７＝ＯＦＦとなり、読出し用のビ
ット線１０８の電荷は読出し用のワード線１０７に引き
抜かれず、読出し用のビット線１０８は、図１３に実線
１４４で示すように、「Ｈ」を維持し、その後、読出し
用のワード線１０７＝「Ｈ」とされる（期間Ｔ３）。

【０１１５】したがって、この第３実施例においては、
読出し用のワード線１０７の電位がセンス・バッファ１
３５（図１２参照）で検出されることによりデータの読
出しが行われることになる。

【０１１６】なお、読出し時、図９に示すメモリセルが
非選択とされる場合には、読出し用のワード線１０７＝
「Ｈ」を維持する。この場合において、ノード１４２＝
「Ｈ」で、かつ、読出し用のビット線１０８が、他のメ
モリセルにより「Ｌ」とされたとしても、ダイオード１
１８が設けられているので、読出し用のワード線１０７
の電圧が読出し用のビット線１０８の電圧に影響を与え
ることはない。

【０１１７】このように、図９に示すメモリセルにおい
ては、読出し時、「Ｈ」が書き込まれており、ノード１
４２＝「Ｈ」とされている場合には、読出し用のビット
線１０８の寄生容量の電荷をダイオード１１８、ｎＭＯ
Ｓトランジスタ１１７を介して読出し用のワード線１０
７に引き抜くようにしているので、読出し用のビット線
１０８の電位の下降を高速に行うことができる。

【０１１８】したがって、この図９に示すメモリセルを
備えてなる、この第３実施例によれば、図１８に示すメ
モリセルを備えてなるＤＲＡＭと同様に、データ読出し
の高速化を図ることができる。

【０１１９】また、この第３実施例においては、メモリ
セルにおける読出し回路部を１個のｎＭＯＳトランジス
タ１１７と、１個のダイオード１１８とで構成するよう
にしているので、図１０及び図１１にその構成例を示す
ように、メモリセルにおける読出し回路部を２個のｎＭ
ＯＳトランジスタで構成する場合（図２１、図２２）に
比較して、メモリセルの占有面積を小さくすることがで
きる。

【０１２０】また、この第３実施例においては、前述の
ように、読出し用のビット線１０８の寄生容量の電荷を
読出し用のワード線１０７に引き抜くようにしているの
で、メモリセルの接地電圧に変動を与えることもなく、
データ保持の安定性を確保することができる。

【０１２１】即ち、この第３実施例によれば、ＳＲＡＭ
について、メモリセルの占有面積の増加を最小限にとど
め、高集積化を図ると共に、データ保持特性を悪化させ
ることなく、データ読出しの高速化を図ることができ
る。

【０１２２】第４実施例・・図１４ 図１４は本発明の第４実施例（本発明をＳＲＡＭに適用
した場合の他の実施例）の要部を示す図であり、この第
４実施例が備えるメモリセルの回路構成を示している。

【０１２３】このメモリセルは、ｎＭＯＳトランジスタ
１１７のドレインを読出し用のビット線１０８に接続す
ると共に、ダイオード１１８を読出し用のワード線１０
７とｎＭＯＳトランジスタ１１７のソースとの間に逆方
向に接続し、その他については、図９に示すメモリセル
と同様に構成したものである。

【０１２４】このメモリセルを備えてなる、この第４実
施例においても、第３実施例と同様に、ＳＲＡＭについ
て、メモリセルの占有面積の増加を最小限にとどめ、高
集積化を図ると共に、データ保持特性を悪化させること
なく、データ読出しの高速化を図ることができる。

【０１２５】なお、上述の実施例においては、書込み用
のワード線と、読出し用のワード線とを別個独立に設け
た場合について説明したが、書込み用のワード線、書込
み用のビット線、読出し用のワード線、読出し用のビッ
ト線の各論理を調整することにより、書込み用のワード
線と、読出し用のワード線とを同一のワード線で構成す
ることもできる。

【０１２６】

【発明の効果】以上のように、本発明によれば、ＤＲＡ
ＭやＳＲＡＭ等のように、記憶データに対応する電圧を
保持する電圧保持部、例えば、キャパシタやフリップフ
ロップ回路等を備えてなるメモリセルを配列させて構成
される半導体記憶装置に関し、メモリセルの占有面積の
増加を最小限にとどめ、高集積化を図ると共に、データ
読出しの高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の原理説明図である。

【図３】本発明の第１実施例が備えるメモリセルを示す
回路図である。

【図４】本発明の第１実施例が備えるメモリセルの読出
し回路部を構成するｎＭＯＳトランジスタ及びダイオー
ドの構成例を示す概略的平面図である。

【図５】図４のＣ−Ｃ線に沿った概略的断面図である。

【図６】本発明の第１実施例の全体の構成を示すブロッ
ク図である。

【図７】本発明の第１実施例の動作を示す波形図であ
る。

【図８】本発明の第２実施例が備えるメモリセルを示す
回路図である。

【図９】本発明の第３実施例が備えるメモリセルを示す
回路図である。

【図１０】本発明の第３実施例が備えるメモリセルの読
出し回路部を構成するｎＭＯＳトランジスタ及びダイオ
ードの構成例を示す概略的平面図である。

【図１１】図１０のＤ−Ｄ線に沿った概略的断面図であ
る。

【図１２】本発明の第３実施例の全体の構成を示すブロ
ック図である。

【図１３】本発明の第３実施例の動作を示す波形図であ
る。

【図１４】本発明の第４実施例が備えるメモリセルを示
す回路図である。

【図１５】従来のＤＲＡＭが備えるメモリセルの一例を
示す回路図である。

【図１６】従来のＤＲＡＭが備えるメモリセルの他の例
を示す回路図である。

【図１７】従来のＳＲＡＭが備えるメモリセルの一例を
示す回路図である。

【図１８】従来のＳＲＡＭが備えるメモリセルの他の例
を示す回路図である。

【図１９】図１６に示すメモリセルの読出し回路部を構
成するｎＭＯＳトランジスタの概略的平面図である。

【図２０】図１９のＡ−Ａ線に沿った概略的断面図であ
る。

【図２１】図１８に示すメモリセルの読出し回路部を構
成するｎＭＯＳトランジスタの概略的平面図である。

【図２２】図２１のＢ−Ｂ線に沿った概略的断面図であ
る。

【符号の説明】

６３ 電圧保持部 ６４ 記憶データに対応した電圧を示すノード ６５ 読出し回路部 ６６ 読出し用のワード線 ６７ 読出し用のビット線 ６８ トランジスタ ６９ ダイオード

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/412 Ｇ１１Ｃ 11/40 Ｂ ３０１

Claims (7)

【特許請求の範囲】
1. 【請求項１】記憶データに対応する電圧を保持する電圧
   保持部（６３）を有するメモリセルを配列させて構成さ
   れる半導体記憶装置において、前記メモリセルは、制御
   電極を前記電圧保持部（６３）の記憶データに対応する
   電圧を示すノードのいずれかのノード（６４）に接続さ
   れ、第１の被制御電極を読出し用のワード線（６６）に
   接続されたトランジスタ（６８）と、カソードを前記ト
   ランジスタ（６８）の第２の被制御電極に接続され、ア
   ノードを読出し用のビット線（６７）に接続されたダイ
   オード（６９）とからなる読出し回路部（６５）を含ん
   で構成されていることを特徴とする半導体記憶装置。
2. 【請求項２】記憶データに対応する電圧を保持する電圧
   保持部（６３）を有するメモリセルを配列させて構成さ
   れる半導体記憶装置において、前記メモリセルは、制御
   電極を前記電圧保持部（６３）の記憶データに対応する
   電圧を示すノードのいずれかのノード（６４）に接続さ
   れ、第１の被制御電極を読出し用のビット線（６７）に
   接続されたトランジスタ（６８）と、アノードを前記ト
   ランジスタ（６８）の第２の被制御電極に接続され、カ
   ソードを読出し用のワード線（６６）に接続されたダイ
   オード（６９）とからなる読出し回路部（６５Ａ）を含
   んで構成されていることを特徴とする半導体記憶装置。
3. 【請求項３】制御電極を書込み用のワード線に接続さ
   れ、第１の被制御電極を書込み用のビット線に接続され
   た第１のトランジスタと、第１の端部を前記第１のトラ
   ンジスタの第２の被制御電極に接続され、第２の端部に
   所定の電圧が印加されるキャパシタと、制御電極を前記
   キャパシタの第１の端部に接続され、第１の被制御電極
   を読出し用のワード線に接続された第２のトランジスタ
   と、カソードを前記第２のトランジスタの第２の被制御
   電極に接続され、アノードを読出し用のビット線に接続
   されたメモリセルを配列して構成されていることを特徴
   とする半導体記憶装置。
4. 【請求項４】制御電極を書込み用のワード線に接続さ
   れ、第１の被制御電極を書込み用のビット線に接続され
   た第１のトランジスタと、第１の端部を前記第１のトラ
   ンジスタの第２の被制御電極に接続され、第２の端部に
   所定の電圧が印加されるキャパシタと、制御電極を前記
   キャパシタの第１の端部に接続され、第１の被制御電極
   を読出し用のビット線に接続された第２のトランジスタ
   と、カソードを読出し用のワード線に接続され、アノー
   ドを前記第２のトランジスタの第２の被制御電極に接続
   されたメモリセルを配列して構成されていることを特徴
   とする半導体記憶装置。
5. 【請求項５】制御電極を書込み用のワード線に接続さ
   れ、第１の被制御電極を書込み用の第１のビット線に接
   続された第１のトランジスタと、制御電極を前記書込み
   用のワード線に接続され、第１の被制御電極を書込み用
   の第２のビット線に接続された第２のトランジスタと、
   第１の入出力端を前記第１のトランジスタの第２の被制
   御電極に接続され、第２の入出力端を前記第２のトラン
   ジスタの第２の被制御電極に接続されたフリップフロッ
   プ回路と、制御電極を前記フリップフロップ回路の第１
   又は第２の入出力端に接続され、第１の被制御電極を読
   出し用のワード線に接続された第３のトランジスタと、
   カソードを前記第３のトランジスタの第２の被制御電極
   に接続され、アノードを読出し用のビット線に接続され
   たメモリセルを配列して構成されていることを特徴とす
   る半導体記憶装置。
6. 【請求項６】制御電極を書込み用のワード線に接続さ
   れ、第１の被制御電極を書込み用の第１のビット線に接
   続された第１のトランジスタと、制御電極を前記書込み
   用のワード線に接続され、第１の被制御電極を書込み用
   の第２のビット線に接続された第２のトランジスタと、
   第１の入出力端を前記第１のトランジスタの第２の被制
   御電極に接続され、第２の入出力端を前記第２のトラン
   ジスタの第２の被制御電極に接続されたフリップフロッ
   プ回路と、制御電極を前記フリップフロップ回路の第１
   又は第２の入出力端に接続され、第１の被制御電極を読
   出し用のビット線に接続された第３のトランジスタと、
   カソードを読出し用のワード線に接続され、アノードを
   前記第３のトランジスタの第２の被制御電極に接続され
   たメモリセルを配列して構成されていることを特徴とす
   る半導体記憶装置。
7. 【請求項７】前記書込み用のワード線と、前記読出し用
   のワード線とは、同一のワード線であることを特徴とす
   る請求項１、２、３、４、５又は６記載の半導体記憶装
   置。