KR950014250B1 - 다이내믹형 메모리 셀 및 다이내믹형 메모리 - Google Patents

다이내믹형 메모리 셀 및 다이내믹형 메모리 Download PDF

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Abstract

내용 없음.

Description

다이내믹형 메모리 셀 및 다이내믹형 메모리
제 1도는 본 발명의 DRAM 셀의 제 1실시예를 나타내는 등가회로도.
제 2도는 제1도의 DRAM 셀의 리프레시 동작을 나타내는 타이밍 파형도.
제 3도는 본 발명의 DRAM 셀의 제2실시예를 나타내는 등가회로도.
제 4도는 제3도의 DRAM 셀의 구조의 열예를 나타내는 단면도.
제 5도는 본 발명의 DRAM 셀의 제3실시예를 나타내는 등가회로도.
제 6도는 본 발명의 DRAM의 일실시예의 일부를 나타내는 회로도.
* 도면의 주요 부분에 대한 부호의 설명
10 : DRAM셀 Ql : 제 1 트랜지스터
Q2,Q2' : 제 2 트랜지스터 Q3,Q3' : 제 3 트랜지스터
BL,BLl,BL2 : 비트선 WL,WLl,WL2 : 워드선
CP1 : 제 1 제어단자 CP2 : 제 2 제어단자
Na : 제 1 기억노드 Nb : 제 2 기억노드
Rb,Rb' : 저항소자 SW : 스위치소자
60 : 메모리 셀 어레이 61 : 제 1 제어신호 공급선
62 : 제 2 제어신호 공급선 63 : 제어신호 발생회로.
본 발명은 반도체 메모리 셀 및 반도체 메모리에 관한 것으로서, 특히 리프레시(refresh)동작을 필요로하는 다이내믹형 메모리 셀 및 그 어레이를 갖는 다이내믹형 메모리에 관한 것이다.
종래의 다이내믹형 메모리(DRAM)에서 사용되고 있는 1트랜지스터, 1커패시터형의 DRAM셀은비트선 및 워드선에 접속되는 전하 전송용의 MOS 트랜지스터와, 이에 접속되는 정보기억용 커패시터로 구성된다. 이 DRAM셀은 셀 자신은 리프레시 전류 공급 기능을 지니고 있지 않고, 리프레시에 있어서는 전하 전송용 트랜지스터를 개방하여 기억정보를 비트선측에 독출하고, 이것을 센스 앰프로 증폭한 전위를 비트선측에서 재기입하는(리프레시 전류를 공급하는) 조작을 행할 필요가 있었다.
상기 DRAM셀이 행렬 모양으로 배열되어서 메모리 셀 어레이를 형성할 경우, 리프레시에 있어서 상술한 바와 같이 전하 전송용 트랜지스터를 개방하여 비트선측에서 리프레시 조작을 행하기 위해서는 동일 컬럼의 비트선에 공통적으로 접속되어 있는 DRAM 셀을 동시에 리프레시하는 것은 불가능하고 동일행의 워드선에 공통적으로 접속되어 있는 DRAM 셀을 동시에 리프레시하고 있다.
상술한 바와 같이 종래의 DRAM셀은 전하 전송용 트랜지스터를 개방하여 비트선 측에서 리프레시 조작을 행할 필요가 있고, 메모리 셀 어레이 내에 있어서의 워드선 단위로 결정되는 비교적 소수의 한정된 셀밖에 동시에 리프레시 할 수 없다는 문제가 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 이루어진 것으로서 셀 자신에 리프레시 전류 공급 기능을 가지며, 전하 전송용 트랜지스터를 개방하여 독출/기록 노드측에 리프레시 조작을 행할 필요가 없어지고, 리프레시 기간에 있어서의 독출/기록 노드측의 데이타 처리의 제약이 완화되며, 메모리 설 어레이를 형성한 경우에 동일 컬럼의 비트선에 공통적으로 접속되어 있는 셀을 동시에 리프레시 할 수 있게 되는 다이내믹형 메모리 셀을 제공하는 것을 목적으로 한다.
또한 본 발명은 메모리 셀 어레이내의 모든 혹은 임의로 선정할 수 있는 비교적 다수의 셀을 동시에 리프레시 할 수 있는 다이내믹형 메모리를 제공하는 것을 목적으로 한다.
본 발명의 다이내믹형 메모리 셀은 독출/기록 노드에 드레인·소오스단자의 열단측이 접속되고 전송 게이트 제어선에 게이트가 접속된 전하 전송용의 제1MOS트랜지스터와, 이 제1MOS 트랜지스터의 타단측의 제1기억 노드에 게이트가 접속되고 게이트 용량이 정보 기억용의 커패시터로 되고 열단측이 제1제어단자에 접속된 제2MOS트랜지스터와, 열단측이 제2제어단자에 접속되고 타단측이 상기 제1기억노드에 접속된 리프레시 전류 공급용의 제3MOS트랜지스터와, 이 제3MOS트랜시스터의 게이트와 상기 제2MOS트랜지스터의 타단측의 제2기억 노드와의 사이에 접속된 저항소자 또는 스위치 소자를 구비한 것을 특징으로 한다.
또 본 발명의 다이내믹형 메모리는 본 발명의 DRAM 셀이 행렬 모양으로 배열되어 형성된 메모리 셀 어레이와, 이 메모리 셀 어레이의 모든 DRAM셀 또는 메모리 셀 어레이를 복수로 구분한 블록내의 DRAM셀의 각 제1제어단자에 공통적으로 접속된 제1제어신호 공급선 및 제2제어단자에 공통적으로 접속된 제2제어신호 공급선을 구비하는 것을 특징으로 한다.
상기 다이내믹형 메모리 셀에 의하면, 셀 자신이 리프레시 전류 공급 기능을 가지고 있고, 전하 전송용 트랜지스터를 개방하여 독출/기록 노드측에서 리프레시 조작을 행할 필요가 없어진다. 따라서 리프레시 기간에 있어서의 독출/기록 노드측의 데이타 처리의 제약이 완화되고, 메모리 셀 어레이를 형성한 경우에 동일 컬럼의 비트선에 공통적으로 접속되는 셀을 동시에 리프레시 하는 일이 가능해진다.
또 상기 다이내믹형 메모리에 의하여 셀 자신에 리프레시 전류 공급 기능을 가지고 전하 전송용 트랜지스터를 개방하여 독출/기록 노드측에서 리프레시 조작을 행할 필요가 없는 DRAM셀의 어레이를 사용하고 있으므로 리프레시 기간에 있어서의 비트선측에 있어서의 데이타 처리의 제약이 완화되고 메모리 셀 어레이 내의 전부 혹은 임의로 선정할 수 있는 비교적 다수의 셀을 동시에 리프레시 하는 것이 가능하게 된다.
[실시예]
이하 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 1도는 본 발명의 DRAM셀의 제 1실시예의 등가회로를 표시하고 있다.
이 DRAM셀(10)에 있어서, Q1은 전하 전송용의 제1의 N채널 MOS트랜지스터이고, 그 드레인·소오스 단자의 일단은 독출/기록 노드(예컨대 비트선 BL)에 접속되고 그 게이트는 전송게이트 제어선(예컨대 워드선 WL)에 접속되어 있다. Q2는 그 게이트 용량이 정보 기억용의 커패시터가 되는 제2의 N채널 MOS 트랜지스터이고 그 게이트는 상기 제1트랜지스터 Q1의 타단(제1기억노드 Na)에 접속되고 그 열단측은 제1제어단자(CP1)에 접속되어 있다. Q3은 리프레시 전류 공급용의 제3의 N채널 MOS 트랜지스터이고, 그 일단측은 제2제어단자(CP2)에 접속되고, 그 타단측은 상기 제1기억노드(Na)에 접속되어 있다. 그리고 상기 제3트랜지스터(Q3)의 게이트와 상기 제2트랜지스터(Q2)의 타단(제2기억노드Nb)과의 사이에 저항소자(Rb)가 접속되어 있다.
상기 DRAM셀(10)의 기록/독출에 있어서는, 제1제어단자(CP1)에 인가되는 제1제어신호(Φpa) 및 제2제어단자(CP2)에 인가되는 제2의 제어신호(φPb)를 각각 기준전위(예컨대 접지전원 Vss)로 해두면 제3트랜지스터(Q3)는 오프상태이다. 이 상태에서는 전하 전송용의 제1트랜지스터(Ql) 및 제2트랜지스터(Q2)의 게이트 용량(정보기억용의 커패시터)에 의하여 비트선(BL)과 제1기억노드(Na)와의 사이에서 정보의 전송이 가능해지고, 종래의 1트랜지스터·1커패시터형의 DRAM셀과 같이 기록/독출 동작이 가능해진다.
상기 DRAM셀(10)의 리프레시에 있어서는 예컨대 제2도의 타이밍 파형도에 도시한 바와 같이 동작시킨다. 즉 워드선(WL)은 폐쇄 상태로 두고 먼저 제2제어신호(φPb)를 전원 전원(Vcc) 보다 높은 소정 전위(Vpb)로 상승시키고, 이후 제1제어신호(φpa)를 전원 전위(Vcc) 보다 높은 소정 전위(Vpa)(예컨대 Vpa=Vpb)로 상승시킨다. 이때 상기 제1기억노드(Na)가 "1"정보(고레벨)를 저장하고 있는 "1"상태의DRAM셀(이 상태의 제1기억노드(Na)의 전원(Va)를 V "1"로 나타낸다)에 있어서는 제2트랜지스터(Q2)가 온상태로 되고, 그 게이트와 제1제어단자(CP1)와의 사이에 용량을 지니므로써 제1기억노드(Na)의 전위(Va)는 용량 결합에 의하여 V "1"+Vpa로까지 승압된다. 이것에 의하여 제2기억노드(Nb)의 전위 Vb는 (V "1" + Vpa-Vth2)든가 Vpa 중의 낮은쪽의 전위(본 예에서는 Vpa)로 된다. 여기서 Vth2는 제2트랜지스터(Q2)의 게이트 드레시 홀드 전압이다. 이 제2기억노드(Nb)의 전위(Vb)가 저항소자(Rb)를 통하여 게이트에 인가되는 제3트랜지스터(Q3)는 온상태로 되고, 제1기억노드(Na)에는 Vpa-Vth3(Vth3는 제3트랜지스터(Q3)의 게이트 드레시 홀드전압)가 가해지게 된다. 다음에 제1의 제어 신호(φpa)를 기준전위(Vss)로 하강시키면, 제1기억노드(Na)의 전위(Va)는 용량 결합에 의하여 V "1"로까지 하강코저 하나 제2기억노드(Nb)의 전위(Vb)는 저항소자(Rb) 및 제2기억노드(Nb)의 용량으로 결정되는 시정수의 사이는 유지된다. 이 사이 제3트랜지스터(Q3)는 온상태이므로 제2제어단자(CP2)에서 제3트랜지스터(Q3)를 통하여 제1기억노드(Na)에 리프레시 전류가 공급되고 제1기억노드(Na)는 Vpa-Vth3의 전위에까지 회복하고 리프레시된 것으로 된다. 이 리프레시 후에 제2제어 신호(φpb)를 기준전위(Vss)로 하강시킨다.
이에 대하여 상기 제1기억노드(Na)가 "0"정보(저 레벨)를 저장하고 있는"0" 상태의 DRAM 셀(이 상태의 제1기억노드(Na)의 전위(Va)를 V "0"로 표시한다.)에 있어서는 제2트랜지스터(Q2)의 채널 영역에 반전층이 형성되지 않으므로 제2제어 신호(φpb) 및 제1제어신호(φpa)를 차례로 상승시켜도 제1기억 노드(Na)의 전위(Va)가 승압하지 않고 제2도중에 점선으로 도시한 바와 같이 제1기억노드(Na)의 전위(Va) 및 제2기억노드(Nb)의 전위(Vb)는 변화하지 않고, 각기 Vss 전위 그대로이다. 따라서 이후 제1제어신호(φpa) 및 제2제어신호(φpb)를 차례로 하강시켜도 제1기억노드(Na)의 전위(Va) 및 제2기억노드(Nb)의 전위(Vb)는 변화하지 않는다.
또한 상술한 바와 같이 "0" 상태의 DRAM 셀에 대하여 제1제어신호(φpa)를 상승시킨때에 제1기억노드(Na)의 전위(Va)가 승압되지 않기 위한 조건으로서 V"1"＞Vth2가 필요하다.
상기 실시에의 DRAM셀(10)에 의하면 셀 자신이 리프레시 전류 공급 기능을 가지고 있고, 전하 전송용 트랜지스터(Ql)를 개방하여 독축/기록 노드측에서 리프레시 조작을 행할 필요가 없어진다. 따라서, 리프레시 기간에 있어서의 독출/기록 노드측의 데이타 처리의 제약이 완화되고 메모리 셀 어레이를 형성한 경우에 동일 컬럼의 비트선에 공통적으로 접속되는 셀을 동시에 리프레시 할 수 있게 된다.
제3도는 본 발명의 DRAM셀의 제2실시예의 등가회로를 나타내고 있다. 이 DRAM셀은 제1도에 도시한 DRAM셀에 있어서 제2트랜지스터(Q2') 및 제3트랜지스터(Q3')가 박막 트랜지스터(THIN FILMTRANSISTOR ; TFT)에 의하여 형성되고, 저항 소자(Rb')가 상기 제2트랜지스터(Q2')의 활성 영역용 박막 혹은 상기 제3트랜지스터(Q3')의 게이트 전극용 박막과 같은 박막으로 형성되어 있다.
제4도는 제3도의 DRAM셀의 단면 구조의 일예를 도시한 것이다. 제4도에 있어서 (41)은 P형의 반도체기판,(42)는 기판 표층부에 선택적으로 형성된 소자 분리 영역,(43) 및 (44)는 기판 표층부에 선택적으로 형성된 n+형 영역(제1트랜지스터(Ql)의 드레인 영역 및 소오스 영역),(45)는 상기 드레인·소오스사이의 채널 영역 표면상에 게이트 절연막(46)을 통하여 형성된 제1트랜지스터(Ql)용의 게이트 전극이다. 상기 제1트랜지스터(Ql)의 소오스영역(44)은 전하 축적노드(제1기억노드 Na)로 되어 있고, 여기에서 전도하는 제1층의 도전막(47)이 형성되어 있다. 이 제1층의 도전막(47)의 일부는 상기 제2의 트랜지스터(Q2')의 게이트 전극으로 사용되고 있다. 상기 제1층의 도전막(47)상에 제1의 커패시터 게이트 절연막(48)을 통하여 제2층의 박막(49)이 형성되어 있다. 이 제2층의 박막(49)의 일부는 상기 제2트랜지스터(Q2')의 활성영역(소오스·드레인·채널영역)으로서 형성되고, 상기 제2층의 박막(49)의 다른 일부는 상기 제3트랜지스터(Q3')의 게이트 전극영역으로 형성되고 있고, 상기 제2트랜지스터(Q2')의 활성영역과 상기 제3트랜지스터(Q3')의 게이트 전극영역과의 사이에 상기 저항소자(Rb')의 영역이 형성되어 있고, 상기 제2층의 박막(49)의 열단부는 상기 제1제어단자(CP1)에 이어져 있다. 또한 상기 제2층의 박막(49) 위에 제2의 커패시터 게이트 절연막(50)을 통하여 제3층의 박막(51)이 형성되어 있다. 이 제3층의 박막(51)의 일부는 상기 제3트랜지스터(Q3)의 활성영역(소오스·드레인·채널영역)으로 형성되어 있고, 상기 제3층의 박막(51)의 일단부는 제2제어단자(CP2)에 이어져 있고, 상기 제3층의 박막(51)의 타탄부는 상기 제1층의 도전막(47)의 일단부에 이어져 있다.
상기 제4도의 구조에 의하면 제1트랜지스터(Ql)의 영역상에 TFT로 이루어지는 제2트랜지스터(Q2')및 제3트랜지스터(Q3')가 적층되어 있고, 종래의 1트랜지스터·1캐패시터형의 DRAM셀과 거의 동일한 셀사이즈로 실현할 수 있다.
제5도는 본 발명의 DRAM셀의 제3실시에의 등가회로를 나타내고 있다. 이 DRAM셀은 제1도에 도시한 DRAM 셀에 비하여, 상기 저항소자(Rb) 대신에, 예컨대 제4의 N채널 MOS트랜지스터로 구성되는 스위치소자(SW)가 사용되고 있는 점이 다르고, 기타는 같으므로 같은 부호를 불이고 있다. 이 DRAM셀은 제1제어신호(ψpa)를 소정 전위(Vpa)로 상승시킬때 또는 그 직전에 상기 스위치 소자(SW)를 온상태로 제어하여 그 저항 성분을 낮게하고, 제1제어신호(ψpa)를 기준전위(Vss)로 하강시킬때 또는 그 직전에 상기 스위치 소자(SW)를 오프상태로 제어하여 그 저항 성분을 높게하면 상기 스위치 소자(SW)가 상기 저항소자(Rb)와 거의 등가인 동작을 행하므로 제1도에 도시한 DRMA셀과 거의 같은 동작을 행한다.
제6도는 본 발명의 DRAM의 일예의 일부를 나타내고 있다.
메모리 셀 어레이(60)는 본 발명의 DRAM셀(예컨대 제1도에 도시한 바와 같은 DRAM셀(10))이 행렬모양으로 배열되어서 형성되고 있고, 동일 컬럼의 DRAM셀(10)…은 비트선(BLl.BL2)…에 공통적으로 접속되고, 동일행의 DRAM셀(10)…은 워드선(WLl, WL2)…에 공통적으로 접속되고 있다. 본예에서는 메모리 셀 어레이(60)의 모든 DRAM 셀(10)…또는 메모리 셀 어레이(60)를 복수로 구분한 각 블록내의 DRAM셀(10)…의 각 제1제어단자(CP1)를 제1제어신호 공급선(61)에 공통적으로 접속하는 동시에 각 제2제어단자(CP2)를 제2제어신호 공급선(62)에 공통적으로 접속하고 있다.
그위에 상기 메모리 셀 어레이(60)와 동일 칩상에 제어신호 발생회로(63)가 설치되어 있다. 이 제어신호발생회로(63)는 제2도를 참조하여 상술한 바와 같이 기준전위(Vs)와 전원진위(Vcc) 보다 높은 소정 전위와의 사이에서 펄스 모양으로 변화하는 제 1제어신호(ψpa) 및 제 2 제어신호(ψpb)를 발생하고 상기 제 1제어신호 공급선(61) 및 제2제어신호 공급선(62)에 공급한다. 또 리프레시 전류공급용의 제2제어신호(ψpb)및/또는 승압용의 제l제어신호(ψpa)를 칩 외부에서 단자(도시생략)을 통하여 공급해도 된다. 또 상기 구분방법은 예컨대 복수의 컬럼을 단위로 하는 혹은 메모리 셀 어레이(60)가 복수로 분할된 서브 어레이를 단위로 하는 등 임의로 선정해도 좋다.
상기 DRAM에 의하면 셀, 자신이 리프레시 전류 공급 기능을 가지고 전하전송용 트랜지스터를 개방하여 독출/기록 노드측에서 리프레시 조작을 행할 필요가 없는 DRAM 셀(10)…의 어레이(61)를 사용하고 있으므로 리프레시 기간에 있어서의 비트선측에 있어서의 데이타 처리의 제약이 완화되고 메모리 셀 어레이내의 전부 또는 임의로 선정할 수 있는 비교적 다수의 셀을 동시에 리프레시 할 수 있다.
상술한 바와 같이 본 발명에 의하면 셀 자신에 리프레시 전류 공급 기능을 가지고, 전하 전송용 트랜지스터를 개방하여 독출/기록 노드측에서 리프레시 조작을 행할 필요가 없어지고 리프레시 기간에 있어서의 독출/기록 노드측의 데이타 처리의 제약이 완화되고, 메모리 셀 어레이를 형성한 경우에 동일 컬럼의 비트선에 공통적으로 접속되어 있는 셀을 동시에 리프레시 할 수 있는 다이내믹형 메모리 셀을 실현할 수 있다.
또한 본 발명은 메모리 셀 어레이 내의 전부 또는 임의로 선정할 수 있는 비교적 다수의 셀을 동시에 리프레시 할 수 있는 다이내믹형 메모리를 실현할 수 있다.

Claims (12)

  1. 독출/기록노드(BL)에 드레인·소스단자의 일단측이 접속되고, 전송 게이트 제어선(WL)에 게이트가 접속된 전하 전송용의 제1MOS트랜지스터(Ql)와, 이 제1MOS트랜지스터의 타단측의 제1기억노드에 게이트가 접속되고, 게이트 용량이 정보 기억용 커패시터가 되어 일단측이 제l제어단자(CP1)에 접속된 제 2MOS트랜지스터(Q2, Q2')와, 일단측이 제 2 제어단자(CP2)에 접속되고, 타단측이 상기 제 l기억노드에 접속된 리프레시 전류 공급용의 제3MOS트랜지스터(Q3,Q3')와, 이 제3MOS트랜지스터의 게이트와 상기 제2MOS트랜지스터의 타단측의 제2기억노드와의 사이에 접속된 저항소자(Rb,Rb') 또는 스위치 소자(SW)를 구비하는 것을 특징으로 하는 다이내믹형 메모리 셀.
  2. 제1항에 있어서, 상기 제2MOS트랜지스터 및 제3MOS트랜지스터가 박막 트랜지스터(Q2',Q3')에 의하여 형성되는 것을 특징으로 하는 다이내믹형 메모리 셀.
  3. 제2항에 있어서, 상기 제2트랜지스터 및 제3트랜지스터는 적층되어 형성되는 것을 특징으로 하는 다이내믹형 메모리 셀.
  4. 제3항에 있어서, 상기 제1MOS트랜지스터의 타단측의 전하 축적 노드에 전도하도록 도전막(47)이 형성되고, 이 도전막 위에 적층되어 형성된 박막(49)의 일부에 상기 제2트랜지스터의 활성영역이 형성되며, 상기 도전막의 일부에 상기 제2트랜지스터의 게이트 영역이 형성되고, 상기 제2트랜지스터 및 제3트랜지스터는 상기 제1트랜지스터의 영역상에 적층되어 형성되는 것을 특징으로 하는 다이내믹형 메모리 셀.
  5. 제2항 내지 제4항중 어느 한항에 있어서, 제2MOS트랜지스터의 활성 영역용의 박막의 일부에 상기 저항소자가 형성되어 있는 것을 특징으로 하는 다이내믹형 메모리 셀.
  6. 독출/기록 노드(BLl,BL2)에 드레인 소오스 단자의 일단측이 접속되고, 전송 게이트 제어선(WLl,WL2)에 게이트가 접속된 전하 전송용의 제1MOS트랜지스터와, 이 제1MOS트랜지스터의 타단측의 제l기억노드에 게이트가 접속되고 게이트 용량이 정보기억용 커패시터가 되고 일단측이 제1제어단자(CP1)에 접속된 제2MOS트랜지스터(Q2,Q2')와, 일단측이 제2제어단자(CP2)에 접속되고 타단측이 상기 제1기억노드에 접속된 리프레시 전류 공급용의 제3MOS트랜지스터(Q3,Q3')와, 이 제3MOS트랜지스터의 게이트와 상기 제2MOS토랜지스터의 타단측의 제2기억노드와의 사이에 접속된 저하 소자(Rb,Rb') 또는 스위치 소자(SW)를 구비하는 다이내믹형 메모리 셀(10)이 행렬상으로 배열되어서 형성된 메모리셀 어레이와, 이 메모리셀 어레이의 모든 메모리 셀 또는 메모리 셀 어레이를 복수로 구분한 블록내의 메모리 셀의 각각의 제1제어단자에 공통적으로 접속된 제1제어신호 공급성(61) 및 각각의 제2제어단자에 공통적으로 접속된 제2제어신호 공급선(62)을 구비한 것을 특징으로 하는 다이내믹형 메모리.
  7. 제6항에 있어서, 상기 제1제어신호 공급선 및 제2제어신호 공급선에 각각 제어신호를 인가하는 제어신호 인가수단(63)을 구비하는 것을 특징으로 하는 다이내믹형 메모리.
  8. 제7항에 있어서, 상기 제어신호 인가수단은 상기 메모리 셀 어레이와 동일칩상에 설치된 제어신호 발생회로인 것을 특징으로 하는 다이내믹형 메모리.
  9. 제7항에 있어서, 상기 제어신호 인가수단은 칩 외부에서 상기 제어신호를 인가하기 위한 단자를 포함하는 것을 특징으로 하는 다이내믹형 메모리.
  10. 제8항에 있어서, 상기 제어신호 발생회로는 상기 다이내믹형 메모리 셀의 리프레시에 있어서 상기 제 2 제어신호 공급선의 전위 및 제 1제어신호 공급선의 전위를 차례로 상승시킨 후 상기 제 1제어신호 공급선의 전위 및 제2제어신호 공급선의 전위를 차례로 하강시키기 위한 제어신호는 공급하는 것을 특징으로 하는 다이내믹형 메모리.
  11. 제10항에 있어서, 상기 제어신호 발생회로는 상기 제어신호는 기준전위와 전원 전위보다 높은 소정전 위와의 사이에서 펄스 상태로 변화시키는 것을 특징으로 하는 다이내믹형 메모리.
  12. 제7항 내지 제11항중 어느 한항에 있어서, 상기 제어신호 인가수단은 상기 다이내믹형 메모리셀의 독출/기록에 있어서, 상기 제1제어신호 공급선의 전위 및 제2제어 신호 공급선의 전위를 각각 기준전위에 설정하는 것을 특징으로 하는 다이내믹형 메모리.
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