JP2003257181A - 半導体装置 - Google Patents
半導体装置Info
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- sense amplifiers
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】DRAMにおいてアレー電圧を低電圧化した際に、
高速アクセスと短いサイクル時間を実現するセンスアン
プ構成を提供する。 【解決手段】センス初期にアレー側とセンスアンプ側で
データ線を分離するTGクロッキングセンス方式におい
て、センスアンプ内のデータを参照してアレー側のデー
タ線を増幅するリストアアンプRAPを付加し、そのリス
トアアンプをアレー電圧VDLより高い電圧VDHにより駆動
する。 【効果】TGクロッキング方式の高速センス動作と、オー
バードライブ方式の高速リストア動作を両立し、高速ア
クセスと短サイクル時間を実現できる。
高速アクセスと短いサイクル時間を実現するセンスアン
プ構成を提供する。 【解決手段】センス初期にアレー側とセンスアンプ側で
データ線を分離するTGクロッキングセンス方式におい
て、センスアンプ内のデータを参照してアレー側のデー
タ線を増幅するリストアアンプRAPを付加し、そのリス
トアアンプをアレー電圧VDLより高い電圧VDHにより駆動
する。 【効果】TGクロッキング方式の高速センス動作と、オー
バードライブ方式の高速リストア動作を両立し、高速ア
クセスと短サイクル時間を実現できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特にその装置の差動増幅回路構成とその駆動方式に
関する。
し、特にその装置の差動増幅回路構成とその駆動方式に
関する。
【０００２】
【従来の技術】この明細書で参照される文献のリストは
以下の通りであり、文献の参照は文献番号をもってする
こととする。 [文献1]特開平2-146177、[文献２]USP5,4
12,605号。[文献1]には、TGクロッキング方式（センス
初期の一定期間センスアンプ内のデータ線とメモリアレ
ー側のデータ線を分離して、センスアンプ内のデータ線
の増幅を高速化する）のリストア動作を改善するリスト
アアシスト付きTGクロッキング方式が開示されている。
この方式では、センス初期の一定期間、アレー側とセン
スアンプ側のデータ線を分離し、センスアンプ側データ
線を増幅すると同時にセンスアンプ側のデータ線の電圧
をもとに、アレー側のデータ線を増幅する。[文献２]に
は、低電圧でのトランジスタ駆動力を改善するオーバー
ドライブ方式が開示されている。この方式では、センス
初期の一定期間、ＣＭＯＳセンスアンプのソースノード
に最終的な増幅電圧よりも大きい電圧を印加する。
以下の通りであり、文献の参照は文献番号をもってする
こととする。 [文献1]特開平2-146177、[文献２]USP5,4
12,605号。[文献1]には、TGクロッキング方式（センス
初期の一定期間センスアンプ内のデータ線とメモリアレ
ー側のデータ線を分離して、センスアンプ内のデータ線
の増幅を高速化する）のリストア動作を改善するリスト
アアシスト付きTGクロッキング方式が開示されている。
この方式では、センス初期の一定期間、アレー側とセン
スアンプ側のデータ線を分離し、センスアンプ側データ
線を増幅すると同時にセンスアンプ側のデータ線の電圧
をもとに、アレー側のデータ線を増幅する。[文献２]に
は、低電圧でのトランジスタ駆動力を改善するオーバー
ドライブ方式が開示されている。この方式では、センス
初期の一定期間、ＣＭＯＳセンスアンプのソースノード
に最終的な増幅電圧よりも大きい電圧を印加する。
【０００３】
【発明が解決しようとする課題】ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）では、読み出し動作により
生ずるデータ線対間の微小電圧差ΔＶをデータ線振幅ま
で増幅するための回路（センスアンプ）がデータ線１対
に１つ接続されている。通常、センスアンプには、極性
の異なるそれぞれ２つのトランジスタからなるクロスカ
ップル型差動増幅回路が用いられる。例えば、金属絶縁
膜半導体（ＭＯＳ）トランジスタにより構成したクロス
カップル型の差動増幅回路をセンスアンプに用いた場合
には、データ線間にＮ型チャネルＭＯＳ（ＮＭＯＳ）及
びＰ型チャネルＭＯＳ（ＰＭＯＳ）トランジスタをそれ
ぞれ直列接続し、ＮＭＯＳ、ＰＭＯＳトランジスタのソ
ースをそれぞれ共通にし、ゲートはドレインと異なるデ
ータ線に接続されている。センスアンプでは、ワード線
により選択されたメモリセルから読み出されたデータに
より生じる微小電位差をもとに正帰還増幅を行い、デー
タ線対の一方を低レベルに、他方を高レベルに増幅す
る。しかし、DRAMでは、データ線を振幅電圧の半分にプ
リチャージするハーフプリチャージ方式を用いているの
で、センスアンプ活性化時は、トランジスタのソース・
ドレイン間及びゲート・ソース間には電源振幅の約１／
２しか印加されない。そのため、周辺回路と比べて電源
電圧の低電圧化が進むと動作速度は急激に低下する。ま
た、センスアンプが動作するときの動作電流の増加も問
題である。同時に動作するセンスアンプの数が増える
と、センスアンプへの電源を供給する電源配線での電圧
降下が大きくなる。これにより、センスアンプへ印加さ
れる電圧が低下するため、動作速度がさらに低下してし
まう。ＤＲＡＭでは、低消費電力・低電圧化とともに、
高速動作が望まれている。特に、アドレス・コマンドを
入力してから、実際にデータが出力されるまでの時間ア
クセス時間と、ランダムアクセス時間をきめるサイクル
時間の短縮が望まれている。低電圧化によりセンス時間
が低下すると、センスアンプから外部へデータを出力す
るのに時間を要するため、アクセス時間が増大する。さ
らに、DRAMでは破壊読出しのため、一度読み出したデー
タをメモリセルへ再書き込み（リストア）することが必
要である。このリストア動作はセンス動作に比べて遅く
てもよいが、DRAMのサイクル時間を決めるため高速化が
必要である。低電圧化すると、データ線の充放電動作が
遅延するため、リストア時間が増大し、そしてサイクル
時間が増大し、ランダムアクセス性能が劣化する。した
がって、低電圧時にDRAMのアクセス時間、サイクル時間
を短縮するためには、センスアンプのセンス時間、リス
トア時間をそれぞれ短縮することが重要である。低電圧
のセンス方式としては、文献２のオーバードライブ方式
があるが、1Vといった低電圧では、センスアンプ内とア
レーのデータ線を同時に充放電するため、リストア時間
は大幅に短縮されるが、センス時間の短縮は不十分であ
る。一方、センス時間だけを短縮する技術として、TGク
ロッキング方式が提案されている。しかし、リストア動
作がセンスアンプ内の増幅後になるためリストア時間が
増大するため、文献1のTGクロッキング方式のリストア
動作を改善するリストアアシスト付きTGクロッキング方
式が提案されている。しかしながら、本方式において
も、低電圧下では、高速なリストア動作の実現が難しく
なる。図１９は、メモリセルの記憶ノードに対して90%
まで書き込むのに要する時間(リストア時間)ＲＳＴＩＭ
Ｅ(ｎｓ)とアレー電圧ＶＤＬ(Ｖ)との関係をシミュレー
ションにより求めたものである。TGクロッキング方式、
従来型リストアアシスト付きTGクロッキング方式のリス
トア時間をそれぞれ、（ｃ）、(ｂ)で示す。リストアア
ンプを付加したTGクロッキング方式でも、'H'側データ
のメモリセルへのリストア時間は、低電圧になるに従っ
て急激に悪化する。特に、アレー電圧VDLが1.2V以下で
は25nsを超え、アレーのサイクル時間は55nsよりも大き
くなることが予想される。これは、リストアアンプとセ
ンスアンプを同じ電源で駆動しているので、電源配線の
抵抗による電圧降下が生じ、アレー側データ線の振幅が
低下して、書き込み特性が悪化するためである。'H'側
のデータの書き込み電圧が低下すると、DRAM特有の問題
であるデータ保持時間が短くなる。これを補うためにリ
フレッシュ動作を頻繁に行なうと消費電力が増加してし
まう。また、センスアンプ内の増幅動作に用いている電
源の振幅も低下するので、アクセス時間も増大してしま
う問題がある。そのため、高速センスと同時に高速リス
トアを行なうセンス方式が必要とされている。本発明は
以上に示した、低電圧で動作を行うDRAMにおけるセンス
動作とリストア動作の問題点を改善し、高速なアクセス
と短いサイクル時間を実現するセンスアンプ構成を提供
することを目的としている。
アクセスメモリ（ＤＲＡＭ）では、読み出し動作により
生ずるデータ線対間の微小電圧差ΔＶをデータ線振幅ま
で増幅するための回路（センスアンプ）がデータ線１対
に１つ接続されている。通常、センスアンプには、極性
の異なるそれぞれ２つのトランジスタからなるクロスカ
ップル型差動増幅回路が用いられる。例えば、金属絶縁
膜半導体（ＭＯＳ）トランジスタにより構成したクロス
カップル型の差動増幅回路をセンスアンプに用いた場合
には、データ線間にＮ型チャネルＭＯＳ（ＮＭＯＳ）及
びＰ型チャネルＭＯＳ（ＰＭＯＳ）トランジスタをそれ
ぞれ直列接続し、ＮＭＯＳ、ＰＭＯＳトランジスタのソ
ースをそれぞれ共通にし、ゲートはドレインと異なるデ
ータ線に接続されている。センスアンプでは、ワード線
により選択されたメモリセルから読み出されたデータに
より生じる微小電位差をもとに正帰還増幅を行い、デー
タ線対の一方を低レベルに、他方を高レベルに増幅す
る。しかし、DRAMでは、データ線を振幅電圧の半分にプ
リチャージするハーフプリチャージ方式を用いているの
で、センスアンプ活性化時は、トランジスタのソース・
ドレイン間及びゲート・ソース間には電源振幅の約１／
２しか印加されない。そのため、周辺回路と比べて電源
電圧の低電圧化が進むと動作速度は急激に低下する。ま
た、センスアンプが動作するときの動作電流の増加も問
題である。同時に動作するセンスアンプの数が増える
と、センスアンプへの電源を供給する電源配線での電圧
降下が大きくなる。これにより、センスアンプへ印加さ
れる電圧が低下するため、動作速度がさらに低下してし
まう。ＤＲＡＭでは、低消費電力・低電圧化とともに、
高速動作が望まれている。特に、アドレス・コマンドを
入力してから、実際にデータが出力されるまでの時間ア
クセス時間と、ランダムアクセス時間をきめるサイクル
時間の短縮が望まれている。低電圧化によりセンス時間
が低下すると、センスアンプから外部へデータを出力す
るのに時間を要するため、アクセス時間が増大する。さ
らに、DRAMでは破壊読出しのため、一度読み出したデー
タをメモリセルへ再書き込み（リストア）することが必
要である。このリストア動作はセンス動作に比べて遅く
てもよいが、DRAMのサイクル時間を決めるため高速化が
必要である。低電圧化すると、データ線の充放電動作が
遅延するため、リストア時間が増大し、そしてサイクル
時間が増大し、ランダムアクセス性能が劣化する。した
がって、低電圧時にDRAMのアクセス時間、サイクル時間
を短縮するためには、センスアンプのセンス時間、リス
トア時間をそれぞれ短縮することが重要である。低電圧
のセンス方式としては、文献２のオーバードライブ方式
があるが、1Vといった低電圧では、センスアンプ内とア
レーのデータ線を同時に充放電するため、リストア時間
は大幅に短縮されるが、センス時間の短縮は不十分であ
る。一方、センス時間だけを短縮する技術として、TGク
ロッキング方式が提案されている。しかし、リストア動
作がセンスアンプ内の増幅後になるためリストア時間が
増大するため、文献1のTGクロッキング方式のリストア
動作を改善するリストアアシスト付きTGクロッキング方
式が提案されている。しかしながら、本方式において
も、低電圧下では、高速なリストア動作の実現が難しく
なる。図１９は、メモリセルの記憶ノードに対して90%
まで書き込むのに要する時間(リストア時間)ＲＳＴＩＭ
Ｅ(ｎｓ)とアレー電圧ＶＤＬ(Ｖ)との関係をシミュレー
ションにより求めたものである。TGクロッキング方式、
従来型リストアアシスト付きTGクロッキング方式のリス
トア時間をそれぞれ、（ｃ）、(ｂ)で示す。リストアア
ンプを付加したTGクロッキング方式でも、'H'側データ
のメモリセルへのリストア時間は、低電圧になるに従っ
て急激に悪化する。特に、アレー電圧VDLが1.2V以下で
は25nsを超え、アレーのサイクル時間は55nsよりも大き
くなることが予想される。これは、リストアアンプとセ
ンスアンプを同じ電源で駆動しているので、電源配線の
抵抗による電圧降下が生じ、アレー側データ線の振幅が
低下して、書き込み特性が悪化するためである。'H'側
のデータの書き込み電圧が低下すると、DRAM特有の問題
であるデータ保持時間が短くなる。これを補うためにリ
フレッシュ動作を頻繁に行なうと消費電力が増加してし
まう。また、センスアンプ内の増幅動作に用いている電
源の振幅も低下するので、アクセス時間も増大してしま
う問題がある。そのため、高速センスと同時に高速リス
トアを行なうセンス方式が必要とされている。本発明は
以上に示した、低電圧で動作を行うDRAMにおけるセンス
動作とリストア動作の問題点を改善し、高速なアクセス
と短いサイクル時間を実現するセンスアンプ構成を提供
することを目的としている。
【０００４】
【課題を解決するための手段】外部データ出力用のセン
スアンプの電源と、メモリセルへの再書き込みを行なう
リストアアンプの電源を分離することにより、外部デー
タ出力を行なうセンスアンプ電源の電源変動を抑える。
さらにアレー上配線の利用、ドライバの分散配置によ
り、リストアアンプの電源抵抗を低減し、一時的に高電
圧駆動することで、リストア時間を短縮する。
スアンプの電源と、メモリセルへの再書き込みを行なう
リストアアンプの電源を分離することにより、外部デー
タ出力を行なうセンスアンプ電源の電源変動を抑える。
さらにアレー上配線の利用、ドライバの分散配置によ
り、リストアアンプの電源抵抗を低減し、一時的に高電
圧駆動することで、リストア時間を短縮する。
【０００５】
【発明の実施の形態】以下、本発明の実施例について図
面を用いて詳細に説明する。実施例の各ブロックを構成
する回路素子は、公知のCMOS（相補型MISトランジス
タ）等の集積回路技術によって、単結晶シリコンのよう
な１個の半導体基板上に形成される。MISFET (Metal In
sulator Semiconductor Field Effect Transistor)の回
路記号は矢印をつけないものはＮチャネル型MISFET（NM
OS）を表し、矢印をついたものはＰチャネル型MISFET
（PMOS）と区別される。以下MISFETを簡略化してMOSと
呼ぶことにする。また、本願発明は、メモリアレーの構
成として、開放型データ線構成でも折り返し型データ線
構成でも同様の効果があり、データ線構成に限定される
ものではない。以下、本発明を折り返し型データ線構成
において説明する。
面を用いて詳細に説明する。実施例の各ブロックを構成
する回路素子は、公知のCMOS（相補型MISトランジス
タ）等の集積回路技術によって、単結晶シリコンのよう
な１個の半導体基板上に形成される。MISFET (Metal In
sulator Semiconductor Field Effect Transistor)の回
路記号は矢印をつけないものはＮチャネル型MISFET（NM
OS）を表し、矢印をついたものはＰチャネル型MISFET
（PMOS）と区別される。以下MISFETを簡略化してMOSと
呼ぶことにする。また、本願発明は、メモリアレーの構
成として、開放型データ線構成でも折り返し型データ線
構成でも同様の効果があり、データ線構成に限定される
ものではない。以下、本発明を折り返し型データ線構成
において説明する。
【０００６】本発明の第1の実施例について図１を用い
て説明する。図1には、DRAMメモリアレーARYとその周辺
の回路ブロックであるセンスアンプブロックSABとクロ
スエリアXAの回路の一部を示している。センスアンプSA
Bにおいて、データ線対DL0ｔ、DL0b、DL1t,DL1b…DLnt,
DLnbには、それぞれクロスカップル回路CCとセンスアン
プ側とメモリアレー側のデータ線を分離するトランスフ
ォーゲートとPMOSリストア回路からなるTGリストアアン
プ部RAP、IOゲート回路IOG、プリチャージ回路PCが接続
される。また、TGリストアアンプ部を介して、データ線
DL0ｔ、DL1t…DLntはアレー側データ線DLA0t、DLA1t…D
LAntにデータ線DL0b、DL1b…DLnbはアレー側データ線DL
A0b、DLA1b…DLAnbに接続される。クロスカップルCC
は、データ線DL0t,DL0b,DL1t,DL1b…を所望の電圧レベ
ルまで増幅する回路で、ソースを共通にし、互いのゲー
トとドレインが接続された1対のNMOSと、同様にソース
を共通にし、互いのゲートとドレインが接続された1対
のPMOSからなる。クロスカップルCCのNMOSコモンソース
線CSNは、センスアンプ活性化信号φｎによりセンスア
ンプブロックSAB内に多数配置されたNMOSセンスアンプ
ドライバSNDからデータ線'L'データレベルである電圧レ
ベルVSSに駆動される。同様に、PMOSコモンソース線CSP
は、センスアンプ活性化信号φｐによりサブワードドラ
イバSWDとセンスアンプブロックSABの交差点であるクロ
スエリアXAに配置されたPMOSセンスドライバSPDからデ
ータ線振幅電圧であるアレー電圧VDLに駆動される。コ
モンソース線CSN、及びCSPは、クロスエリアXAでコモン
ソースプリチャージ回路CSPCが接続され、非選択時には
データ線と同レベル、ここでは、アレー電圧VDLの１／
２であるデータ線プリチャージレベルVDLR（VDL／２）
に設定される。図2には、TGリストアアンプ部RAPの詳細
な構成を示す。NMOS NT0、NT1はそれぞれ、センスアン
プ側データ線DLｔ、DLbとアレー側データ線DLAｔ、DLAb
との間に接続されたスイッチで、制御信号φTGによって
センス初期の一定期間、アレー側とセンスアンプ側のデ
ータ線を分離する。また、図１には示していないが、こ
のスイッチは、センスアンプブロックSABを左右のメモ
リアレーARYで共有した場合に、メモリアレーとセンス
アンプの接続を選択するためのスイッチと共用すること
ができる。PMOS P0、P1はセンスアンプ側データ線DLtと
DLbの電位差を感知して、アレー側データ線DLAｔ、DLAb
のいずれかをPMOSリストアアンプコモンソース線CSP2の
駆動される電圧レベルに向かって増幅するリストアアン
プを構成している。PMOSリストアアンプコモンソース線
CSP2はセンスアンプブロックSAB内に分散配置されたPMO
SリストアアンプドライバRPDによりセンス初期の一定期
間、データ線振幅電圧VDLより高い電圧VDHで駆動され
る。アレー電圧VDLは図11に示されるようなリファレン
スレベルVREF0を参照電圧として用いた内部降圧回路に
より外部電源電圧VCCから発生されるのに対し、高電圧V
DHは図11にあるように外部電源電圧VCCと任意の抵抗を
介して直結させてもよい。また、図12にあるように、ア
レー電圧VDLと同様に、内部リファレンスレベルVREF1を
用いた内部降圧回路により外部電源電圧VCCから発生さ
せてもよい。この電源VDHの配線は、図15に示されるよ
うに、メモリアレー上に上位配線層であるメタル第3層M
3及び、それと直交するメタル第2層M2を用いてメッシュ
状に配線されている。メタル第2層M2とメタル第3層の間
はスルーホールTH2で接続されている。これにより、電
源パッド或いは、電源回路とセンスアンプの間の抵抗が
低減される。さらにリストアアンプコモンソースCSP2は
クロスエリアXAにおいて制御信号φTGで制御されるコモ
ンソース分離スイッチCSTGによりセンスアンプコモンソ
ース線CSPと接続される。IOゲート回路IOGは、センスア
ンプとIO線とを接続するためのスイッチで、カラム選択
線YS0、YS1…YSnにより制御され、センスアンプとIO線
間のデータの入出力を行う。データ線プリチャージ回路
PCは、制御信号φPCにより、メモリアレーがスタンバイ
時にデータ線対を所望の電圧レベル、ここでは、データ
線振幅電圧の１／２の電圧であるデータ線プリチャージ
電圧VDLRに設定するための回路で、データ線対間を短絡
するスイッチと、データ線を電圧VDLRに接続するための
スイッチからなる。ここで、センスアンプドライバSPD
をNMOSで構成してもかまわない。その際には、活性化信
号φpの論理が反転する。同様に、リストアアンプドラ
イバRPDをNMOSで構成することも可能である。この場合
にも、活性化信号φRPの論理を反転することが必要であ
る。本方式の動作について図3の波形図を用いて説明す
る。外部から入力されたアクティブコマンドに従って、
プリチャージ信号φPCがワード線昇圧レベルVPP或い
は、周辺回路電源電圧レベルVCLから電圧レベルVSSに立
ち下がり、データ線対のイコライズ、プリチャージを終
了させる。その後、入力されたアドレスから選択される
特定のワード線WLがスタンバイレベルである電圧VSSか
ら昇圧レベルVPPへ遷移する。これに従って、メモリセ
ルから、データ線対DLAt,DLAb間に微小信号が現われ、
データ線DLAｔがVDL/2から信号量分高い電圧になる。本
図面では、'H'データを読み出した場合を示している。'
L'データの場合でもデータ線DLAｔがVDL/2から信号量分
低い電圧になるだけで、動作は同様である。アレー側デ
ータ線対に現れた微小信号は、リストアアンプ内のNMOS
NT0,NT1を介してセンスアンプ内データ線DLt,DLbに伝
達される。その後、データ線分離信号φTGがワード線昇
圧レベルVPP或いは、周辺回路電圧VCLから電圧レベルVS
S或いは、アレー電圧VDLなどに遷移する。これにより、
センスアンプ側とアレー側のデータ線が分離もしくは、
高抵抗で接続される。これとほぼ同時、または前後し
て、センスアンプ活性化信号φnとφpによりセンスアン
プクロスカップルCCが活性化される。同時に、リストア
アンプ活性化信号φRPによりリストアアンプRAPが活性
化される。このとき、センスアンプ内のデータ線DLt、D
Lbは小さな容量であるため、低電圧でも高速にアレー電
圧VDLまで増幅される。一方、アレー側データ線DLAt、D
LAbのいずれかは、センスアンプ内データ線対DLt,DLbの
レベルが入力されるリストアアンプ内RAPのPMOS P0,P1
により、リストアアンプコモンソース線CSP2のレベルに
向かって増幅される。このリストアアンプコモンソース
線CSP2はアレー電圧VDLよりも高い電圧VDHにより活性化
される。このとき、充放電されるアレー側のデータ線は
大容量であるため、リストアアンプからの大電流で電圧
降下が生じる。しかし、電圧降下が生じてもリストアア
ンプコモンソース線CSP2はアレー電圧VDLレベルより高
い電圧VDHで駆動されているのでアレー電圧VDLのレベル
まで十分な動作余裕がある。そのため、'H'側のアレー
側データ線をVDL程度まで高速に増幅することができ
る。この結果、メモリセルの記憶ノードであるストレー
ジノードSNには、'H'データとして十分に書きこむこと
が可能となる。その後、アレー側データ線がアレー電圧
VDL程度まで増幅されるタイミングで、データ線分離信
号φTGにより、リストアンプRAP内のNMOS NT0,NT1を介
して再びアレー側とセンスアンプ側データ線を接続す
る。これにより、アレー側の'L'側のデータ線がVSSレベ
ルまで遷移する。このとき電源VSSにアレー上メッシュ
電源を利用するとともに、センスアンプブロック内に多
数分散配置したセンスアンプドライバSNDによりセンス
アンプと低電位レベルVSSの間の抵抗が小さくなるの
で、低電位側の高速なリストアが実現できる。さらに、
これと同時にリストアアンプ活性化信号φRPによりリス
トアアンプRAPが非活性化され、リストアアンプコモン
ソース線CSP2はセンスアンプコモンソース線CSPと接続
される。センスアンプ内のデータ線DLt,DLbが十分に増
幅された段階で、カラムアドレスにより選択されたカラ
ム選択線YS1,…YSnが活性化されることでセンスアンプ
のデータがIO線IO0t,IO0b、IO1t,IO1bに出力される。カ
ラム選択線による選択タイミングとセンスアンプ内とア
レー側データ線の再結合タイミングは、カラム選択線が
先でも、再結合が先でもかまわない。次に、リセット時
の動作について説明する。まず、外部からのプリチャー
ジコマンドに従って、選択されていてワード線WLが非選
択レベルVSSに遷移する。この後、センスアンプ活性化
信号φnが電圧レベルVSSに遷移し、それとほぼ同時にセ
ンスアンプ活性化信号φｐが電圧レベルVCL或いはそれ
以上のレベルに遷移することで、センスアンプクロスカ
ップルCCを活性化していたセンスアンプドライバSPD,SN
Dが非活性化される。その後、データ線プリチャージ信
号φPCが電圧レベルVSSから電圧レベルVCLあるいはワー
ド線昇圧レベルVPPに遷移して、データ線のプリチャー
ジを開始し、データ線対がプリチャージレベルVDLR（VD
L/2）に達することでプリチャージ動作が完了する。次
に本構成の利点について述べる。(1)センスアンプとリ
ストアアンプを同時に活性化しリストア時間を短縮して
いるが、センスアンプの電源であるアレー電圧VDLが、
リストアアンプの電源である高電圧VDHと別電源である
ため、リストアアンプが大容量のアレー側データ線を充
電している間でもセンスアンプ側の電源変動が小さくな
り、高速なセンス動作と安定したデータ出力が可能とな
る。図１９は、メモリセルの記憶ノードに対して90%ま
で書き込むのに要する時間(リストア時間)ＲＳＴＩＭＥ
(ｎｓ)とアレー電圧ＶＤＬ(Ｖ)との関係をシミュレーシ
ョンにより求めたものであるが、本構成とすることによ
り、リストア時間は(ａ)となり、従来の方式(ｂ)(ｃ)に
比べて高速動作が可能となる。(2)リストアアンプの活
性化電源に対して、アレー上メッシュ電源と、センスア
ンプ内に多数分散配置されたリストアアンプドライバに
より配線抵抗を小さくするとともに、データ線振幅電圧
よりも高い電源VDHを利用することで、充放電電流によ
り生ずる配線抵抗での電圧降下の影響を受けずに、高速
にメモリセルの記憶ノードへ'H'データを書きこむこと
が可能となる。(3) 低電位レベルVSSの配線にアレー上
メッシュ電源配線を用い、NMOSセンスアンプドライバを
センスアンプブロック内に多数分散配置することによ
り、センスアンプと低電位レベルVSSの間の抵抗が小さ
くなるので、低電位側の書き込み速度も向上できる。次
に、本願発明が適用されるシンクロナスDRAM（SDRAM）
について説明する。図13にはSDRAMの全体ブロックを示
す。各回路ブロックは、制御信号が入力されるタイミン
グ信号生成回路ＴCＧで形成される内部制御信号のタイ
ミングで動作する。タイミング生成回路ＴCＧに入力さ
れる制御信号には、クロック信号CLKのタイミングで入
力される、チップ選択信号/CS、ロウアドレスストロー
ブ信号/RAS、カラムアドレスストローブ信号/CAS、ライ
トイネーブル信号/WEがある。これらの制御信号とアド
レス信号との組合せはコマンドと呼ばれる。クロックイ
ネーブル信号CKEは、クロック信号の有効無効を決定す
る。また、入出力マスク信号DQMは、入出力端子（DQ0,
...DQn）から入出力されるデータをマスクするために
データ入出力バッファI/OBを制御するための信号であ
る。電源発生回路VGは、ワード線昇圧レベル（VPP）、
基板電位(VBB)、アレー電圧（VDL）、周辺回路電圧（VC
L）などを回路に供給する。SDRAMでは、アドレス入力端
子（A0, A1, ... An)からロウアドレスやカラムアドレ
スが時分割に入力されるアドレスマルチ方式が採られ
る。アドレス入力端子からロウアドレスバッファXABに
入力されたロウアドレスは、ロウアドレスデコーダX-DE
Cでデコードされ、一つのメモリアレー(MA)中の特定ワ
ード線が選択される。それに応じて１ワード分のメモリ
セルが選択状態となる。引き続き、カラムアドレスがカ
ラムアドレスバッファYABに入力されるとカラムアドレ
スデコーダY-DECにより、読み出し又は書き込みを行う
メモリセルが更に選択される。尚、SDRAMは通常バンク
アドレスで指定される複数のメモリアレー（又はメモリ
バンク）を持つが、この図では一つのメモリアレーMA
（BANK0）だけを代表的に示した。図14に示すように本
発明が適用されるDRAMの1つのバンクでは、行アドレス
からワード線を選択するX-DECと列アドレスからデータ
線を選択するY-DECで囲われた複数のメモリ領域からな
り、そのメモリ領域はマトリクス状に配置された複数の
サブメモリアレー(ARY)を含む。特に制限されないがこ
のメモリアレーは、階層ワード線方式を採りMAの一辺に
はメインワードドライバブロックMWDBが配置される。メ
インワードドライバブロックMWDBに接続されるメインワ
ード線は複数のサブメモリアレーARYに渡ってまたがる
ように上層の金属配線層に設けられる。また、カラム方
向の選択は、カラムデコーダY-DECから出力される複数
のカラム選択線（YS線）が複数のサブメモリアレーARY
に渡ってまたがるように設けられる共通Ｙデコーダ方式
が採られる。ここで、サブメモリアレーARYとは複数の
サブワードドライバブロックSWDBからなるサブワードド
ライバブロックSWDBと複数のセンスアンプ回路からなる
センスアンプブロック(SAB)とで囲われた最小メモリア
レーブロックを示している。本発明を、前述のセンスア
ンプブロック部分に適用することにより、コマンド入力
から、メモリーアレーのデータを外部へ読み出すまでの
アクセス時間が短縮できると共に、1つのワード線を立
ち上げている時間を短くできるのでロウのサイクル時間
を短くできる利点がある。図4は前述の第1の実施例の一
部分を変更したものである。前述の実施例とは、NMOSコ
モンソース線CSNをデータ線低電位VSSに駆動するNMOSセ
ンスドライバSND2がクロスエリアXAに配置されている点
が異なる。他の回路構成、及び動作タイミングについて
も前述の実施例と同様である。本構成においても、セン
スアンプドライバSPDをNMOSで構成してもかまわない。
その際には、活性化信号φpの論理が反転する。同様
に、リストアアンプドライバRPDをNMOSで構成すること
も可能である。この場合にも、活性化信号φRPの論理を
反転することが必要である。本構成の特長は、実施例1
の特長に加えて、センスアンプブロック内のトランジス
タ数が少なくなるので、センスアンプブロックのレイア
ウト面積が低減できる点である。次に本発明の第1の実
施例を開放型アレーに適用した際のセンスアンプ構成に
ついて述べる。図5は、センスアンプを千鳥配置した開
放型アレーのセンスアンプブロックSABの回路図を示し
ている。開放型データ線アレー構成では、左右のメモリ
アレーARYからそれぞれ１本ずつが1つのセンスアンプ回
路に接続される。以下、添え字が0のデータ線対につい
て説明する。センスアンプブロックSABでは、左側から
引き出されたデータ線DLA0tは、まず左側リストアアン
プRAP_Lに接続される。その後、データ線分離制御信号
φTGで制御されるデータ線分離トランジスタ部ISO_Lに
あるNMOSトランスファーゲートにより、センスアンプ内
データ線DL0tと結合・分離が制御される。同様に右側の
メモリアレーARYから引き出されたデータ線DLA0bは右側
リストアアンプRAP_Rに接続される。その後データ線分
離制御信号φTGで制御されるデータ線分離トランジスタ
部ISO_RにあるNMOSによりセンスアンプ内データ線DL0b
と結合・分離が制御される。センスアンプ内データ線DL
0t、DL0ｂには、プリチャージ回路PCとクロスカップル
回路CC、IOゲート回路IOGが接続される。これらの回路
は、前述の実施例１と同様である。リストアアンプのソ
ース線CSP2は、制御線φRPでセンスアンプブロック内に
複数配置されたリストアアンプドライバRPDにより、ア
レー電圧VDLより高電位の電圧VDHに駆動される。本回路
図のクロスカップルCCと左右のリストアアンプRAP_L,RA
_Rおよび、アレー・センスアンプ間データ線分離トラン
ジスタ部分ISO_L,ISO_Rのレイアウト例を図6に示してい
る。図6の(a)はＰ型拡散層Ｐ−ＤＩＦＦ、Ｎ型拡散層Ｎ
−ＤＩＦＦ、ゲート層ＧＴ、拡散層及びゲート層へのコ
ンタクトＣＮＴを示している。(b)図はメタル第1層M1と
メタル層とゲート層及び拡散層へのコンタクトを示して
いる。図6のレイアウトでは示していないが、左右のリ
ストアアンプRAP_L,RAP_Rのソース端子は、上層の配線
層により接続される。図6のレイアウト図面では、図7に
あるようなメモリセルアレーのレイアウトを想定してい
る。本メモリセルレイアウトでは、拡散層Lがデータ線D
LAに対して斜めに交差し、全てのワード線WLとデータ線
DLA…との交点にメモリセルが配置され、データ線DLA拡
散層コンタクトDLCTとストレージノード拡散層コンタク
トSNCTが拡散層上で直線に配置されている。本レイアウ
トでは、１つのメモリセルの面積が約６F２となってい
る。メモリセルの面積では、折返し型メモリアレーのメ
モリ面積8F2に比べ約3/4であり、チップ面積を小型化で
きる。ここで、Fは最小加工寸法でワード線或いは、デ
ータ線ピッチの狭いほうの1/2である。この場合、ワー
ド線WLピッチを２Fとすると、拡散層のピッチを2F以上
にするためにデータ線DLAの配線ピッチが3F以上になっ
ている。この結果、このメモリセルレイアウトを用いた
場合には、センスアンプブロックSAB内のセンスアンプ
レイアウトピッチを６F以上にすることができる。リス
トアアンプ部分RAP_R.RAP_Lとデータ線分離トランジス
タ部ISO_L,ISO_R部分がブロックの両側に配置されるこ
とにより、データ線配線層であるメタル第1層M!1の配線
レイアウトが比較的容易になる。本構成の利点は、第1
の実施例の特長に加えて、データ線ピッチ緩和型の小メ
モリセル面積の開放型メモリアレーを用いることで、リ
ストアアンプがセンスアンプブロックの左右に分割され
るため、リストアアンプとデータ線分離トランジスタ付
近の配線レイアウトが容易になる上に、小チップ面積を
実現することができる。これにより、小面積かつ、高速
なアクセスと短サイクル時間を実現できる。次に、図8
を用いて第2の実施例について説明する。本構成では、
前述の第1の実施例のPMOSで構成されたTGリストアアン
プ部RAPをCMOSで構成したTGリストアアンプ部RAに変更
したものである。このTGリストアアンプ部RAのPMOSコモ
ンソースCSP2は、センスアンプブロックSAB内に複数配
置されたPMOSリストアアンプドライバRPDによりアレー
電圧VDLよりも高い電圧VDHに駆動される。同様に、リス
トアアンプのNMOSコモンソースCSN2はセンスアンプブロ
ックSAB内に複数配置されたNMOSリストアアンプドライ
バRNDによりデータ線低電位VSSと同電位或いは、低電位
であり、メモリアレーMA上では別配線である電圧VSAに
駆動される。電源VSA及びVDHの配線は、図15のV電源VDH
の配線と同様に、アレー上の上位配線層M2,M3を用いて
メッシュ状に配線されており、配線抵抗が低減されてい
る。TGリストアアンプ部RAのPMOSコモンソース線CSP2は
クロスエリアXAに配置された制御信号φTGで制御される
コモンソース分離回路CSTGにおいて、センスアンプクロ
スカップルCCのPMOSコモンソース線CSPに結合・分離さ
れる。同様に、TGリストアアンプ部RAのNMOSコモンソー
ス線CSN2はクロスエリアXAに配置された制御信号φTGで
制御されるコモンソース分離回路CSTGにおいて、センス
アンプクロスカップルCCのNMOSコモンソース線CSNに結
合・分離される。次に図9を用いてTGリストアアンプ部
を説明する。TGリストアアンプ部RAはデータ線分離NMOS
のNT0,NT1とリストアアンプを構成するPMOS P0,P1とNMO
S N0,N1からなる。データ線分離NMOS NT0,NT1はゲート
にデータ線分離制御信号φTGが入力されている。これら
のトランジスタは、センスアンプ内データ線DLｔ、DLb
とアレー側データ線DLAｔ、DLAｂとを結合・分離を行
う。PMOS P0,P1のそれぞれのソースは共通にコモンソー
ス線CSP2に接続されている。同様にNMOS N0,N1のそれぞ
れのソースは、共通にコモンソース線CSN2に接続されて
いる。次に本構成の動作について図10を用いて説明す
る。コマンドが入力されてからWLが選択され、メモリセ
ルのデータをデータ線上に読み出すまでの動作について
は、前述の第1の実施例と同様である。メモリセルのデ
ータがセンスアンプのデータ線DL0t、DL0bに読み込まれ
た後、データ線分離信号φTGがワード線昇圧レベルVPP
からアレー電圧VDLあるいは、データ線低電位VSSに遷移
することにより、TGリストアアンプ部RA内のデータ線分
離スイッチNT0,NT1でアレー側データ線とセンスアンプ
側データ線が分離される。それとほぼ同時に、センスア
ンプ活性化信号φn、φｐによりセンスアンプコモンソ
ース線CSN,CSPがそれぞれクロスエリアXAに配置された
センスドライバSND2、SPDにより、それぞれデータ線低
レベルVSS、アレー電圧VDLに駆動される。これによりク
ロスカップル回路CCが活性化される。これと同時に、TG
リストアアンプ部のコモンソース線CSN2,CSP2もリスト
アアンプ活性化信号φRN,φRPによりセンスアンプブロ
ックSABに多数分散配置されたリストアアンプドライバR
ND、RPDにより、それぞれアレー側データ線低レベルと
同電位或いはより低電位である電圧レベルVSAとデータ
線振幅電圧より高い電圧VDHに駆動される。これによっ
て、アレー側のデータ線は、'H'側が高電位VDHに向かっ
て、'L'側がVSAに向かって増幅される。高電位側データ
線がデータ線振幅電圧VDLに達するころに、データ線分
離信号φTGによるアレー側とセンスアンプ側のデータ線
分離を終了し再結合する。それと同時に、センスアンプ
コモンソース線CSNはリストアアンプのコモンソース線C
SN2とクロスエリアXAに配置されたコモンソース分離ス
イッチCSTG2により接続され、データ線低電圧レベルVSS
に駆動される。同様に、コモンソース線CSPとリストア
アンプコモンソース線CSP2もクロスエリアXAに配置され
たコモンソース分離スイッチCSTG2により接続され、デ
ータ線振幅電圧VDLで駆動される。リストアアンプ活性
化信号φRPとφRNによりリストアアンプを非活性化す
る。センスアンプ内のデータ線DLt,DLbが十分に増幅さ
れた段階で、カラムアドレスにより選択されたカラム選
択線YS1,…YSnが活性化されることでセンスアンプのデ
ータがIO線IO0t,IO0b、IO1t,IO1bに出力される。カラム
選択線による選択タイミングとセンスアンプ内とアレー
側データ線の再結合タイミングは、カラム選択線が先で
も、再結合が先でもかまわない。次に、リセット時の動
作について説明する。プリチャージコマンドが入力され
ると、選択されていたワード線WLが非活性化レベルであ
る電圧VSSに遷移する。この後、センスアンプ活性化信
号φnとφpがクロスカップルCCを非活性化する。それに
従って、データ線プリチャージ信号φPCがワード線昇圧
レベルVPPに立ち上がることにより、増幅されていたデ
ータ線対がプリチャージレベルVDLRに設定される。この
とき同時に、クロスカップルコモンソース線CSN,CSPと
リストアンプコモンソース線CSP2,CSN2もデータ線プリ
チャージレベルVDLRに設定される。本構成の利点につい
て述べる。第１の実施例の特長に加え、センスアンプと
リストアアンプの低電位側の電源も分離されているの
で、より高速なセンス動作と安定したデータ出力が可能
となる。(2)リストアアンプの活性化電源VDHとVSAをア
レー上メッシュ電源と、センスアンプ内に多数分散配置
されたリストアアンプドライバにより配線抵抗を小さく
するとともに、データ線振幅電圧よりも高い電源VDHを
利用することで、充放電電流により生ずる配線抵抗での
電圧降下の影響を受けずに、高速にメモリセルの記憶ノ
ードへ'H'データを書きこむことが可能となる。(3)実施
例1に比べて、リストアアンプにより低電位側へも増幅
するため、データ線再結合後に低電位側を増幅する時間
が短くなり、低電位側のリストア時間が短くなる。これ
らにより、高速なアクセスと、短サイクル時間を実現で
きる。次に第16図を用いて第3の実施例について述べ
る。本方式は、前述の第１、第２の実施例のセンスアン
プとメモリセルアレー側のデータ線を分離してそれぞれ
を分離して増幅するような構成でなく、メモリセルから
読み出した微小信号により、外部データ出力線にデータ
を出力することによりアクセスの高速化を実現し、オー
バードライブ方式により、リストア動作の高速化を実現
する方式である。図16は、本発明のセンスアンプブロッ
クSABを示している。本図では、折り返し型データ線構
成アレーについて示しているが、開放型アレーでも同様
である。さらに、左右のメモリアレーARYでセンスアン
プブロックSABを共有する共有センスアンプ構成にも適
用できる。本構成では、センスアンプ内データ線対DL0
ｔとDL0ｂ、およびDL1ｔとDL1ｂ…DLnt,DLnbには、それ
ぞれダイレクトセンス型IOゲートIOG2、プリチャージ回
路PC、クロスカップル回路CCが接続される。クロスカッ
プルCCのコモンソース線CSNは、制御信号φnで制御さ
れ、センスアンプブロックSAB内に複数配置されたセン
スアンプドライバSNDにより低電位レベルVSSに駆動され
る。クロスカップルCCのPMOSコモンソース線CSPは、制
御信号φp1で制御され、センスアンプブロックSAB内に
多数分散配置されたセンスアンプドライバSPD1により高
電圧VDHに駆動され、と制御信号φp2でクロスエリアXA
に配置されたSPD2により、アレー電圧VDLに駆動され
る。プリチャージ回路PCは前述の実施例と同様である。
ダイレクトセンス型IOゲート部IOG2の特長は、メモリセ
ルからセンスアンプにデータを読み出した段階で、IO線
IOt,IObにデータを出力できる点である。これにより、
データ線を増幅する前にデータが出力できるため、高速
なアクセス時間を実現できる。図17はダイレクトセンス
型IOゲート回路IOG２部分を示している。ダイレクトセ
ンス型IOゲートでは、データ線DLｔ、DLｂをゲートに入
力したNMOS NR1,NR0が差動アンプとして動作する。カラ
ム選択線YSにより選択されたIOゲートIOG2ではこの差動
アンプとIO線が接続されIO線IOｔ、とIObに電位差を生
じさせる。NMOS NW0,NW1はライト時にIO線とデータ線を
接続するためのスイッチである。本構成の動作について
図18を用いて説明する。バンクアクティブコマンドから
ワード線が選択されるまでは、前述の実施例と同様であ
る。本構成での読み出し動作は、メモリセルからセンス
アンプへデータが読み出されると同時に、IOゲート読み
出し活性化信号REBがデータ線プリチャージレベルVDLR
からデータ線低電位レベルVSSに遷移する。それとほぼ
同時に、カラム選択線YS１、YS2,…YSnのいずれかが非
選択レベルVSSから選択レベルである周辺回路電圧レベ
ルVCLあるいは、アレー電圧レベルVDLあるいはワード線
昇圧レベルVPPになることで、ダイレクトセンス型IOゲ
ートIOG２が活性化されてセンスアンプのデータがIO線
対IO0ｔ、IO0bとIO1t,IO1bに出力される。このようにセ
ンスアンプ活性化信号用よりも先にカラム選択線を活性
化しても、センスアンプ内のデータが壊れないため、カ
ラム選択線を早く活性化することができ、メモリセルの
データの外部への出力を高速に行うことができる。IOゲ
ート読み出し活性化信号REBはすべての読み出し動作が
終わったところで、データ線プリチャージレベルに遷移
する。一方、センスアンプでは、メモリセルのデータが
十分に読み出されたところで、センスアンプ活性化信号
φnとセンスアンプPMOS活性化信号φp1によりコモンソ
ース線CSNが低電位レベルVSSに、コモンソース線CSPが
高電圧VDHで駆動される。このとき、センスアンプドラ
イバSNDとSPD1はセンスアンプブロック内に複数分散配
置され、且つ、センスアンプに用いる電源VSS、VDHの配
線はアレー上メッシュ電源を構成しているため低抵抗化
され、センスアンプに十分高電圧が印加される。これに
よりセンスアンプは、高い電圧VDHで駆動されるので、
データ線全体を比較的高速に充放電でき、メモリセルス
トレージノードへの書き込み動作も高速になる。データ
線の高電位側がアレー電圧VDL程度になったタイミング
で、φp1は非活性化され、φp2が活性化される。これに
よりクロスエリアXAに配置されたセンスアンプドライバ
SPD2によりコモンソース線CSPはアレー電圧VDLで駆動さ
れる。この結果、データ線の高電位側は、アレー電圧VD
Lに設定される。次に本構成のプリチャージ動作につい
て説明する。プリチャージコマンドが入力されて、まず
選択されていたワード線WLが非選択状態になる。次い
で、センスアンプクロスカップルCCを活性化していたセ
ンスアンプ活性化信号φnとφp2がセンスアンプクロス
カップルCCを非活性化する。その後、データ線プリチャ
ージ信号φPCが非活性レベルからワード線昇圧レベルVP
Pに立ち上がり、データ線のプリチャージが行われる。
次に本構成の利点について述べる。本構成では,センス
アンプ内のデータ線を増幅することなく、メモリセルか
ら読み出された微小信号を基にIO線にデータが出力でき
るため、高速アクセスを実現できる。一方、リストア動
作に付いては、アレー上メッシュ電源配線を用いたアレ
ー電圧よりも高い電圧VDHによる活性化と、センスドラ
イバのセンスアンプ内分散配置により、配線抵抗の影響
を取り除いて高電圧をセンスアンプに印加できる。これ
により、大容量のデータ線を高速に充放電することがで
き、高速なメモリセルストレージノードへの書き込み動
作が実現でき、サイクル時間を短くすることができる。
本発明は、特に限定されないが、アレー電圧VDLが1.2V
以下のDRAMに適用することが望ましい。その際の電圧設
定として、ワード線昇圧レベルVPPが2.8V、外部電圧VCC
が1.5V或いは、1.8V、オーバードライブに用いる高電圧
VDHはVCCと直結した1.5V或いは、1.8Vとするのが望まし
い。また、本発明を適用するDRAMのメモリセルサイズと
しては、印加電圧を小さくする必要があるワード線ピッ
チが0.2μm以下のものに適用するのが望ましい。前述の
DRAMだけでなく、論理混載DRAMなどにも適用できる。そ
の際には、ロウのサイクル時間が短くできるので、より
高速なランダムアクセスが可能となる利点がある。ま
た、メモリセル方式としては、DRAMと同様に再書き込み
動作が必要であるFeRAM（Ferroelectric Random Access
Memory）にも適用しても同様の効果がある。以上、本
発明の第1の発明によれば、センス時間を短縮化できるT
Gクロッキングセンス方式にリストアアンプを付加した
構成において、センスアンプとリストアアンプを別電源
で駆動することにより、センスアンプの安定かつ高速動
作が実現できると共に、リストアアンプに高電圧を用い
ることで高速なリストア動作が実現できる。本発明の第
2の発明によれば、ダイレクトセンス型IOゲートと、オ
ーバードライブセンス方式を用いることにより、センス
アンプの微小電圧差を高速に増幅してデータ出力線に読
み出すことができ、アクセス時間を短縮できる。さら
に、オーバードライブ方式による高速リストア動作によ
りサイクル時間を短縮できる。これらにより、高速アク
セスと、短サイクル時間を実現できる。
て説明する。図1には、DRAMメモリアレーARYとその周辺
の回路ブロックであるセンスアンプブロックSABとクロ
スエリアXAの回路の一部を示している。センスアンプSA
Bにおいて、データ線対DL0ｔ、DL0b、DL1t,DL1b…DLnt,
DLnbには、それぞれクロスカップル回路CCとセンスアン
プ側とメモリアレー側のデータ線を分離するトランスフ
ォーゲートとPMOSリストア回路からなるTGリストアアン
プ部RAP、IOゲート回路IOG、プリチャージ回路PCが接続
される。また、TGリストアアンプ部を介して、データ線
DL0ｔ、DL1t…DLntはアレー側データ線DLA0t、DLA1t…D
LAntにデータ線DL0b、DL1b…DLnbはアレー側データ線DL
A0b、DLA1b…DLAnbに接続される。クロスカップルCC
は、データ線DL0t,DL0b,DL1t,DL1b…を所望の電圧レベ
ルまで増幅する回路で、ソースを共通にし、互いのゲー
トとドレインが接続された1対のNMOSと、同様にソース
を共通にし、互いのゲートとドレインが接続された1対
のPMOSからなる。クロスカップルCCのNMOSコモンソース
線CSNは、センスアンプ活性化信号φｎによりセンスア
ンプブロックSAB内に多数配置されたNMOSセンスアンプ
ドライバSNDからデータ線'L'データレベルである電圧レ
ベルVSSに駆動される。同様に、PMOSコモンソース線CSP
は、センスアンプ活性化信号φｐによりサブワードドラ
イバSWDとセンスアンプブロックSABの交差点であるクロ
スエリアXAに配置されたPMOSセンスドライバSPDからデ
ータ線振幅電圧であるアレー電圧VDLに駆動される。コ
モンソース線CSN、及びCSPは、クロスエリアXAでコモン
ソースプリチャージ回路CSPCが接続され、非選択時には
データ線と同レベル、ここでは、アレー電圧VDLの１／
２であるデータ線プリチャージレベルVDLR（VDL／２）
に設定される。図2には、TGリストアアンプ部RAPの詳細
な構成を示す。NMOS NT0、NT1はそれぞれ、センスアン
プ側データ線DLｔ、DLbとアレー側データ線DLAｔ、DLAb
との間に接続されたスイッチで、制御信号φTGによって
センス初期の一定期間、アレー側とセンスアンプ側のデ
ータ線を分離する。また、図１には示していないが、こ
のスイッチは、センスアンプブロックSABを左右のメモ
リアレーARYで共有した場合に、メモリアレーとセンス
アンプの接続を選択するためのスイッチと共用すること
ができる。PMOS P0、P1はセンスアンプ側データ線DLtと
DLbの電位差を感知して、アレー側データ線DLAｔ、DLAb
のいずれかをPMOSリストアアンプコモンソース線CSP2の
駆動される電圧レベルに向かって増幅するリストアアン
プを構成している。PMOSリストアアンプコモンソース線
CSP2はセンスアンプブロックSAB内に分散配置されたPMO
SリストアアンプドライバRPDによりセンス初期の一定期
間、データ線振幅電圧VDLより高い電圧VDHで駆動され
る。アレー電圧VDLは図11に示されるようなリファレン
スレベルVREF0を参照電圧として用いた内部降圧回路に
より外部電源電圧VCCから発生されるのに対し、高電圧V
DHは図11にあるように外部電源電圧VCCと任意の抵抗を
介して直結させてもよい。また、図12にあるように、ア
レー電圧VDLと同様に、内部リファレンスレベルVREF1を
用いた内部降圧回路により外部電源電圧VCCから発生さ
せてもよい。この電源VDHの配線は、図15に示されるよ
うに、メモリアレー上に上位配線層であるメタル第3層M
3及び、それと直交するメタル第2層M2を用いてメッシュ
状に配線されている。メタル第2層M2とメタル第3層の間
はスルーホールTH2で接続されている。これにより、電
源パッド或いは、電源回路とセンスアンプの間の抵抗が
低減される。さらにリストアアンプコモンソースCSP2は
クロスエリアXAにおいて制御信号φTGで制御されるコモ
ンソース分離スイッチCSTGによりセンスアンプコモンソ
ース線CSPと接続される。IOゲート回路IOGは、センスア
ンプとIO線とを接続するためのスイッチで、カラム選択
線YS0、YS1…YSnにより制御され、センスアンプとIO線
間のデータの入出力を行う。データ線プリチャージ回路
PCは、制御信号φPCにより、メモリアレーがスタンバイ
時にデータ線対を所望の電圧レベル、ここでは、データ
線振幅電圧の１／２の電圧であるデータ線プリチャージ
電圧VDLRに設定するための回路で、データ線対間を短絡
するスイッチと、データ線を電圧VDLRに接続するための
スイッチからなる。ここで、センスアンプドライバSPD
をNMOSで構成してもかまわない。その際には、活性化信
号φpの論理が反転する。同様に、リストアアンプドラ
イバRPDをNMOSで構成することも可能である。この場合
にも、活性化信号φRPの論理を反転することが必要であ
る。本方式の動作について図3の波形図を用いて説明す
る。外部から入力されたアクティブコマンドに従って、
プリチャージ信号φPCがワード線昇圧レベルVPP或い
は、周辺回路電源電圧レベルVCLから電圧レベルVSSに立
ち下がり、データ線対のイコライズ、プリチャージを終
了させる。その後、入力されたアドレスから選択される
特定のワード線WLがスタンバイレベルである電圧VSSか
ら昇圧レベルVPPへ遷移する。これに従って、メモリセ
ルから、データ線対DLAt,DLAb間に微小信号が現われ、
データ線DLAｔがVDL/2から信号量分高い電圧になる。本
図面では、'H'データを読み出した場合を示している。'
L'データの場合でもデータ線DLAｔがVDL/2から信号量分
低い電圧になるだけで、動作は同様である。アレー側デ
ータ線対に現れた微小信号は、リストアアンプ内のNMOS
NT0,NT1を介してセンスアンプ内データ線DLt,DLbに伝
達される。その後、データ線分離信号φTGがワード線昇
圧レベルVPP或いは、周辺回路電圧VCLから電圧レベルVS
S或いは、アレー電圧VDLなどに遷移する。これにより、
センスアンプ側とアレー側のデータ線が分離もしくは、
高抵抗で接続される。これとほぼ同時、または前後し
て、センスアンプ活性化信号φnとφpによりセンスアン
プクロスカップルCCが活性化される。同時に、リストア
アンプ活性化信号φRPによりリストアアンプRAPが活性
化される。このとき、センスアンプ内のデータ線DLt、D
Lbは小さな容量であるため、低電圧でも高速にアレー電
圧VDLまで増幅される。一方、アレー側データ線DLAt、D
LAbのいずれかは、センスアンプ内データ線対DLt,DLbの
レベルが入力されるリストアアンプ内RAPのPMOS P0,P1
により、リストアアンプコモンソース線CSP2のレベルに
向かって増幅される。このリストアアンプコモンソース
線CSP2はアレー電圧VDLよりも高い電圧VDHにより活性化
される。このとき、充放電されるアレー側のデータ線は
大容量であるため、リストアアンプからの大電流で電圧
降下が生じる。しかし、電圧降下が生じてもリストアア
ンプコモンソース線CSP2はアレー電圧VDLレベルより高
い電圧VDHで駆動されているのでアレー電圧VDLのレベル
まで十分な動作余裕がある。そのため、'H'側のアレー
側データ線をVDL程度まで高速に増幅することができ
る。この結果、メモリセルの記憶ノードであるストレー
ジノードSNには、'H'データとして十分に書きこむこと
が可能となる。その後、アレー側データ線がアレー電圧
VDL程度まで増幅されるタイミングで、データ線分離信
号φTGにより、リストアンプRAP内のNMOS NT0,NT1を介
して再びアレー側とセンスアンプ側データ線を接続す
る。これにより、アレー側の'L'側のデータ線がVSSレベ
ルまで遷移する。このとき電源VSSにアレー上メッシュ
電源を利用するとともに、センスアンプブロック内に多
数分散配置したセンスアンプドライバSNDによりセンス
アンプと低電位レベルVSSの間の抵抗が小さくなるの
で、低電位側の高速なリストアが実現できる。さらに、
これと同時にリストアアンプ活性化信号φRPによりリス
トアアンプRAPが非活性化され、リストアアンプコモン
ソース線CSP2はセンスアンプコモンソース線CSPと接続
される。センスアンプ内のデータ線DLt,DLbが十分に増
幅された段階で、カラムアドレスにより選択されたカラ
ム選択線YS1,…YSnが活性化されることでセンスアンプ
のデータがIO線IO0t,IO0b、IO1t,IO1bに出力される。カ
ラム選択線による選択タイミングとセンスアンプ内とア
レー側データ線の再結合タイミングは、カラム選択線が
先でも、再結合が先でもかまわない。次に、リセット時
の動作について説明する。まず、外部からのプリチャー
ジコマンドに従って、選択されていてワード線WLが非選
択レベルVSSに遷移する。この後、センスアンプ活性化
信号φnが電圧レベルVSSに遷移し、それとほぼ同時にセ
ンスアンプ活性化信号φｐが電圧レベルVCL或いはそれ
以上のレベルに遷移することで、センスアンプクロスカ
ップルCCを活性化していたセンスアンプドライバSPD,SN
Dが非活性化される。その後、データ線プリチャージ信
号φPCが電圧レベルVSSから電圧レベルVCLあるいはワー
ド線昇圧レベルVPPに遷移して、データ線のプリチャー
ジを開始し、データ線対がプリチャージレベルVDLR（VD
L/2）に達することでプリチャージ動作が完了する。次
に本構成の利点について述べる。(1)センスアンプとリ
ストアアンプを同時に活性化しリストア時間を短縮して
いるが、センスアンプの電源であるアレー電圧VDLが、
リストアアンプの電源である高電圧VDHと別電源である
ため、リストアアンプが大容量のアレー側データ線を充
電している間でもセンスアンプ側の電源変動が小さくな
り、高速なセンス動作と安定したデータ出力が可能とな
る。図１９は、メモリセルの記憶ノードに対して90%ま
で書き込むのに要する時間(リストア時間)ＲＳＴＩＭＥ
(ｎｓ)とアレー電圧ＶＤＬ(Ｖ)との関係をシミュレーシ
ョンにより求めたものであるが、本構成とすることによ
り、リストア時間は(ａ)となり、従来の方式(ｂ)(ｃ)に
比べて高速動作が可能となる。(2)リストアアンプの活
性化電源に対して、アレー上メッシュ電源と、センスア
ンプ内に多数分散配置されたリストアアンプドライバに
より配線抵抗を小さくするとともに、データ線振幅電圧
よりも高い電源VDHを利用することで、充放電電流によ
り生ずる配線抵抗での電圧降下の影響を受けずに、高速
にメモリセルの記憶ノードへ'H'データを書きこむこと
が可能となる。(3) 低電位レベルVSSの配線にアレー上
メッシュ電源配線を用い、NMOSセンスアンプドライバを
センスアンプブロック内に多数分散配置することによ
り、センスアンプと低電位レベルVSSの間の抵抗が小さ
くなるので、低電位側の書き込み速度も向上できる。次
に、本願発明が適用されるシンクロナスDRAM（SDRAM）
について説明する。図13にはSDRAMの全体ブロックを示
す。各回路ブロックは、制御信号が入力されるタイミン
グ信号生成回路ＴCＧで形成される内部制御信号のタイ
ミングで動作する。タイミング生成回路ＴCＧに入力さ
れる制御信号には、クロック信号CLKのタイミングで入
力される、チップ選択信号/CS、ロウアドレスストロー
ブ信号/RAS、カラムアドレスストローブ信号/CAS、ライ
トイネーブル信号/WEがある。これらの制御信号とアド
レス信号との組合せはコマンドと呼ばれる。クロックイ
ネーブル信号CKEは、クロック信号の有効無効を決定す
る。また、入出力マスク信号DQMは、入出力端子（DQ0,
...DQn）から入出力されるデータをマスクするために
データ入出力バッファI/OBを制御するための信号であ
る。電源発生回路VGは、ワード線昇圧レベル（VPP）、
基板電位(VBB)、アレー電圧（VDL）、周辺回路電圧（VC
L）などを回路に供給する。SDRAMでは、アドレス入力端
子（A0, A1, ... An)からロウアドレスやカラムアドレ
スが時分割に入力されるアドレスマルチ方式が採られ
る。アドレス入力端子からロウアドレスバッファXABに
入力されたロウアドレスは、ロウアドレスデコーダX-DE
Cでデコードされ、一つのメモリアレー(MA)中の特定ワ
ード線が選択される。それに応じて１ワード分のメモリ
セルが選択状態となる。引き続き、カラムアドレスがカ
ラムアドレスバッファYABに入力されるとカラムアドレ
スデコーダY-DECにより、読み出し又は書き込みを行う
メモリセルが更に選択される。尚、SDRAMは通常バンク
アドレスで指定される複数のメモリアレー（又はメモリ
バンク）を持つが、この図では一つのメモリアレーMA
（BANK0）だけを代表的に示した。図14に示すように本
発明が適用されるDRAMの1つのバンクでは、行アドレス
からワード線を選択するX-DECと列アドレスからデータ
線を選択するY-DECで囲われた複数のメモリ領域からな
り、そのメモリ領域はマトリクス状に配置された複数の
サブメモリアレー(ARY)を含む。特に制限されないがこ
のメモリアレーは、階層ワード線方式を採りMAの一辺に
はメインワードドライバブロックMWDBが配置される。メ
インワードドライバブロックMWDBに接続されるメインワ
ード線は複数のサブメモリアレーARYに渡ってまたがる
ように上層の金属配線層に設けられる。また、カラム方
向の選択は、カラムデコーダY-DECから出力される複数
のカラム選択線（YS線）が複数のサブメモリアレーARY
に渡ってまたがるように設けられる共通Ｙデコーダ方式
が採られる。ここで、サブメモリアレーARYとは複数の
サブワードドライバブロックSWDBからなるサブワードド
ライバブロックSWDBと複数のセンスアンプ回路からなる
センスアンプブロック(SAB)とで囲われた最小メモリア
レーブロックを示している。本発明を、前述のセンスア
ンプブロック部分に適用することにより、コマンド入力
から、メモリーアレーのデータを外部へ読み出すまでの
アクセス時間が短縮できると共に、1つのワード線を立
ち上げている時間を短くできるのでロウのサイクル時間
を短くできる利点がある。図4は前述の第1の実施例の一
部分を変更したものである。前述の実施例とは、NMOSコ
モンソース線CSNをデータ線低電位VSSに駆動するNMOSセ
ンスドライバSND2がクロスエリアXAに配置されている点
が異なる。他の回路構成、及び動作タイミングについて
も前述の実施例と同様である。本構成においても、セン
スアンプドライバSPDをNMOSで構成してもかまわない。
その際には、活性化信号φpの論理が反転する。同様
に、リストアアンプドライバRPDをNMOSで構成すること
も可能である。この場合にも、活性化信号φRPの論理を
反転することが必要である。本構成の特長は、実施例1
の特長に加えて、センスアンプブロック内のトランジス
タ数が少なくなるので、センスアンプブロックのレイア
ウト面積が低減できる点である。次に本発明の第1の実
施例を開放型アレーに適用した際のセンスアンプ構成に
ついて述べる。図5は、センスアンプを千鳥配置した開
放型アレーのセンスアンプブロックSABの回路図を示し
ている。開放型データ線アレー構成では、左右のメモリ
アレーARYからそれぞれ１本ずつが1つのセンスアンプ回
路に接続される。以下、添え字が0のデータ線対につい
て説明する。センスアンプブロックSABでは、左側から
引き出されたデータ線DLA0tは、まず左側リストアアン
プRAP_Lに接続される。その後、データ線分離制御信号
φTGで制御されるデータ線分離トランジスタ部ISO_Lに
あるNMOSトランスファーゲートにより、センスアンプ内
データ線DL0tと結合・分離が制御される。同様に右側の
メモリアレーARYから引き出されたデータ線DLA0bは右側
リストアアンプRAP_Rに接続される。その後データ線分
離制御信号φTGで制御されるデータ線分離トランジスタ
部ISO_RにあるNMOSによりセンスアンプ内データ線DL0b
と結合・分離が制御される。センスアンプ内データ線DL
0t、DL0ｂには、プリチャージ回路PCとクロスカップル
回路CC、IOゲート回路IOGが接続される。これらの回路
は、前述の実施例１と同様である。リストアアンプのソ
ース線CSP2は、制御線φRPでセンスアンプブロック内に
複数配置されたリストアアンプドライバRPDにより、ア
レー電圧VDLより高電位の電圧VDHに駆動される。本回路
図のクロスカップルCCと左右のリストアアンプRAP_L,RA
_Rおよび、アレー・センスアンプ間データ線分離トラン
ジスタ部分ISO_L,ISO_Rのレイアウト例を図6に示してい
る。図6の(a)はＰ型拡散層Ｐ−ＤＩＦＦ、Ｎ型拡散層Ｎ
−ＤＩＦＦ、ゲート層ＧＴ、拡散層及びゲート層へのコ
ンタクトＣＮＴを示している。(b)図はメタル第1層M1と
メタル層とゲート層及び拡散層へのコンタクトを示して
いる。図6のレイアウトでは示していないが、左右のリ
ストアアンプRAP_L,RAP_Rのソース端子は、上層の配線
層により接続される。図6のレイアウト図面では、図7に
あるようなメモリセルアレーのレイアウトを想定してい
る。本メモリセルレイアウトでは、拡散層Lがデータ線D
LAに対して斜めに交差し、全てのワード線WLとデータ線
DLA…との交点にメモリセルが配置され、データ線DLA拡
散層コンタクトDLCTとストレージノード拡散層コンタク
トSNCTが拡散層上で直線に配置されている。本レイアウ
トでは、１つのメモリセルの面積が約６F２となってい
る。メモリセルの面積では、折返し型メモリアレーのメ
モリ面積8F2に比べ約3/4であり、チップ面積を小型化で
きる。ここで、Fは最小加工寸法でワード線或いは、デ
ータ線ピッチの狭いほうの1/2である。この場合、ワー
ド線WLピッチを２Fとすると、拡散層のピッチを2F以上
にするためにデータ線DLAの配線ピッチが3F以上になっ
ている。この結果、このメモリセルレイアウトを用いた
場合には、センスアンプブロックSAB内のセンスアンプ
レイアウトピッチを６F以上にすることができる。リス
トアアンプ部分RAP_R.RAP_Lとデータ線分離トランジス
タ部ISO_L,ISO_R部分がブロックの両側に配置されるこ
とにより、データ線配線層であるメタル第1層M!1の配線
レイアウトが比較的容易になる。本構成の利点は、第1
の実施例の特長に加えて、データ線ピッチ緩和型の小メ
モリセル面積の開放型メモリアレーを用いることで、リ
ストアアンプがセンスアンプブロックの左右に分割され
るため、リストアアンプとデータ線分離トランジスタ付
近の配線レイアウトが容易になる上に、小チップ面積を
実現することができる。これにより、小面積かつ、高速
なアクセスと短サイクル時間を実現できる。次に、図8
を用いて第2の実施例について説明する。本構成では、
前述の第1の実施例のPMOSで構成されたTGリストアアン
プ部RAPをCMOSで構成したTGリストアアンプ部RAに変更
したものである。このTGリストアアンプ部RAのPMOSコモ
ンソースCSP2は、センスアンプブロックSAB内に複数配
置されたPMOSリストアアンプドライバRPDによりアレー
電圧VDLよりも高い電圧VDHに駆動される。同様に、リス
トアアンプのNMOSコモンソースCSN2はセンスアンプブロ
ックSAB内に複数配置されたNMOSリストアアンプドライ
バRNDによりデータ線低電位VSSと同電位或いは、低電位
であり、メモリアレーMA上では別配線である電圧VSAに
駆動される。電源VSA及びVDHの配線は、図15のV電源VDH
の配線と同様に、アレー上の上位配線層M2,M3を用いて
メッシュ状に配線されており、配線抵抗が低減されてい
る。TGリストアアンプ部RAのPMOSコモンソース線CSP2は
クロスエリアXAに配置された制御信号φTGで制御される
コモンソース分離回路CSTGにおいて、センスアンプクロ
スカップルCCのPMOSコモンソース線CSPに結合・分離さ
れる。同様に、TGリストアアンプ部RAのNMOSコモンソー
ス線CSN2はクロスエリアXAに配置された制御信号φTGで
制御されるコモンソース分離回路CSTGにおいて、センス
アンプクロスカップルCCのNMOSコモンソース線CSNに結
合・分離される。次に図9を用いてTGリストアアンプ部
を説明する。TGリストアアンプ部RAはデータ線分離NMOS
のNT0,NT1とリストアアンプを構成するPMOS P0,P1とNMO
S N0,N1からなる。データ線分離NMOS NT0,NT1はゲート
にデータ線分離制御信号φTGが入力されている。これら
のトランジスタは、センスアンプ内データ線DLｔ、DLb
とアレー側データ線DLAｔ、DLAｂとを結合・分離を行
う。PMOS P0,P1のそれぞれのソースは共通にコモンソー
ス線CSP2に接続されている。同様にNMOS N0,N1のそれぞ
れのソースは、共通にコモンソース線CSN2に接続されて
いる。次に本構成の動作について図10を用いて説明す
る。コマンドが入力されてからWLが選択され、メモリセ
ルのデータをデータ線上に読み出すまでの動作について
は、前述の第1の実施例と同様である。メモリセルのデ
ータがセンスアンプのデータ線DL0t、DL0bに読み込まれ
た後、データ線分離信号φTGがワード線昇圧レベルVPP
からアレー電圧VDLあるいは、データ線低電位VSSに遷移
することにより、TGリストアアンプ部RA内のデータ線分
離スイッチNT0,NT1でアレー側データ線とセンスアンプ
側データ線が分離される。それとほぼ同時に、センスア
ンプ活性化信号φn、φｐによりセンスアンプコモンソ
ース線CSN,CSPがそれぞれクロスエリアXAに配置された
センスドライバSND2、SPDにより、それぞれデータ線低
レベルVSS、アレー電圧VDLに駆動される。これによりク
ロスカップル回路CCが活性化される。これと同時に、TG
リストアアンプ部のコモンソース線CSN2,CSP2もリスト
アアンプ活性化信号φRN,φRPによりセンスアンプブロ
ックSABに多数分散配置されたリストアアンプドライバR
ND、RPDにより、それぞれアレー側データ線低レベルと
同電位或いはより低電位である電圧レベルVSAとデータ
線振幅電圧より高い電圧VDHに駆動される。これによっ
て、アレー側のデータ線は、'H'側が高電位VDHに向かっ
て、'L'側がVSAに向かって増幅される。高電位側データ
線がデータ線振幅電圧VDLに達するころに、データ線分
離信号φTGによるアレー側とセンスアンプ側のデータ線
分離を終了し再結合する。それと同時に、センスアンプ
コモンソース線CSNはリストアアンプのコモンソース線C
SN2とクロスエリアXAに配置されたコモンソース分離ス
イッチCSTG2により接続され、データ線低電圧レベルVSS
に駆動される。同様に、コモンソース線CSPとリストア
アンプコモンソース線CSP2もクロスエリアXAに配置され
たコモンソース分離スイッチCSTG2により接続され、デ
ータ線振幅電圧VDLで駆動される。リストアアンプ活性
化信号φRPとφRNによりリストアアンプを非活性化す
る。センスアンプ内のデータ線DLt,DLbが十分に増幅さ
れた段階で、カラムアドレスにより選択されたカラム選
択線YS1,…YSnが活性化されることでセンスアンプのデ
ータがIO線IO0t,IO0b、IO1t,IO1bに出力される。カラム
選択線による選択タイミングとセンスアンプ内とアレー
側データ線の再結合タイミングは、カラム選択線が先で
も、再結合が先でもかまわない。次に、リセット時の動
作について説明する。プリチャージコマンドが入力され
ると、選択されていたワード線WLが非活性化レベルであ
る電圧VSSに遷移する。この後、センスアンプ活性化信
号φnとφpがクロスカップルCCを非活性化する。それに
従って、データ線プリチャージ信号φPCがワード線昇圧
レベルVPPに立ち上がることにより、増幅されていたデ
ータ線対がプリチャージレベルVDLRに設定される。この
とき同時に、クロスカップルコモンソース線CSN,CSPと
リストアンプコモンソース線CSP2,CSN2もデータ線プリ
チャージレベルVDLRに設定される。本構成の利点につい
て述べる。第１の実施例の特長に加え、センスアンプと
リストアアンプの低電位側の電源も分離されているの
で、より高速なセンス動作と安定したデータ出力が可能
となる。(2)リストアアンプの活性化電源VDHとVSAをア
レー上メッシュ電源と、センスアンプ内に多数分散配置
されたリストアアンプドライバにより配線抵抗を小さく
するとともに、データ線振幅電圧よりも高い電源VDHを
利用することで、充放電電流により生ずる配線抵抗での
電圧降下の影響を受けずに、高速にメモリセルの記憶ノ
ードへ'H'データを書きこむことが可能となる。(3)実施
例1に比べて、リストアアンプにより低電位側へも増幅
するため、データ線再結合後に低電位側を増幅する時間
が短くなり、低電位側のリストア時間が短くなる。これ
らにより、高速なアクセスと、短サイクル時間を実現で
きる。次に第16図を用いて第3の実施例について述べ
る。本方式は、前述の第１、第２の実施例のセンスアン
プとメモリセルアレー側のデータ線を分離してそれぞれ
を分離して増幅するような構成でなく、メモリセルから
読み出した微小信号により、外部データ出力線にデータ
を出力することによりアクセスの高速化を実現し、オー
バードライブ方式により、リストア動作の高速化を実現
する方式である。図16は、本発明のセンスアンプブロッ
クSABを示している。本図では、折り返し型データ線構
成アレーについて示しているが、開放型アレーでも同様
である。さらに、左右のメモリアレーARYでセンスアン
プブロックSABを共有する共有センスアンプ構成にも適
用できる。本構成では、センスアンプ内データ線対DL0
ｔとDL0ｂ、およびDL1ｔとDL1ｂ…DLnt,DLnbには、それ
ぞれダイレクトセンス型IOゲートIOG2、プリチャージ回
路PC、クロスカップル回路CCが接続される。クロスカッ
プルCCのコモンソース線CSNは、制御信号φnで制御さ
れ、センスアンプブロックSAB内に複数配置されたセン
スアンプドライバSNDにより低電位レベルVSSに駆動され
る。クロスカップルCCのPMOSコモンソース線CSPは、制
御信号φp1で制御され、センスアンプブロックSAB内に
多数分散配置されたセンスアンプドライバSPD1により高
電圧VDHに駆動され、と制御信号φp2でクロスエリアXA
に配置されたSPD2により、アレー電圧VDLに駆動され
る。プリチャージ回路PCは前述の実施例と同様である。
ダイレクトセンス型IOゲート部IOG2の特長は、メモリセ
ルからセンスアンプにデータを読み出した段階で、IO線
IOt,IObにデータを出力できる点である。これにより、
データ線を増幅する前にデータが出力できるため、高速
なアクセス時間を実現できる。図17はダイレクトセンス
型IOゲート回路IOG２部分を示している。ダイレクトセ
ンス型IOゲートでは、データ線DLｔ、DLｂをゲートに入
力したNMOS NR1,NR0が差動アンプとして動作する。カラ
ム選択線YSにより選択されたIOゲートIOG2ではこの差動
アンプとIO線が接続されIO線IOｔ、とIObに電位差を生
じさせる。NMOS NW0,NW1はライト時にIO線とデータ線を
接続するためのスイッチである。本構成の動作について
図18を用いて説明する。バンクアクティブコマンドから
ワード線が選択されるまでは、前述の実施例と同様であ
る。本構成での読み出し動作は、メモリセルからセンス
アンプへデータが読み出されると同時に、IOゲート読み
出し活性化信号REBがデータ線プリチャージレベルVDLR
からデータ線低電位レベルVSSに遷移する。それとほぼ
同時に、カラム選択線YS１、YS2,…YSnのいずれかが非
選択レベルVSSから選択レベルである周辺回路電圧レベ
ルVCLあるいは、アレー電圧レベルVDLあるいはワード線
昇圧レベルVPPになることで、ダイレクトセンス型IOゲ
ートIOG２が活性化されてセンスアンプのデータがIO線
対IO0ｔ、IO0bとIO1t,IO1bに出力される。このようにセ
ンスアンプ活性化信号用よりも先にカラム選択線を活性
化しても、センスアンプ内のデータが壊れないため、カ
ラム選択線を早く活性化することができ、メモリセルの
データの外部への出力を高速に行うことができる。IOゲ
ート読み出し活性化信号REBはすべての読み出し動作が
終わったところで、データ線プリチャージレベルに遷移
する。一方、センスアンプでは、メモリセルのデータが
十分に読み出されたところで、センスアンプ活性化信号
φnとセンスアンプPMOS活性化信号φp1によりコモンソ
ース線CSNが低電位レベルVSSに、コモンソース線CSPが
高電圧VDHで駆動される。このとき、センスアンプドラ
イバSNDとSPD1はセンスアンプブロック内に複数分散配
置され、且つ、センスアンプに用いる電源VSS、VDHの配
線はアレー上メッシュ電源を構成しているため低抵抗化
され、センスアンプに十分高電圧が印加される。これに
よりセンスアンプは、高い電圧VDHで駆動されるので、
データ線全体を比較的高速に充放電でき、メモリセルス
トレージノードへの書き込み動作も高速になる。データ
線の高電位側がアレー電圧VDL程度になったタイミング
で、φp1は非活性化され、φp2が活性化される。これに
よりクロスエリアXAに配置されたセンスアンプドライバ
SPD2によりコモンソース線CSPはアレー電圧VDLで駆動さ
れる。この結果、データ線の高電位側は、アレー電圧VD
Lに設定される。次に本構成のプリチャージ動作につい
て説明する。プリチャージコマンドが入力されて、まず
選択されていたワード線WLが非選択状態になる。次い
で、センスアンプクロスカップルCCを活性化していたセ
ンスアンプ活性化信号φnとφp2がセンスアンプクロス
カップルCCを非活性化する。その後、データ線プリチャ
ージ信号φPCが非活性レベルからワード線昇圧レベルVP
Pに立ち上がり、データ線のプリチャージが行われる。
次に本構成の利点について述べる。本構成では,センス
アンプ内のデータ線を増幅することなく、メモリセルか
ら読み出された微小信号を基にIO線にデータが出力でき
るため、高速アクセスを実現できる。一方、リストア動
作に付いては、アレー上メッシュ電源配線を用いたアレ
ー電圧よりも高い電圧VDHによる活性化と、センスドラ
イバのセンスアンプ内分散配置により、配線抵抗の影響
を取り除いて高電圧をセンスアンプに印加できる。これ
により、大容量のデータ線を高速に充放電することがで
き、高速なメモリセルストレージノードへの書き込み動
作が実現でき、サイクル時間を短くすることができる。
本発明は、特に限定されないが、アレー電圧VDLが1.2V
以下のDRAMに適用することが望ましい。その際の電圧設
定として、ワード線昇圧レベルVPPが2.8V、外部電圧VCC
が1.5V或いは、1.8V、オーバードライブに用いる高電圧
VDHはVCCと直結した1.5V或いは、1.8Vとするのが望まし
い。また、本発明を適用するDRAMのメモリセルサイズと
しては、印加電圧を小さくする必要があるワード線ピッ
チが0.2μm以下のものに適用するのが望ましい。前述の
DRAMだけでなく、論理混載DRAMなどにも適用できる。そ
の際には、ロウのサイクル時間が短くできるので、より
高速なランダムアクセスが可能となる利点がある。ま
た、メモリセル方式としては、DRAMと同様に再書き込み
動作が必要であるFeRAM（Ferroelectric Random Access
Memory）にも適用しても同様の効果がある。以上、本
発明の第1の発明によれば、センス時間を短縮化できるT
Gクロッキングセンス方式にリストアアンプを付加した
構成において、センスアンプとリストアアンプを別電源
で駆動することにより、センスアンプの安定かつ高速動
作が実現できると共に、リストアアンプに高電圧を用い
ることで高速なリストア動作が実現できる。本発明の第
2の発明によれば、ダイレクトセンス型IOゲートと、オ
ーバードライブセンス方式を用いることにより、センス
アンプの微小電圧差を高速に増幅してデータ出力線に読
み出すことができ、アクセス時間を短縮できる。さら
に、オーバードライブ方式による高速リストア動作によ
りサイクル時間を短縮できる。これらにより、高速アク
セスと、短サイクル時間を実現できる。
【０００７】
【発明の効果】本発明によればＤＲＡＭメモリセルを含
む半導体装置において、センスアンプの高速動作及びそ
れによる短サイクル時間を実現できる。
む半導体装置において、センスアンプの高速動作及びそ
れによる短サイクル時間を実現できる。
【図１】本発明の第1の実施例のセンスアンプブロック
及びその周辺を含む構成図である。
及びその周辺を含む構成図である。
【図２】第1の実施例のリストアアンプ部分を示した図
である。
である。
【図３】第1の実施例の動作波形図の例である。
【図４】第1の実施例の変形例である。
【図５】第1の実施例を開放型データ線構成に適用した
場合のセンスアンプブロック及びその周辺を含む構成図
である.
場合のセンスアンプブロック及びその周辺を含む構成図
である.
【図６】第13図の回路のレイアウト図面の一部である。
【図７】開放型データ線構成のメモリアレーのレイアウ
トを示した図である。
トを示した図である。
【図８】本発明の第2の実施例のセンスアンプブロック
及びその周辺を含む構成図である。
及びその周辺を含む構成図である。
【図９】第2の実施例のリストアアンプ部分を示した図
である。
である。
【図１０】第2の実施例の動作波形図の例である。
【図１１】内部電圧発生回路を示した図である。
【図１２】内部電圧発生回路を示した図である。
【図１３】SDRAMのブロック図を示した図である。
【図１４】DRAM内部の１BANKを示した図である。
【図１５】メモリアレー上の電源配線について示した図
である。
である。
【図１６】本発明の第3の実施例のセンスアンプブロッ
ク及びその周辺を含む構成図である。
ク及びその周辺を含む構成図である。
【図１７】第3の実施例のIOゲート部分を示した図であ
る。
る。
【図１８】第3の実施例の動作波形図の例である。
【図１９】リストア時間のアレー電圧依存性を示した図
である。
である。
SAB：センスアンプブロック、XA：クロスエリア、ARY：
メモリアレイ部DLｔ、DL0t、DL1t、…DLnt、DLb、DL0
b、DL1b、…DLnb：センスアンプ内データ線、DLAt、DLA
0t、DLA1t、…DLAnt、DLAb、DLA0b、DLA1b、…DLAnb：
アレー側データ線、IO1t/b、IO0t/b：I/O線、IOG:IOゲ
ート回路、IOG2ダイレクトセンス型IOゲート回路、PC：
データ線プリチャージ回路、CC:クロスカップル回路、R
A,RAP:TGリストアアンプ部、ISO_R.ISO_L、データ線分
離トランジスタ、MC：メモリセル、PL：プレート電極、
SN：ストレージノード、YS1,YS2,…Ysn：Y選択線、SND:
センスアンプブロック内NMOSセンスアンプドライバ、SN
D2:クロスエリアNMOSセンスアンプドライバ、SPD：クロ
スエリアPMOSセンスアンプドライバ、SPD2：センスアン
プブロック内PMOSセンスドライバRPD:センスアンプブロ
ック内PMOSリストアアンプドライバ、RND：センスアン
プブロック内NMOSリストアアンプドライバ、CSN:センス
アンプNMOSコモンソース線、CSP：センスアンプPMOSコ
モンソース線、CSN2：リストアアンプNMOSコモンソース
線、CSP2：リストアアンプPMOSコモンソース線、CSPC:
センスアンプコモンソース線プリチャージ回路、CSTG,C
STG2：センスアンプ、リストアアンプコモンソース分離
スイッチ、VDLR：データ線プリチャージレベル、VSS：
グランドレベル、VDL:データ線振幅電圧、VDH：データ
線振幅電圧より高い電圧、VPP:ワード線用昇圧電源電
圧、φPC：プリチャージ信号、φn：センスアンプNMOS
活性化信号、φp：センスアンプPMOS活性化信号、φT
G：データ線、コモンソース線分離制御信号、φRP:リス
トアアンプPMOS活性化信号、φRN：リストアアンプNMOS
活性化信号、WL：ワード線、P0,P1：PMOSトランジス
タ、NT0,NT1:データ線分離スイッチ用NMOSトランジス
タ、N0,N1:NMOSトランジスタ、VREF1.VREｆ０：リファ
レンスレベル、VCC:外部電圧、MA0：メモリアレー、XA
B:Xアドレスデコーダ回路、YAB、Yアドレスデコーダ回
路、X-DEC：Xアドレスデコーダ、Y-DEC：Yアドレスデコ
ーダ、MA：メモリアレーブロック、I/O B：IOバッファ
ー、I/O CTL：IOコントロール回路、VG：電源発生回
路、TCG；タイミング発生回路、F:最小加工寸法、SNC
T：ストレージノードコンタクト、DLCT：データ線コン
タクト、L：拡散層、TH2：スルーホール。
メモリアレイ部DLｔ、DL0t、DL1t、…DLnt、DLb、DL0
b、DL1b、…DLnb：センスアンプ内データ線、DLAt、DLA
0t、DLA1t、…DLAnt、DLAb、DLA0b、DLA1b、…DLAnb：
アレー側データ線、IO1t/b、IO0t/b：I/O線、IOG:IOゲ
ート回路、IOG2ダイレクトセンス型IOゲート回路、PC：
データ線プリチャージ回路、CC:クロスカップル回路、R
A,RAP:TGリストアアンプ部、ISO_R.ISO_L、データ線分
離トランジスタ、MC：メモリセル、PL：プレート電極、
SN：ストレージノード、YS1,YS2,…Ysn：Y選択線、SND:
センスアンプブロック内NMOSセンスアンプドライバ、SN
D2:クロスエリアNMOSセンスアンプドライバ、SPD：クロ
スエリアPMOSセンスアンプドライバ、SPD2：センスアン
プブロック内PMOSセンスドライバRPD:センスアンプブロ
ック内PMOSリストアアンプドライバ、RND：センスアン
プブロック内NMOSリストアアンプドライバ、CSN:センス
アンプNMOSコモンソース線、CSP：センスアンプPMOSコ
モンソース線、CSN2：リストアアンプNMOSコモンソース
線、CSP2：リストアアンプPMOSコモンソース線、CSPC:
センスアンプコモンソース線プリチャージ回路、CSTG,C
STG2：センスアンプ、リストアアンプコモンソース分離
スイッチ、VDLR：データ線プリチャージレベル、VSS：
グランドレベル、VDL:データ線振幅電圧、VDH：データ
線振幅電圧より高い電圧、VPP:ワード線用昇圧電源電
圧、φPC：プリチャージ信号、φn：センスアンプNMOS
活性化信号、φp：センスアンプPMOS活性化信号、φT
G：データ線、コモンソース線分離制御信号、φRP:リス
トアアンプPMOS活性化信号、φRN：リストアアンプNMOS
活性化信号、WL：ワード線、P0,P1：PMOSトランジス
タ、NT0,NT1:データ線分離スイッチ用NMOSトランジス
タ、N0,N1:NMOSトランジスタ、VREF1.VREｆ０：リファ
レンスレベル、VCC:外部電圧、MA0：メモリアレー、XA
B:Xアドレスデコーダ回路、YAB、Yアドレスデコーダ回
路、X-DEC：Xアドレスデコーダ、Y-DEC：Yアドレスデコ
ーダ、MA：メモリアレーブロック、I/O B：IOバッファ
ー、I/O CTL：IOコントロール回路、VG：電源発生回
路、TCG；タイミング発生回路、F:最小加工寸法、SNC
T：ストレージノードコンタクト、DLCT：データ線コン
タクト、L：拡散層、TH2：スルーホール。
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フロントページの続き
(72)発明者 阪田 健
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5F083 AD00 GA01 KA03 LA03 LA05
LA10 LA13 LA14 ZA12
5M024 AA02 AA41 BB30 BB36 CC34
CC90 PP01 PP02 PP03 PP04
PP07
Claims (19)
- 【請求項１】複数のワード線と複数のデータ線の交点に
設けられた複数のメモリセルと、前記複数のデータ線の
それぞれに対応して設けられた第1導電型のMISFET対か
らなる複数の第1センスアンプと、前記複数の第1センス
アンプのソースノードが共通に接続されている第１共通
ソース線と、前記複数の第1センスアンプに第１電源を
供給するための第１電源供給線と、前記第1電源供給線
と前記第１共通ソース線の間に設けられた第１スイッチ
と、前記第1センスアンプと前記データ線との間に接続
された第2スイッチと、前記第1センスアンプにより増幅
された前記データ線のデータに従って、前記第2スイッ
チよりメモリセルが接続されている側の前記データ線を
増幅する第1導電型のMISFET対からなる第2センスアンプ
と、前記複数の第２センスアンプのソースノードが共通
に接続されている第２共通ソース線と、前記複数の第2
センスアンプに第2電源を供給するための第2電源供給線
と、前記第２電源供給線と前記第２共通ソース線の間に
設けられた第３スイッチとを有することを特徴とする半
導体装置。 - 【請求項２】請求項1において、第１導電型はＰ型であ
り、前記第1電源電圧より前記第2電源電圧が高いことを
特徴とする半導体装置。 - 【請求項３】請求項1において、第１導電型はＮ型であ
り、前記第1電源電圧より前記第2電源電圧が低いことを
特徴とする半導体装置。 - 【請求項４】請求項１の半導体装置において、前記第1
共通ソース線と前記第2共通ソース線との間に設けられ
た第4スイッチをさらに有し、前記第２共通ソース線
は、前記第2スイッチにより一定期間第２電源で活性化
された後、第4スイッチが活性化されて前記第1共通ソー
ス線に接続されることを特徴とする半導体装置。 - 【請求項５】請求項１において、前記複数のデータ線は
開放型データ線で構成され、前記第2センスアンプを構
成するMISFET対の間に前記第1センスアンプMISFETが配
置されることを特徴とする半導体装置。 - 【請求項６】請求項１の半導体装置は、前記複数のワー
ド線、前記複数のデータ線、及び前記複数のメモリセル
が配置され、一つの角を共有する第１の辺と第２の辺を
持つ４角形の第１領域と、前記第１の辺に沿って設けら
れ、前記複数の第1および第2センスアンプ、前記第１及
び第２電源供給線、前記第１及び第２共通ソース線、及
び前記複数の第2及び第3スイッチが配置される第２領域
と、前記第２の辺に沿って設けられ前記複数のワード線
のそれぞれに対応して設けられる複数のワード線駆動回
路又は前記複数のワード線のそれぞれを上層の複数のワ
ード線配線と接続するための複数の接続部が配置される
第３領域と、前記第1スイッチが配置される前記第１領
域の前記一つの角を共有し、前記第２及び第３領域によ
って囲まれる第４領域とを有することを特徴とする半導
体装置。 - 【請求項７】請求項１の半導体装置は、前記第1センス
アンプに並列して配置される第2導電型のMISFET対から
なる第3センスアンプと、前記複数の第３センスアンプ
のソースノードが共通に接続されている第３共通ソース
線と、前記複数の第3センスアンプに第3電源を供給する
ための第3電源供給線と、前記第3電源供給線と前記第３
共通ソース線の間に設けられた第4スイッチとを更に有
し、前記第1電源電圧より前記第3電源電圧が低いことを
特徴とする半導体装置。 - 【請求項８】請求項１の半導体装置は、前記第1センス
アンプに並列して配置される第2導電型のMISFET対から
なる第3センスアンプと、前記複数の第３センスアンプ
のソースノードが共通に接続されている第３共通ソース
線と、前記第１方向に延在し、前記複数の第3センスア
ンプに第3電源を供給するための第3電源供給線と、前記
第3電源供給線と前記第３共通ソース線の間に設けられ
た第4スイッチと、前記第2センスアンプに並列して配置
される第2導電型のMISFET対からなる第4センスアンプ
と、前記複数の第４センスアンプのソースノードが共通
に接続されている第４共通ソース線と、前記第１方向に
延在し、前記複数の第4センスアンプに第4電源を供給す
るための第4電源供給線と、前記第4電源供給線と前記第
４共通ソース線の間に設けられた第5スイッチとをさら
に有することを特徴とする半導体装置。 - 【請求項９】請求項８において、前記第1電源電圧より
前記第3電源電圧が低く、前記第3電源電圧より前記第4
電源電圧が低いことを特徴とする半導体装置。 - 【請求項１０】請求項８の半導体装置は、 前記複数のワード線、前記複数のデータ線、及び前記複
数のメモリセルが配置され、一つの角を共有する第１の
辺と第２の辺を持つ４角形の第１領域と、前記第１の辺
に沿って設けられ、前記複数の第1、第2、第3及び第4セ
ンスアンプ、前記第1、第2、第3及び、第4電源供給線、
前記第１及び第２共通ソース線、及び前記複数の第2、
第3及び第5スイッチが配置される第２領域と、前記第2
の辺に沿って設けられ前記複数のワード線のそれぞれに
対応して設けられる複数のワード線駆動回路又は前記複
数のワード線のそれぞれを上層の複数のワード線配線と
接続するための複数の接続部が配置される第３領域と、
前記第1、及び第4スイッチが配置される前記第１領域の
前記一つの角を共有し、前記第２及び第３領域によって
囲まれる第４領域とを有することを特徴とする半導体装
置。 - 【請求項１１】請求項１において、前記複数のワード線
と、前記第１と第２共有ソース線と、前記第１と第２電
源供給線とは、第１方向に延在し、前記複数のデータ線
は第２方向に延在することを特徴とする半導体装置。 - 【請求項１２】複数のワード線と複数のデータ線の交点
に設けられた複数のメモリセルと、前記複数のデータ線
のそれぞれに対応して設けられた第1導電型のMISFET対
からなる複数の第1センスアンプと、前記複数のデータ
線のそれぞれに対応して設けられた第２導電型のMISFET
対からなる複数の第２センスアンプと、前記複数の第1
センスアンプに第１電源を供給するための第１電源供給
線と、前記複数の第１センスアンプのソースノードが共
通に接続されている第１共通ソース線と、前記複数の第
２センスアンプに第２電源を供給するための第２電源供
給線と、前記複数の第２センスアンプのソースノードが
共通に接続されている第２共通ソース線と、前記第1電
源供給線と前記第１共通ソース線の間に設けられた複数
の第１スイッチと、前記第２電源供給線と前記第２共通
ソース線の間に設けられた複数の第２スイッチと、前記
複数の第１センスアンプに第３電源を供給するための第
３電源供給線と、前記第３電源供給線と前記第１共通ソ
ース線の間に設けられた第３スイッチと、前記データ線
と接続され、入出力が分離可能な第１出力アンプ回路と
を有し、前記第１電源電圧は前記第３電源電圧より高
く、前記第１出力アンプが前記第１及び第２センスアン
プよりも先に活性化されることを特徴とする半導体装
置。 - 【請求項１３】請求項１２において、前記第１のセンス
アンプを活性化するときには、第１のスイッチを導通状
態にした後、第３のスイッチを導通状態とすることを特
徴とする半導体装置。 - 【請求項１４】請求項１３の半導体装置は、前記複数の
ワード線、前記複数のデータ線、及び前記複数のメモリ
セルが配置され、一つの角を共有する第１の辺と第２の
辺を持つ４角形の第１領域と、前記第１の辺に沿って設
けられ、前記複数の第1および第2センスアンプ、前記複
数の第１出力アンプ、前記第１及び第２電源供給線、前
記第１及び第２共通ソース線、及び前記複数の第1及び
第2スイッチが配置される第２領域と、前記第２の辺に
沿って設けられ前記複数のワード線のそれぞれに対応し
て設けられる複数のワード線駆動回路又は前記複数のワ
ード線のそれぞれを上層の複数のワード線配線と接続す
るための複数の接続部が配置される第３領域と、前記第
３スイッチが配置され、前記第１領域の前記一つの角を
共有し、前記第２及び第３領域によって囲まれる第４領
域とを有することを特徴とする半導体装置。 - 【請求項１５】複数のワード線と複数の第１データ線の
交点に設けられた複数のメモリセルと、前記第１データ
線の延在する方向に延在する複数の第２データ線と、前
記複数の第１データ線と第２データ線との間に設けら
れ、入出力が結合された複数の第1センスアンプと、前
記複数の第１と第２データ線との間に設けられた複数の
第2センスアンプと、前記複数の第２センスアンプの入
力と出力との間にソースドレイン経路が接続された複数
の第１ＭＩＳＦＥＴとを有し、上記複数の第１センスア
ンプと前記複数の第２センスアンプに供給される動作電
圧は異なることを特徴とする半導体装置。 - 【請求項１６】請求項１５において、前記複数の第１の
センスアンプはそれぞれ前記第１データ線にゲートが接
続され、ドレインが前記第２データ線に接続された第１
導電型の第２ＭＩＳＦＥＴと、前記第２データ線にゲー
トが接続され、ドレインが前記第１データ線に接続され
た第１導電型の第３ＭＩＳＦＥＴとを有し、前記複数の
第２のセンスアンプはそれぞれ前記第１ＭＩＳＦＥＴと
前記第１センスアンプとの間にある前記第１データ線に
ゲートが接続され、前記第２データ線にドレインが接続
された第１導電型の第４ＭＩＳＦＥＴと、前記第１ＭＩ
ＳＦＥＴと前記第１センスアンプとの間にある前記第２
データ線にゲートが接続され、前記第１ＭＩＳＦＥＴと
前記メモリセルとの間にある前記第１データ線にドレイ
ンが接続された第１導電型の第５ＭＩＳＦＥＴとを有す
ることを特徴とする半導体装置。 - 【請求項１７】請求項１６において、第１導電型はＰ型
であり、上記複数の第１センスアンプに供給される動作
電圧は前記複数の第２センスアンプに供給される動作電
圧よりも低いことを特徴とする半導体装置。 - 【請求項１８】請求項１６において、第１導電型はＮ型
であり、上記複数の第１センスアンプに供給される動作
電圧は前記複数の第２センスアンプに供給される動作電
圧よりも高いことを特徴とする半導体装置。 - 【請求項１９】請求項１５において、前記複数の第２セ
ンスアンプに供給される動作電圧を、第１期間後前記複
数の第１センスアンプに供給される動作電圧と等しくな
るよう制御することを特徴とする半導体装置。
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|---|---|---|---|
| JP2002058154A JP4031651B2 (ja) | 2002-03-05 | 2002-03-05 | 半導体装置 |
| TW092102245A TW200304151A (en) | 2002-03-05 | 2003-01-30 | Semiconductor device using high-speed sense amplifier |
| US10/361,697 US6671217B2 (en) | 2002-03-05 | 2003-02-11 | Semiconductor device using high-speed sense amplifier |
| KR10-2003-0009763A KR20030074142A (ko) | 2002-03-05 | 2003-02-17 | 고속 감지 증폭기를 이용한 반도체 장치 |
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| US11/146,119 US7196953B2 (en) | 2002-03-05 | 2005-06-07 | Semiconductor device using high-speed sense amplifier |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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|---|---|---|---|
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| TW (1) | TW200304151A (ja) |
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