JP2011076698A - プリセンシング及び分離回路を含む半導体メモリ装置 - Google Patents
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Abstract
【課題】プリセンシング及び分離回路を含む半導体メモリ装置を提供する。
【解決手段】本発明の実施形態による半導体メモリ装置は、第１等化回路によって第１電圧レベルに等化される第１ビットライン対と、第２等化回路によって第２電圧レベルに等化される第２ビットライン対と、前記第１ビットライン対と第２ビットライン対との間に位置し、前記第１ビットライン対と前記第２ビットライン対とを電気的に接続するか、または遮断するプリセンシング及び分離回路と、前記第２ビットライン対に電気的に接続され、前記第２ビットライン対の電圧差を感知して増幅する感知増幅器とを含む。本発明の実施形態によるプリセンシング及び分離回路は、前記感知増幅器が駆動される間に前記第１ビットライン対及び前記第２ビットライン対の間の接続のうち１つを遮断する。
【選択図】 図２
【解決手段】本発明の実施形態による半導体メモリ装置は、第１等化回路によって第１電圧レベルに等化される第１ビットライン対と、第２等化回路によって第２電圧レベルに等化される第２ビットライン対と、前記第１ビットライン対と第２ビットライン対との間に位置し、前記第１ビットライン対と前記第２ビットライン対とを電気的に接続するか、または遮断するプリセンシング及び分離回路と、前記第２ビットライン対に電気的に接続され、前記第２ビットライン対の電圧差を感知して増幅する感知増幅器とを含む。本発明の実施形態によるプリセンシング及び分離回路は、前記感知増幅器が駆動される間に前記第１ビットライン対及び前記第２ビットライン対の間の接続のうち１つを遮断する。
【選択図】 図２
Description
本発明は、半導体メモリ装置に係り、さらに詳細には、プリセンシング及び分離回路を含む半導体メモリ装置に関する。
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）はデータを格納しておいて必要な時に取り出して読み出すことができる記憶装置である。半導体メモリ装置は、大きくＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に分けることができる。ＲＡＭは電源が切れれば格納されたデータが消滅する揮発性メモリ装置（ｖｏｌａｔｉｌｅｍｅｍｏｒｙ ｄｅｖｉｃｅ）である。ＲＯＭは電源が切れても格納されたデータが消滅しないフラッシュメモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）である。ＲＡＭはＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などを含む。ＲＯＭはＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）などを含む。
ＤＲＡＭにおいて、メモリセルアレイはビットラインＢＬ及び相補ビットラインＢＬＢに接続される。読み出し動作が実行される場合、感知増幅器はビットラインＢＬと相補ビットラインＢＬＢとの電圧差を感知して増幅する。しかし、ビットラインＢＬ及び相補ビットラインＢＬＢに提供される等化電圧レベルが低い場合、ビットラインＢＬ及び相補ビットラインＢＬＢは読み出し動作を実行するための十分な電圧差を有することができない。
本発明の目的は、低い等化電圧レベルでも正常動作が可能な半導体メモリ装置を提供することにある。
本発明の実施形態による半導体メモリ装置は、第１等化回路によって第１電圧レベルに等化される第１ビットライン対と、第２等化回路によって第２電圧レベルに等化される第２ビットライン対と、前記第１ビットライン対と第２ビットライン対との間に位置し、前記第１ビットライン対と前記第２ビットライン対とを電気的に接続するか、または遮断するプリセンシング及び分離回路と、前記第２ビットライン対に電気的に接続され、前記第２ビットライン対の電圧差を感知して増幅する感知増幅器とを含み、前記プリセンシング及び分離回路は前記感知増幅器が駆動される間に前記第１ビットライン対及び前記第２ビットライン対の間の接続のうち１つを遮断する。
実施形態において、前記プリセンシング及び分離回路はプリセンシング信号に応答し、前記感知増幅器が駆動される前に、前記第１ビットライン対と前記第２ビットライン対とを電気的に接続し、前記感知増幅器が駆動される間に前記第１ビットライン対及び前記第２ビットライン対の間の接続のうち１つを遮断する。
実施形態において、前記プリセンシング及び分離回路は前記第１ビットライン対に接続され、前記第１ビットライン対及び第１ノード対を電気的に接続するか、または遮断する第１回路部と、前記第１ノード対及び前記第２ビットライン対に接続され、前記第１ノード対及び前記第２ビットライン対を電気的に接続するか、または遮断する第２回路部とを含み、前記感知増幅器が駆動される前に、前記第１回路部はプリセンシング信号に応答して前記第１ビットライン対及び前記第１ノード対を電気的に接続し、前記第２回路部は前記第１ノード対及び前記第２ビットライン対を電気的に接続する。
実施形態において、前記感知増幅器が駆動される間に、前記第１回路部はプリセンシング信号に応答して前記第１ビットライン対及び前記第１ノード対を電気的に接続し、前記第２回路部は前記第１ノード対及び前記第２ビットライン対の接続のうち１つを遮断する。
実施形態において、読み出し動作の時に、前記第１ノード対のうち前記第２回路部によって遮断されたノードは第１電圧レベルであり、前記第１ノード対のうち前記第２回路部によって接続されたノードはグラウンド電圧レベルである。
実施形態において、読み出し動作の時に、前記第１ノード対のうち前記第２回路部によって遮断されたノードは第１電圧レベルであり、前記第１ノード対のうち前記第２回路部によって接続されたノードはグラウンド電圧レベルである。
実施形態において、前記プリセンシング及び分離回路は前記第１ビットライン対に接続され、前記第１ビットライン対に前記第２電圧レベルを提供するための第３回路部をさらに含む。
実施形態において、修復動作時に、前記第３回路部は前記第１ビットライン対のうち前記第２回路部によって遮断されたビットラインに前記第２電圧レベルを供給する。
実施形態において、修復動作時に、前記第３回路部は前記第１ビットライン対のうち前記第２回路部によって遮断されたビットラインに前記第２電圧レベルを供給する。
本発明の実施形態によるビットライン対の電圧差を感知してデータを読み出す半導体メモリ装置は、第１等化回路によって第１電圧レベルに等化される第１ビットライン対と、第２等化回路によって第２電圧レベルに等化される第２ビットライン対と、前記第１ビットライン対と第２ビットラインとの間に位置し、前記第１ビットライン対及び前記第２ビットライン対を電気的に接続するか、または遮断するプリセンシング及び分離回路と、前記第２ビットライン対に電気的に接続され、前記第２ビットライン対の電圧差を感知して増幅する感知増幅器とを含む。
前記プリセンシング及び分離回路は前記第１ビットライン対のうち第１メインビットラインと第１ノードとの間に接続され、プリセンシング信号に応答して電流通路を形成する第１トランジスタと、前記第１ビットライン対のうち第１基準ビットラインと第２ノードとの間に接続され、前記プリセンシング信号に応答して電流通路を形成する第２トランジスタと、前記第２ビットライン対のうち第２メインビットラインと前記第１ノードとの間に接続され、前記第２ビットライン対のうち第２基準ビットライン電圧に応答して電流通路を形成する第３トランジスタと、前記第２基準ビットラインと前記第２ノードとの間に接続され、前記第２メインビットライン電圧に応答して電流通路を形成する第４トランジスタとを含む。
実施形態において、前記プリセンシング及び分離回路は前記第１メインビットラインと第３ノードとの間に接続され、前記第２基準ビットライン電圧に応答して電流通路を形成する第５トランジスタと、前記第１基準ビットラインと前記第３ノードとの間に接続され、前記第２メインビットライン電圧に応答して電流通路を形成する第６トランジスタをと含む。
実施形態において、前記プリセンシング及び分離回路は前記第３ノードに接続され、修復信号に応答して前記第２電圧を前記第１メインビットラインまたは前記第１基準ビットラインに供給するための第７トランジスタをさらに含む。
実施形態において、前記プリセンシング及び分離回路は前記第３ノードに接続され、修復信号に応答して前記第２電圧を前記第１メインビットラインまたは前記第１基準ビットラインに供給するための第７トランジスタをさらに含む。
本発明によれば、ビットライン対及びセンシングビットライン対は各々異なる電圧レベルに等化される。読み出し動作が実行される場合に、ビットライン対及びセンシングビットライン対が電気的に接続されることによって、低い等化電圧レベルでも読み出し動作が正常に実行される。
以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の技術的思想による実施形態を添付の図を参照して説明する。説明の便宜のために、ＤＲＡＭの例を参照して本発明の技術的思想を詳細に説明する。しかし、本発明によるメモリ装置はＤＲＡＭに限定されない。
図１は、本発明の技術的思想の実施形態による感知増幅器の共有構造の感知及び等化回路を示すブロック図である。
図１を参照すれば、感知及び等化回路１０はメモリセルアレイ１１０、１１０ａと、ＶＢＬ等化回路１２０、１２０ａと、プリセンシング及び分離回路（Ｐｒｅ−Ｓｅｎｓｉｎｇ Ａｎｄ Ｃｈａｒｇｅ Ｉｓｏｌａｔｉｏｎ ｃｉｒｃｕｉｔ、以下ＰＡＣＩ）１３０、１３０ａと、感知増幅器（Ｓｅｎｓｉｎｇ Ａｍｐｌｉｆｉｅｒ、以下ＳＡ）１４０と、伝達ゲート回路（Ｔｒａｎｓｆｅｒ Ｇａｔｅ Ｃｉｒｃｕｉｔ）１５０と、ＶＤＤ等化回路１６０とを含む。
図１を参照すれば、感知及び等化回路１０はメモリセルアレイ１１０、１１０ａと、ＶＢＬ等化回路１２０、１２０ａと、プリセンシング及び分離回路（Ｐｒｅ−Ｓｅｎｓｉｎｇ Ａｎｄ Ｃｈａｒｇｅ Ｉｓｏｌａｔｉｏｎ ｃｉｒｃｕｉｔ、以下ＰＡＣＩ）１３０、１３０ａと、感知増幅器（Ｓｅｎｓｉｎｇ Ａｍｐｌｉｆｉｅｒ、以下ＳＡ）１４０と、伝達ゲート回路（Ｔｒａｎｓｆｅｒ Ｇａｔｅ Ｃｉｒｃｕｉｔ）１５０と、ＶＤＤ等化回路１６０とを含む。
本発明の技術的思想による実施形態において、メモリセルアレイ１１０、１１０ａは各々ＳＡ１４０と、伝達ゲート回路１５０と、ＶＤＤ等化回路１６０とを共有する。したがって、メモリセルアレイ１１０、１１０ａのうちの１つが選択される場合、ＰＡＣＩ１３０、１３０ａはもう一方のメモリセルアレイを遮断する。説明の便宜上、ＳＡ１４０、伝達ゲート回路１５０及びＶＤＤ等化回路１６０は感知ブロック（Ｓｅｎｓｉｎｇ Ｂｌｏｃｋ）と称する。
例えば、メモリセルアレイ１１０に書き込まれたデータが読み出される場合、ＰＡＣＩ１３０はビットラインを通じてメモリセルアレイ１１０と感知ブロックを接続する。ＰＡＣＩ１３０ａはメモリセルアレイ１１０ａと感知ブロックを遮断（ｉｓｏｌａｔｉｏｎ）する。
以下、図２を参照して、本発明の技術的思想の実施形態による感知及び等化回路１０の構造及び動作をさらに詳細に説明する。また、説明の便宜上、メモリセルアレイ１１０ａはＰＡＣＩ１３０ａによって遮断されると仮定する。
図２は、本発明の技術的思想の実施形態による図１の感知及び等化回路をさらに詳細に示す回路図である。
図２は、本発明の技術的思想の実施形態による図１の感知及び等化回路をさらに詳細に示す回路図である。
図２を参照すれば、感知及び等化回路は、メモリセルアレイ１１０と、ＶＢＬ等化回路１２０と、プリセンシング及び分離回路（ＰＡＣＩ）１３０と、感知増幅器（ＳＡ）１４０と、伝達ゲート回路（Ｔｒａｎｓｆｅｒ Ｇａｔｅ Ｃｉｒｃｕｉｔ）１５０と、ＶＤＤ等化回路１６０とを含む。
メモリセルアレイ１１０及びＶＢＬ等化回路１２０はビットライン対ＢＬ、ＢＬＢを通じてＰＡＣＩ１３０に接続される。ＳＡ１４０、伝達ゲート回路１５０及びＶＤＤ等化回路１６０はセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢを通じてＰＡＣＩ１３０に接続される。
メモリセルアレイ１１０及びＶＢＬ等化回路１２０はビットライン対ＢＬ、ＢＬＢを通じてＰＡＣＩ１３０に接続される。ＳＡ１４０、伝達ゲート回路１５０及びＶＤＤ等化回路１６０はセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢを通じてＰＡＣＩ１３０に接続される。
メモリセルアレイ１１０は複数のメモリセルを含む。説明の便宜上、図２では、１つのメモリセルを示している。各メモリセルはワードラインＷＬとビットラインＢＬとが交差する地点に位置する。例示的に、各メモリセルはワードラインＷＬとビットラインＢＬとの交差点に位置するトランジスタとキャパシタとを含む。ただ、これは例示であり、本発明の技術的思想によるメモリセルはこれに限定されない。
ＶＢＬ等化回路１２０は複数のＮＭＯＳトランジスタを含む。ＶＢＬ等化回路１２０はＶＢＬ等化信号ＶＢＬ＿ＥＱがイネーブル（ｅｎａｂｌｅ）される場合に、ビットライン対ＢＬ、ＢＬＢをＶＢＬレベルにプリチャージ（Ｐｒｅ＿ｃｈａｒｇｉｎｇ）して等化（Ｅｑｕａｌｉｚｉｎｇ）する。
ＰＡＣＩ１３０は、複数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む。例えば、図２を参照すれば、ＰＡＣＩ１３０は第１〜第４ＮＭＯＳトランジスタＭＮ１〜ＭＮ４及び第１〜第３ＰＭＯＳトランジスタＭＰ１〜ＭＰ３を含む。
ＰＡＣＩ１３０は、複数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む。例えば、図２を参照すれば、ＰＡＣＩ１３０は第１〜第４ＮＭＯＳトランジスタＭＮ１〜ＭＮ４及び第１〜第３ＰＭＯＳトランジスタＭＰ１〜ＭＰ３を含む。
本発明の技術的思想による実施形態において、第１または第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２はセンシング動作の時、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとの接続のうち１つを遮断する。また、第１または第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２はセンシング動作の時、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとの接続のうち１つをグラウンドレベル０Ｖに放電する。
例えば、センシングビットラインＳＡＢＬがローレベル（ｌｏｗ Ｌｅｖｅｌ）であり、相補センシングビットラインＳＡＢＬＢがハイレベル（ｈｉｇｈ ｌｅｖｅｌ）の場合、第２ＮＭＯＳトランジスタＭＮ２はターンオフ（ｔｕｒｎ ｏｆｆ）され、相補ビットラインＢＬＢと相補センシングビットラインＳＡＢＬＢとの接続を遮断する。また、この場合、第１ＮＭＯＳトランジスタＭＮ１はターンオン（ｔｕｒｎ ｏｎ）され、ビットラインＢＬＢとセンシングビットラインＳＡＢＬＢの電圧レベルはグラウンドレベル０Ｖに放電される。
本発明の技術的思想による実施形態において、第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４はターンオフされ、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとを遮断する。すなわち、第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４はメモリセルアレイ１１０と感知ブロック（Ｓｅｎｓｉｎｇ ＢＬｏｃｋ）とを遮断する。
また、第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４はターンオンされ、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとを接続する。この場合、第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４はプリセンシング動作を誘発することができる。例えば、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとが各々異なる電圧レベルにプリチャージされている場合、第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４がターンオンされることによって、プリセンシング動作が実行される。
本発明の技術的思想による実施形態において、第１〜第３ＰＭＯＳトランジスタＭＰ１〜ＭＰ３は修復（Ｒｅｓｔｏｒｅ）または書き込み動作（Ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）の時にビットライン対ＢＬ、ＢＬＢのうちいずれか１つをＶＤＤレベルに上げる。例えば、感知動作の後に修復動作が実行される場合、第１〜第３ＰＭＯＳトランジスタＭＰ１〜ＭＰ３はＶＢＬレベルのビットラインをＶＤＤレベルに上げる。
ＳＡ１４０はＮＭＯＳトランジスタで構成されたＮラッチ回路１４２とＰＭＯＳトランジスタで構成されたＰラッチ回路１４４とを含む。Ｎラッチ回路１４２は感知動作の時にセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢのうち低電圧ラインをグラウンドレベル０Ｖに接続する。Ｐラッチ回路１４４は感知動作の時にセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢのうち高電圧ラインをＶＤＤレベルに上げる。Ｐラッチ回路１４４にはウェルバイアス（ｗｅｌｌ−ｂａｉｓ）としてＶＤＤが提供される。
伝達ゲート回路１５０は複数のＮＭＯＳトランジスタを含む。伝達ゲート回路１５０は読み出し動作時にＳＡ１４０から伝達されたデータを外部に伝達する。伝達ゲート回路１５０は書き込み動作時に外部から伝達されたデータをＳＡ１４０に印加する。
ＶＤＤ等化回路１６０は複数のＮＭＯＳトランジスタを含む。ＶＤＤ等化回路１６０はＶＤＤ等化信号ＶＤＤ＿ＥＱがイネーブルされる場合にセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢをＶＤＤレベルにプリチャージして等化する。
ＶＤＤ等化回路１６０は複数のＮＭＯＳトランジスタを含む。ＶＤＤ等化回路１６０はＶＤＤ等化信号ＶＤＤ＿ＥＱがイネーブルされる場合にセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢをＶＤＤレベルにプリチャージして等化する。
上述のように、本発明の技術的思想による感知及び等化回路は読み出し動作時にプリセンシング動作を実行する。この場合、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの間の電圧差がビットライン対ＢＬ、ＢＬＢの間の電圧差より大きいため、感知及び等化回路は低いＶＢＬ及びＶＤＤ電圧レベルでも読み出し動作を実行することができる。これは図３及び図６を参照して、以下、さらに詳細に説明する。
また、本発明の技術的思想による実施形態において、ＰＡＣＩ１３０は読み出し動作時にメモリセルアレイ１１０とＳＡ１４０との接続を自動遮断する。したがって、図２の感知及び等化回路は読み出し動作時の消費電力を最小化することができる。これは図３を参照して、以下でさらに詳細に説明する。
また、本発明の技術的思想による実施形態において、ＰＡＣＩ１３０は書き込み動作時にビットライン対ＢＬ、ＢＬＢの電圧レベルの遷移を自動遮断する。したがって、図２の感知及び等化回路は書き込み動作時の消費電力を最小化することができる。これは、図４を参照して、以下でさらに詳細に説明する。
また、本発明の技術的思想による実施形態において、ＰＡＣＩ１３０は書き込み動作時にビットライン対ＢＬ、ＢＬＢの電圧レベルの遷移を自動遮断する。したがって、図２の感知及び等化回路は書き込み動作時の消費電力を最小化することができる。これは、図４を参照して、以下でさらに詳細に説明する。
図３は、本発明の技術的思想の実施形態による図２の感知及び等化回路の読み出し及び修復動作を示すタイミング図である。
説明を簡略化するために、読み出し（ｒｅａｄ ｏｕｔ）動作が実行された後、修復動作が実行されると仮定する。読み出し動作はメモリセルとビットラインＢＬの電荷共有（Ｃｈａｒｇｅ ｓｈａｒｉｎｇ）動作、プリセンシング動作及びセンシング動作を含むと仮定する。
説明を簡略化するために、読み出し（ｒｅａｄ ｏｕｔ）動作が実行された後、修復動作が実行されると仮定する。読み出し動作はメモリセルとビットラインＢＬの電荷共有（Ｃｈａｒｇｅ ｓｈａｒｉｎｇ）動作、プリセンシング動作及びセンシング動作を含むと仮定する。
先ず、初期時間ｔ０に、ＰＲＥＳ信号はロー状態にある。したがって、第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４は非活性化状態である。したがって、ビットライン対（ＢＬ ｐａｉｒ）ＢＬ、ＢＬＢとセンシングビットライン対（ＳＡＢＬ ｐａｉｒ）ＳＡＢＬ、ＳＡＢＬＢは各々分離する。また、初期時間ｔ０に、ＶＢＬ等化信号ＶＢＬ＿ＥＱ及びＶＤＤ等化信号ＶＤＤ＿ＥＱはハイ状態にある。したがって、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢは各々ＶＢＬレベルとＶＤＤレベルにプリチャージ及び等化される。
第１時間ｔ１で、ＶＢＬ等化信号ＶＢＬ＿ＥＱ及びＶＤＤ等化信号ＶＤＤ＿ＥＱはロー状態に遷移される。したがって、ビットライン対ＢＬ、ＢＬＢ及びセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢは各々外部と遮断されたフローティング（ｆｌｏａｔｉｎｇ）状態になる。
第２時間ｔ２で、ワードラインＷＬ電圧がハイ状態に遷移される。すなわち、行デコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ、図示せず）によってワードラインＷＬが選択され、選択されたワードラインＷＬ電圧がハイ状態に遷移される。したがって、選択されたワードラインに接続されたメモリセルに格納された電荷とビットラインＢＬとの間に、電荷共有が発生する。
第２時間ｔ２で、ワードラインＷＬ電圧がハイ状態に遷移される。すなわち、行デコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ、図示せず）によってワードラインＷＬが選択され、選択されたワードラインＷＬ電圧がハイ状態に遷移される。したがって、選択されたワードラインに接続されたメモリセルに格納された電荷とビットラインＢＬとの間に、電荷共有が発生する。
例えば、図３ではメモリセルにデータ‘０'が格納されていると仮定する。すなわち、メモリセルに格納された電荷レベルがビットラインに格納された電荷レベルより低いと仮定する。この場合、メモリセルに格納された電荷とビットラインＢＬに格納された電荷との間の電荷共有によって、ビットラインＢＬの電圧は△ＶＢＬだけ低くなる。一方、この場合に、相補ビットラインＢＬＢはＶＢＬ電圧レベルを維持する。
第３時間ｔ３から第４時間ｔ４の間に、ＰＲＥＳ信号がハイ状態に遷移され、プリセンシング動作が実行される。詳細に説明すれば、ＰＲＥＳ信号がハイ状態に遷移されることによって、第３及び第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４が活性化される。したがって、ビットラインＢＬ及び相補ビットラインＢＬＢは各々センシングビットラインＳＡＢＬ及び相補センシングビットラインＳＡＢＬＢに接続される。
この場合、ビットラインＢＬとセンシングビットラインＳＡＢＬとの電圧レベルが異なるので、ビットラインＢＬとセンシングビットラインＳＡＢＬとの間には電荷共有が発生する。同様に、相補ビットラインＢＬＢと相補センシングビットラインＳＡＢＬＢとの電圧レベルが異なるので、相補ビットラインＢＬＢと相補センシングビットラインＳＡＢＬＢとの間には電荷共有が発生する。
電荷共有が発生する場合、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの間には電圧差が存在する。これはセンシングビットラインＳＡＢＬに接続されるビットラインＢＬと相補センシングビットラインＳＡＢＬＢに接続される相補ビットラインＢＬＢとの間に電圧差△ＶＢＬが存在することからである。
また、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの間の電圧差はビットライン対ＢＬ、ＢＬＢの間の電圧差より大きい。これはセンシングビットラインＳＡＢＬの電荷容量がビットラインＢＬ及びビットラインＢＬに接続されたメモリセルの電荷容量より小さいからである。
また、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの間の電圧差はビットライン対ＢＬ、ＢＬＢの間の電圧差より大きい。これはセンシングビットラインＳＡＢＬの電荷容量がビットラインＢＬ及びビットラインＢＬに接続されたメモリセルの電荷容量より小さいからである。
例えば、図３ではビットラインＢＬの電圧レベルが相補ビットラインＢＬＢの電圧レベルより低い。したがって、センシングビットラインＳＡＢＬの電圧レベルが相補センシングビットラインＳＡＢＬＢの電圧レベルより速く減少する。また、図３の第４時間ｔ４を参照すれば、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの間の電圧差がビットライン対ＢＬ、ＢＬＢの間の電圧差より大きい。
第４時間ｔ４から第５時間ｔ５の間に、ＳＡ１４０が活性化されてセンシング動作が実行される。すなわち、ＳＡ１４０はセンシングビットラインＳＡＢＬと相補センシングビットラインＳＡＢＬＢとの電圧差を増幅する。例えば、図２のＮラッチ回路１４２が駆動され、センシングビットラインＳＡＢＬの電圧レベルがグラウンドレベル０Ｖになる。また、Ｐラッチ回路１４４が駆動され、相補センシングビットラインＳＡＢＬＢの電圧レベルがＶＤＤレベルになる。
この場合、上述のように、本発明の技術的思想による実施形態において、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの間の電圧差はビットライン対ＢＬ、ＢＬＢの間の電圧差より大きい。したがって、ＳＡ１４０は低いＶＢＬ及びＶＤＤレベルでもセンシング動作を実行することができる。
一方、続いて図３を参照すれば、センシング動作が実行される間にビットライン対ＢＬ、ＢＬＢのうちの１つの電圧レベルはほとんど変化しない。これは第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２のうち１つがターンオフされ、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとの接続のうち１つの接続が遮断されることからである。
例えば、図２及び図３を参照して詳細に説明すれば、ＳＡ１４０によって、センシングビットラインＳＡＢＬはグラウンドレベル０Ｖになり、相補センシングビットラインＳＡＢＬＢはＶＤＤレベルになる。したがって、第１ＮＭＯＳトランジスタＭＮ１はターンオンされて、ビットラインＢＬとセンシングビットラインＳＡＢＬとを接続する。第２ＮＭＯＳトランジスタＭＮ２はターンオフされて、相補ビットラインＢＬＢと相補センシングビットラインＳＡＢＬＢとの接続を遮断する。
この場合、第１ＮＭＯＳトランジスタＭＮ１によって接続されたビットラインＢＬとセンシングビットラインＳＡＢＬの電圧はグラウンド０Ｖレベルになる。また、第２ＮＭＯＳトランジスタＭＮ２によって、相補ビットラインＢＬＢと相補センシングビットラインＳＡＢＬＢとの接続は遮断される。したがって、本発明の技術的思想の実施形態による感知及び等化回路１０はセンシング動作が実行される間の消費電力を最小化することができる。
第５時間ｔ５から第６時間ｔ６の間に、修復動作が実行される。すなわち、ＲＥＳ信号がロー状態に遷移され、第３ＰＭＯＳトランジスタＭＰ３が活性化される。したがって、ＶＤＤ電圧が第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２の共通ノードに印加される。したがって、ビットライン対ＢＬ、ＢＬＢのうち高電圧ラインがＶＤＤレベルになる。
第６時間ｔ６で、ＰＲＥＳ信号及びワードラインＷＬ電圧が各々ロー状態に遷移される。したがって、メモリセルアレイ１１０とセンシングブロックが遮断される。また、メモリセルのデータは格納状態になる。
第７時間ｔ７で、次の読み出し動作や書き込み動作に備えて、プリチャージ及び等化動作が実行される。
第７時間ｔ７で、次の読み出し動作や書き込み動作に備えて、プリチャージ及び等化動作が実行される。
上述のように、本発明の技術的思想による感知及び等化回路はプリセンシング動作を実行する。したがって、低いＶＢＬ及びＶＤＤ電圧レベルが印加される場合にも、読み出し動作を正常に実行することができる。また、本発明の技術的思想による感知及び等化回路はセンシング動作の時、ビットライン対ＢＬ、ＢＬＢと相補ビットライン対ＳＡＢＬ、ＳＡＢＬＢとの接続のうち１つを遮断する。したがって、センシング動作の時の消費電力を最小化することができる。
一方、上述の図２の等化／感知回路の読み出し及び修復動作はあくまでも例示である。例えば、読み出し動作が実行された後に、修復動作に代わって他のデータの書き込み動作が実行され得る。
図４は、本発明の技術的思想の実施形態による図２の感知及び等化回路の書き込み動作を示すタイミング図である。
説明を簡略化するために、メモリセルアレイ１１０のメモリセルにデータ‘０’が格納されていると仮定する。また、第３時間ｔ３乃至第６時間ｔ６で、データ‘１、０、１、０’が外部からＳＡ１４０に伝達されると仮定する。以下では図２及び図４を参照して、図２の感知及び等化回路の書き込み動作を詳細に説明する。
説明を簡略化するために、メモリセルアレイ１１０のメモリセルにデータ‘０’が格納されていると仮定する。また、第３時間ｔ３乃至第６時間ｔ６で、データ‘１、０、１、０’が外部からＳＡ１４０に伝達されると仮定する。以下では図２及び図４を参照して、図２の感知及び等化回路の書き込み動作を詳細に説明する。
第１時間ｔ１から第３時間ｔ３の間に、メモリセルアレイ１１０のメモリセルに格納されたデータが読み出される。すなわち、ＳＡ１４０はメモリセルに格納されたデータを感知する。メモリセルにデータ‘０’が格納されているので、ビットラインＢＬ及びセンシングビットラインＳＡＢＬは各々ロー状態である。また、相補ビットラインＢＬＢ及び相補センシングビットラインＳＡＢＬＢは各々ＶＢＬ及びＶＤＤ電圧レベルを有する。読み出し動作は図３で詳細に説明したので、詳細な説明は省略する。
第３時間ｔ３から第４時間ｔ４の間に、伝達ゲート回路１５０を通じてデータ‘１’がＳＡ１４０に伝達される。この場合、データ入出力ライン対ＩＯ、ＩＯＢの電圧によってセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの電圧が反転される。したがって、センシングビットラインＳＡＢＬはハイ状態になり、相補センシングビットラインＳＡＢＬＢはロー状態になる。
この場合、相補センシングビットラインＳＡＢＬＢがロー状態にあるので、第１ＮＭＯＳトランジスタＭＮ１はターンオフされる。したがって、ビットラインＢＬとセンシングビットラインＳＡＢＬとは互いに分離する。したがって、ビットラインＢＬは以前の電圧レベルであるロー状態の電圧レベルを有する。
また、センシングビットラインＳＡＢＬがハイ状態であるので、第２ＮＭＯＳトランジスタＭＮ２はターンオンされる。したがって、相補ビットラインＢＬＢと相補センシングビットラインＳＡＢＬＢとは互いに接続される。したがって、相補ビットラインＢＬＢの電圧レベルは相補センシングビットラインＳＡＢＬＢの電圧レベルであるロー状態に遷移される。
第４時間ｔ４から第５時間ｔ５の間に、伝達ゲート回路１５０を通じてデータ‘０’がＳＡ１４０に伝達される。この場合、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの電圧が再び反転される。したがって、センシングビットラインＳＡＢＬはロー状態になり、相補センシングビットラインＳＡＢＬＢはハイ状態になる。
この場合、ビットライン対ＢＬ、ＢＬＢの電圧レベルはロー状態を引き続いて維持する。詳細に説明すれば、センシングビットラインＳＡＢＬがロー状態であるので、第２ＮＭＯＳトランジスタＭＮ２はターンオフされる。したがって、相補ビットラインＢＬＢと相補センシングビットラインＳＡＢＬＢとは互いに分離する。したがって、相補ビットラインＢＬＢの電圧レベルは以前の電圧レベルであるロー状態を引き続いて維持する。
また、相補センシングビットラインＳＡＢＬＢがハイ状態であるので、第１ＮＭＯＳトランジスタＭＮ１はターンオンされる。したがって、ビットラインＢＬとセンシングビットラインＳＡＢＬは互いに接続される。したがって、ビットラインＢＬはセンシングビットラインＳＡＢＬの電圧レベルであるロー状態になる。結果的に、ビットラインＢＬの電圧レベルはロー状態を引き続いて維持する。
以後、第５時間ｔ５から第６時間ｔ６の間に、データ‘１’がＳＡ１４０に伝達され、第６時間ｔ６から第７時間ｔ７の間に、データ‘０’がＳＡ１４０に伝達される。この場合、上述のように、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの電圧は引き続いて反転される。しかし、ビットライン対ＢＬ、ＢＬＢの電圧は引き続いてロー状態を維持する。
第７時間ｔ７から第８時間ｔ８の間に、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢに伝達されたデータがメモリセルに格納される。外部からデータの格納要請がある場合、ＲＥＳ信号がロー状態に遷移される。したがって、ＶＤＤ電圧が第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２の共通端子に印加される。したがって、相補ビットラインＢＬＢの電圧がＶＤＤ電圧レベルに上昇し、メモリセルにデータが書き込まれる。
上述のように、本発明の技術的思想の実施形態によるＰＡＣＩ１３０はビットライン対ＢＬ、ＢＬＢの遷移を自動遮断する。したがって、外部から伝達されたデータは自動でメモリセルに格納されない。これは使用者が所望するデータを選択的にメモリセルに格納することができることを意味する。例えば、図４のように、使用者は所望する時点ｔ７に、ＳＡ１４０に伝達されたデータを格納することができる。また、外部からデータが連続的に伝達された場合に、ビットライン対ＢＬ、ＢＬＢの遷移が自動遮断されることによって、書き込み動作の時の消費電力を減少することができる。
図５は、本発明の技術的思想の他の実施形態による図１のプリセンシング及び分離回路を示すブロック図である。
図５を参照すれば、プリセンシング及び分離回路（以下、ＰＡＣＩ）１３０は第５及び第６ＮＭＯＳトランジスタＭＮ５、ＭＮ６を含む。ＰＡＣＩ１３０は第４〜第６ＰＭＯＳトランジスタＭＰ４〜ＭＰ６を含む。図５のＰＡＣＩは図２のＰＡＣＩと類似である。すなわち、図５のＰＡＣＩは図２のＰＡＣＩにおいて、第１、２ＮＭＯＳトランジスタＭＮ１、ＭＮ２が省略された構造である。したがって、以下、図６を参照して、図５のＰＡＣＩと図２のＰＡＣＩとの差異について重点的に説明する。
図５を参照すれば、プリセンシング及び分離回路（以下、ＰＡＣＩ）１３０は第５及び第６ＮＭＯＳトランジスタＭＮ５、ＭＮ６を含む。ＰＡＣＩ１３０は第４〜第６ＰＭＯＳトランジスタＭＰ４〜ＭＰ６を含む。図５のＰＡＣＩは図２のＰＡＣＩと類似である。すなわち、図５のＰＡＣＩは図２のＰＡＣＩにおいて、第１、２ＮＭＯＳトランジスタＭＮ１、ＭＮ２が省略された構造である。したがって、以下、図６を参照して、図５のＰＡＣＩと図２のＰＡＣＩとの差異について重点的に説明する。
図６は、本発明の技術的思想の他の実施形態による図５のプリセンシング及び分離回路１３０の動作を示すタイミング図である。
先ず、初期時間ｔ０から第３時間ｔ３の間に、メモリセルとビットラインＢＬとの電荷共有が発生する。これは図２のＰＡＣＩの動作と類似であるので、詳細な説明は省略する。
先ず、初期時間ｔ０から第３時間ｔ３の間に、メモリセルとビットラインＢＬとの電荷共有が発生する。これは図２のＰＡＣＩの動作と類似であるので、詳細な説明は省略する。
第３時間ｔ３から第４時間ｔ４の間に、プリセンシング動作が実行される。すなわち、ＰＲＥＳ信号がハイ状態に遷移され、したがってビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとの間に電荷共有が発生する。
第４時間ｔ４から第５時間ｔ５の間に、センシング動作が実行される。すなわち、ＳＡ１４０が活性化され、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの電圧差を増幅する。
この場合、ＳＡ１４０は低いＶＢＬ及びＶＤＤ電圧レベルでもセンシング動作を実行することができる。これはセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの間の電圧差がビットライン対ＢＬ、ＢＬＢの間の電圧差より大きいことからである。これは図３で詳細に説明するので、説明は省略する。
第４時間ｔ４から第５時間ｔ５の間に、センシング動作が実行される。すなわち、ＳＡ１４０が活性化され、センシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの電圧差を増幅する。
この場合、ＳＡ１４０は低いＶＢＬ及びＶＤＤ電圧レベルでもセンシング動作を実行することができる。これはセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢの間の電圧差がビットライン対ＢＬ、ＢＬＢの間の電圧差より大きいことからである。これは図３で詳細に説明するので、説明は省略する。
一方、図５のＰＡＣＩは図２のＰＡＣＩと異なり、相補ビットラインＢＬＢの電圧が一定のレベルに維持されない。これは図５のＰＡＣＩは図２のＰＡＣＩの第１、第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２を含まないからである。したがって、相補ビットラインＢＬＢはＶＤＤで第６ＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｈ６だけ差し引いた電圧レベルを有する。
第５時間ｔ５から第６時間ｔ６の間に、修復動作が実行される。これは図２のＰＡＣＩの動作と類似であるので、詳細な説明は省略する。
第５時間ｔ５から第６時間ｔ６の間に、修復動作が実行される。これは図２のＰＡＣＩの動作と類似であるので、詳細な説明は省略する。
図７は、本発明の技術的思想の実施形態による感知及び等化回路の読み出し動作を示すフローチャートである。図７では、図１〜図６を参照して感知及び等化回路の動作を簡略に説明する。
Ｓ１１０で、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとが各々ＶＢＬレベル及びＶＤＤレベルにプリチャージされる。この場合、ＰＲＥＳ信号はロー状態を維持する。したがって、第３及び第４ＮＭＯＳトランジスタはターンオフされ、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとは分離する。したがって、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとは各々異なる電圧レベルにプリチャージされ得る。
Ｓ１１０で、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとが各々ＶＢＬレベル及びＶＤＤレベルにプリチャージされる。この場合、ＰＲＥＳ信号はロー状態を維持する。したがって、第３及び第４ＮＭＯＳトランジスタはターンオフされ、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとは分離する。したがって、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとは各々異なる電圧レベルにプリチャージされ得る。
Ｓ１３０で、ビットラインＢＬとメモリセルとの間に電荷共有が発生する。すなわち、行デコーダによってワードラインＷＬが選択され、選択されたワードラインＷＬの電圧がハイ状態に遷移される。したがって、メモリセルのキャパシタに格納された電荷とビットラインＢＬの電荷との間に電荷共有が発生する。
例えば、メモリセルに格納された電荷がビットラインＢＬ電荷より少ない場合、ビットラインＢＬの電圧レベルは減少する。一方、この場合、相補ビットラインＢＬＢの電圧は同一のレベルを維持する。この場合、ビットラインＢＬと相補ビットラインＢＬＢとの電圧差は△ＶＢＬに示すことができる。
例えば、メモリセルに格納された電荷がビットラインＢＬ電荷より少ない場合、ビットラインＢＬの電圧レベルは減少する。一方、この場合、相補ビットラインＢＬＢの電圧は同一のレベルを維持する。この場合、ビットラインＢＬと相補ビットラインＢＬＢとの電圧差は△ＶＢＬに示すことができる。
Ｓ１５０で、プリセンシング動作が実行される。すなわち、ＰＲＥＳ信号がハイ状態に遷移され、ビットライン対ＢＬ、ＢＬＢとセンシングビットライン対ＳＡＢＬ、ＳＡＢＬＢとが各々接続される。この場合、ビットラインＢＬとセンシングビットラインＳＡＢＬとの間には電荷共有が発生する。同様に、相補ビットラインＢＬＢと相補センシングビットラインＳＡＢＬＢとの間に電荷共有が発生する。
例えば、ビットラインＢＬ電圧が相補ビットラインＳＡＢＬ電圧より低い場合、センシングビットラインＳＡＢＬの電圧は相補センシングビットラインＳＡＢＬＢの電圧より速く減少する。また、センシングビットラインＳＡＢＬと相補センシングビットラインＳＡＢＬＢとの電圧差はビットラインＢＬと相補ビットラインＢＬＢとの電圧差より大きい。
Ｓ１７０で、センシング動作が実行される。すなわち、ＳＡ１４０が活性化され、センシングビットラインＳＡＢＬ及び相補センシングビットラインＳＡＢＬＢの電圧差を感知して増幅する。
Ｓ１７０で、センシング動作が実行される。すなわち、ＳＡ１４０が活性化され、センシングビットラインＳＡＢＬ及び相補センシングビットラインＳＡＢＬＢの電圧差を感知して増幅する。
本発明の技術的思想による実施形態において、センシングビットラインＳＡＢＬ及び相補センシングビットラインＳＡＢＬＢの電圧差はビットラインＢＬ及び相補ビットラインＢＬＢの電圧差より大きい。したがって、本発明の技術的思想による感知及び等化回路は低いＶＢＬ及びＶＤＤレベルでもセンシング動作を実行することができる。
一方、図２の感知等化回路の場合、センシング動作が実行される場合に、第３または第４ＮＭＯＳトランジスタのうちの１つがターンオフされる。したがって、図２の感知及び等化回路は読み出し動作時の消費電力を減少させることができる。
一方、上述のＶＢＬ電圧レベル及びＶＤＤ電圧レベルは本発明の技術的思想によって多様に定義することができる。例えば、ＶＤＤ電圧レベルは数１のような最大電圧レベルを有することができる。ここで、Ｖｈｔ１，３は第１または第３ＮＭＯＳトランジスタＭＮ１、ＭＮ３のスレッショルド電圧を意味する。Ｖｈｔ２，４は第２または第４ＮＭＯＳトランジスタＭＮ２、ＭＮ４のスレッショルド電圧を意味する。△ＶＢＬはビットライン対ＢＬ、ＢＬＢの間の電圧差を意味する。
一方、上述のＶＢＬ電圧レベル及びＶＤＤ電圧レベルは本発明の技術的思想によって多様に定義することができる。例えば、ＶＤＤ電圧レベルは数１のような最大電圧レベルを有することができる。ここで、Ｖｈｔ１，３は第１または第３ＮＭＯＳトランジスタＭＮ１、ＭＮ３のスレッショルド電圧を意味する。Ｖｈｔ２，４は第２または第４ＮＭＯＳトランジスタＭＮ２、ＭＮ４のスレッショルド電圧を意味する。△ＶＢＬはビットライン対ＢＬ、ＢＬＢの間の電圧差を意味する。
例えば、実験によれば、ＶＤＤは約０．６Ｖであり、ＶＢＬは約０．３Ｖであり、温度は−５５℃の場合に、前記のような読み出し動作及び読み出し動作が正常に実行された。
図８は、本発明の技術的思想の実施形態によるメモリシステム１００を示すブロック図である。図８を参照すれば、本発明の技術的思想の実施形態によるメモリシステム３００はメモリ装置３１０とコントローラ３２０とを含む。
コントローラ３２０はホスト（Ｈｏｓｔ）及びメモリ装置３１０に接続される。コントローラ３２０はメモリ装置３１０から読み出したデータをホストに伝達し、ホストから伝達されるデータをメモリ装置３１０に格納する。
コントローラ３２０はホスト（Ｈｏｓｔ）及びメモリ装置３１０に接続される。コントローラ３２０はメモリ装置３１０から読み出したデータをホストに伝達し、ホストから伝達されるデータをメモリ装置３１０に格納する。
コントローラ３２０はプロセッシングユニット３２１、ホストインターフェース３２２、ＲＡＭ３２３、及びメモリインターフェース３２４のような周知の構成要素を含む。プロセッシングユニット３２１はコントローラ３２０のあらゆる動作を制御する。ホストインターフェース３２２はホストとコントローラ３２０との間のデータ交換を実行するためのプロトコルを含む。例示的に、コントローラ３２０はＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ−ＡＴＡ、Ｐａｒａｌｌｅｌ−ＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）などのような多様なインターフェースプロトコルのうちの１つを通じて外部（ホスト）と通信するように構成される。ＲＡＭ３２３はプロセッシングユニットの動作メモリとして利用される。
本発明の技術的思想による実施形態において、ＲＡＭ３２３は図１の感知及び等化回路１０を含むことができる。メモリインターフェース３２４はメモリ装置３１０とインタフェーシングする。コントローラ３２０はエラー訂正ブロックを追加的に含むことができる。エラー訂正ブロックはメモリ装置３１０から読み出されたデータのエラーを検出して訂正する。
メモリ装置３１０はコントローラ３２０の制御に応答してデータを格納する。本発明の技術的思想の実施形態によるメモリ装置３１０は多様な形態に実現される。例えば、本発明の技術的思想の実施形態によるメモリ装置３１０は、ＳＲＡＭ、ＤＲＡＭ、ＳＤＲＡＭなどのような揮発性メモリ装置及びＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ装置、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭ、ＦＲＡＭなどのような不揮発性メモリ装置に実現可能である。
コントローラ３２０及びメモリ装置３１０は１つの半導体装置に集積することができる。一つの例として、コントローラ３２０及びメモリ装置３１０は１つの半導体装置に集積して、メモリカードを構成する。例えば、コントローラ３２０及びメモリ装置３１０は１つの半導体装置に集積し、ＰＣカード（ＰＣＭＣＩＡ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ／ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などを構成する。
他の例として、コントローラ３２０及びメモリ装置３１０は１つの半導体装置に集積し、半導体ディスク／ドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ／Ｄｒｉｖｅ）を構成する。メモリシステム３００が半導体ディスクＳＳＤとして利用される場合、メモリシステム３００に接続されたホストの動作速度は画期的に改善する。
他の例として、メモリシステム３００はＰＤＡ、ポータブルコンピュータ、ウェッブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、または情報を無線環境で送受信することができる装置に適用される。
図９は、図８のメモリシステム３００を含むコンピューティングシステム２００の実施形態を示すブロック図である。図９を参照すれば、本発明の技術的思想の実施形態によるコンピューティングシステム２００は、中央処理装置２１０と、ＲＡＭ２２０（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と、ユーザインターフェース２３０と、電源２４０と、メモリシステム３００とを含む。
メモリシステム３００はシステムバス２５０を通じて、中央処理装置２１０、ＲＡＭ２２０、ユーザインターフェース２３０、及び電源２４０に電気的に接続される。ユーザインターフェース２３０を通じて提供されるか、または中央処理装置２１０によって処理されたデータはメモリシステム３００に格納される。メモリシステム３００はコントローラ３２０及び不揮発性メモリ装置３１０を含む。
本発明の技術的思想の実施形態によるメモリ装置３１０はコントローラ３２０とメモリシステム３００とを構成してシステムバス２５０に接続されることに限定されない。例えば、本発明の技術的思想の実施形態によるメモリ装置３１０（図８参照）はコンピューティングシステム２００のＲＡＭ２２０として具備されることもある。
本発明の技術的思想の詳細な説明では具体的な実施形態に関して説明したが、本発明の技術的思想の範囲及び技術的思想から逸脱しない限度内で様々な変形が可能であることは自明である。したがって、本発明の技術的思想の範囲は上述の実施形態に限定されず、後述の特許請求範囲だけではなく、この発明の特許請求範囲と均等なものなどによって決められなければならない。
Claims (10)
- 第１等化回路によって第１電圧レベルに等化される第１ビットライン対と、
第２等化回路によって第２電圧レベルに等化される第２ビットライン対と、
前記第１ビットライン対と第２ビットライン対との間に位置し、前記第１ビットライン対と前記第２ビットライン対とを電気的に接続するか、または遮断するプリセンシング及び分離回路と、
前記第２ビットライン対に電気的に接続され、前記第２ビットライン対の電圧差を感知する感知増幅器とを含み、
前記プリセンシング及び分離回路は前記感知増幅器が駆動される間に前記第１ビットライン対及び前記第２ビットライン対の間の接続のうち１つを遮断することを特徴とする半導体メモリ装置。 - 前記プリセンシング及び分離回路は、
前記感知増幅器が駆動される前に前記第１ビットライン対と前記第２ビットライン対とを電気的に接続し、前記感知増幅器が駆動される間に前記第１ビットライン対及び前記第２ビットライン対の間の接続のうち１つを遮断することを特徴とする請求項１に記載の半導体メモリ装置。 - 前記プリセンシング及び分離回路は、
前記第１ビットライン対にカップリングされ、前記第１ビットライン対及び第２ビットライン対を電気的に接続するか、または遮断する第１回路部と、
前記第２ビットライン対にカップリングされ、前記第１ビットライン対及び前記第２ビットライン対を電気的に接続するか、または遮断する第２回路部とを含み、
前記感知増幅器が駆動される前に、前記第１及び第２回路部は前記第１ビットライン対及び前記第２ビットライン対を電気的に接続することを特徴とする請求項１に記載の半導体メモリ装置。 - 前記感知増幅器が駆動される間に、前記第２回路部は前記第１ビットライン対及び前記第２ビットライン対の接続のうち１つを遮断することを特徴とする請求項３に記載の半導体メモリ装置。
- 前記第１ビットライン対及び前記第２ビットライン対の接続のうち前記第２回路部によって遮断されたビットラインはグラウンド電圧レベルであることを特徴とする請求項４に記載の半導体メモリ装置。
- 前記プリセンシング及び分離回路は、
前記第１ビットライン対に接続され、前記第１ビットライン対に前記第２電圧レベルを提供するための第３回路部をさらに含むことを特徴とする請求項３に記載の半導体メモリ装置。 - 修復動作時に、前記第３回路部は前記第１ビットライン対のうち前記第２回路部によって遮断されたビットラインに前記第２電圧レベルを供給することを特徴とする請求項６に記載の半導体メモリ装置。
- ビットライン対の電圧差を感知してデータを読み出す半導体メモリ装置において、
第１等化回路によって第１電圧レベルに等化される第１ビットライン対と、
第２等化回路によって第２電圧レベルに等化される第２ビットライン対と、
前記第１ビットライン対と第２ビットラインとの間に位置し、前記第１ビットライン対と前記第２ビットライン対とを電気的に接続するか、または遮断するプリセンシング及び分離回路と、
前記第２ビットライン対に電気的に接続され、前記第２ビットライン対の電圧差を感知して増幅する感知増幅器とを含み、
前記プリセンシング及び分離回路は、
前記第１ビットライン対のうち第１メインビットラインと第１ノードとの間に接続され、プリセンシング信号に応答して電流通路を形成する第１トランジスタと、
前記第１ビットライン対のうち第１基準ビットラインと第２ノードとの間に接続され、前記プリセンシング信号に応答して電流通路を形成する第２トランジスタと、
前記第２ビットライン対のうち第２メインビットラインと前記第１ノードとの間に接続され、前記第２ビットライン対のうち第２基準ビットライン電圧に応答して電流通路を形成する第３トランジスタと、
前記第２基準ビットラインと前記第２ノードとの間に接続され、前記第２メインビットライン電圧に応答して電流通路を形成する第４トランジスタとを含むことを特徴とする半導体メモリ装置。 - 前記プリセンシング及び分離回路は、
前記第１メインビットラインと第３ノードとの間に接続され、前記第２基準ビットライン電圧に応答して電流通路を形成する第５トランジスタと、
前記第１基準ビットラインと前記第３ノードとの間に接続され、前記第２メインビットライン電圧に応答して電流通路を形成する第６トランジスタとを含むことを特徴とする請求項８に記載の半導体メモリ装置。 - 前記プリセンシング及び分離回路は、
前記第３ノードに接続され、修復信号に応答して前記第２電圧を前記第１メインビットラインまたは前記第１基準ビットラインに供給するための第７トランジスタをさらに含むことを特徴とする請求項９に記載の半導体メモリ装置。
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