KR101432106B1 - 반도체 기억 장치 및 그것의 동작 방법 - Google Patents

반도체 기억 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 기억 장치는 제 1 및 제 2 컬럼 트리들에 연결되는 메모리 셀들, 그리고 메모리 셀들을 읽기 위한 감지 회로를 포함하고, 감지 회로는 상기 제 1 및 제 2 컬럼 트리들 중 읽기 선택된 메모리 셀에 연결된 컬럼 트리를 감지 라인에 전기적으로 연결하고 비선택된 메모리 셀에 연결된 컬럼 트리를 참조 감지 라인에 전기적으로 연결하여 읽기 동작을 수행한다.

Description

반도체 기억 장치 및 그것의 동작 방법{SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 반도체 기억 장치 및 그것의 동작 방법에 관한 것이다.
일본 공개 특허 제 ２００２－８３８６호(이하, 인용 문헌 1이라 칭함)에 기재되어 있는 바와 같이, 불휘발성 반도체 메모리에서 메모리 어레이를 구성하는 복수의 비트 라인 중 하나는 메인 비트 라인 중 하나에 선택적으로 접속되며, 복수의 메인 비트 라인중 하나는 데이터 라인 중 하나에 선택적으로 접속된다. 또한, 감지 회로를 구성하는 차동 증폭기의 감지 신호 입력단은 데이터 라인에 접속되는 감지 라인과 접속되고, 참조 신호 입력단은 참조 감지 라인에 각각 접속되어 메모리 셀로부터 읽어지는 데이터를 확정한다.
감지 회로를 구성하는 차동 증폭기에서, 읽기 속도 및 노이즈에 대한 내성의 관점에서, 참조 감지 라인의 용량을 감지 라인의 용량에 정확하게 맞추는 것이 어려우며, 용량이 배치되는 장소가 다르기 때문에 노이즈에 약해지며, 면적적인 단점이 발생되는 등의 문제가 있다.
이와 같은 문제를 해결하기 위하여, 인용 문헌 1에서는 제 1 및 제 2 메모리 셀이 배치된 메모리 어레이와 제 1 및 제 2 메모리 셀의 데이터가 전달되는 배선 그룹을 포함하는 제 1 및 제 2 컬럼 트리를 제공하며, 제 1 메모리 셀이 선택되면 제 1 컬럼 트리측을 차동 증폭기의 감지 신호 입력단에 결합시키고, 제 2 컬럼 트리측을 참조 신호 입력단에 결합시켜, 용량 밸런스를 획득하는 구성이 기재되어 있다.
도 2는 차동 증폭기의 입력단의 용량 밸런스를 획득하는 메모리 어레이 구성을 보여주는 메모리 블록도이다. 도 2를 참조하면, 제 1 컬럼 트리는 제 1 메모리 셀의 데이터가 전달되는 배선 그룹으로서, 제 1 중간 데이터 라인(IDL01), 메인 비트 라인(MBL0-01, MBL1-01), 그리고 비트 라인(Bi:BL0, Bi:BL1, Bi:BL4, Bi:BL5, Bj:BL0, Bj:BL1, Bj:BL4, Bj:BL5)을 포함한다. 비트 라인(BL)에 메모리 셀(미도시)이 접속된다. Bi, Bj는 블록을 나타낸다.
제 2 컬럼 트리는 다른 메모리 셀의 데이터가 전달되는 배선 그룹으로서, 제 2 중간 데이터 라인(IDL23), 메인 비트 라인(MBL0-23, MBL1-23), 그리고 비트 라인(Bi:BL2, Bi:BL3, Bi:BL6, Bi:BL7, Bj:BL2, Bj:BL3, Bj:BL6, Bj:BL7)을 포함한다. 제 1 컬럼 트리의 경우와 마찬가지로, 비트 라인(BL)에 메모리 셀이 접속된다.
제 1 컬럼 트리 내의 메모리 셀이 읽어지는 때에, 컬럼 변환 게이트(0101)는 제 1 컬럼 변환 신호(SW01)에 응답하여 제 1 컬럼 트리를 데이터 라인(DL)에 결합시키며, 제 2 컬럼 트리를 참조 데이터 라인(RDL)에 결합시킨다. 또한, 제 2 컬럼 트리 내의 메모리 셀이 읽어지는 때에, 컬럼 변환 게이트(0101)는 제 2 컬럼 변환 신호(SW23)에 응답하여 제 2 컬럼 트리를 데이터 라인(DL)에 결합시키며, 제 1 컬 럼 트리를 참조 데이터 라인(RDL)에 결합시킨다.
데이터 라인(DL)은 감지 회로 내의 차동 증폭기의 감지 신호 입력단측에 결합되며, 참조 데이터 라인(RDL)은 참조 신호 입력단측에 결합된다. 감지 회로에서 대해서는 이하에서 설명된다. 이와 같이, 제 1 및 제 2 컬럼 트리 중에서, 읽기 선택된 메모리 셀을 포함하는 컬럼 트리가 데이터 라인(DL)에 결합되고, 비선택 컬럼 트리가 참조 데이터 라인(RDL)에 결합된다. 제 1 및 제 2 컬럼 트리의 구성은 동일하므로, 트리의 용량은 동일하다. 즉, 데이터 라인(DL)에 부가되는 용량과 참조 데이터 라인(RDL)에 부가되는 용량을 동일하게 하는 것이 가능하다.
도 3은 감지 증폭기 회로를 나타내는 회로도이다. 도 3을 참조하면, 감지 증폭기 회로(200)는 도 2의 데이터 라인(DL) 및 참조 데이터 라인(RDL)에 접속되어 읽어진 데이터를 확정하는 회로이다. 감지 증폭기 회로(200)는 데이터 라인(DL)의 전위가 소정의 전압을 초과하지 않도록 소정의 바이어스를 인가하여 제어하는 분리회로(50-2), 감지 라인(SA)과 데이터 라인(DL)과 참조 감지 라인(RSA)과 참조 데이터 라인(RDL)의 부하로 동작하는 부하 회로(30-2), 감지 라인(SA) 및 참조 감지 라인(RSA) 사이의 미세한 전위차를 증폭함으로써 읽어진 데이터를 확정하는 차동 증폭기(20), 그리고 차동 증폭기(20)에서 확정된 데이터를 임시로 저장하는 출력 버퍼 회로(10)를 포함한다.
분리 회로(50-2)의 분리 NMOS 트랜지스터(51, 52)의 게이트는 모두 바이어스 라인(BIAS)에 접속되며, NMOS 트랜지스터(51)의 소스는 참조 데이터 라인(RDL)에, NMOS 트랜지트서(52)의 소스는 데이터 라인(DL)에 각각 접속된다. 또한, NMOS 트랜 지스터(51)의 소스는 NMOS 트랜지스터(56)의 드레인과 접속되며, NMOS 트랜지스터(56)의 소스는 접지되며, NMOS 트랜지스터(56)의 게이트는 기준 전위 신호 라인(VREF)에 접속된다. 분리 회로(50-2)는 등화(equalizing)를 위한 NMOS 트랜지스터(54)를 포함하고, 그것의 양단은 용량 밸런스를 위한 NMOS 트랜지스터(53, 55)에 각각 접속되며, 게이트는 등화 신호 라인(EQ)에 접속된다. 용량 밸런스를 위한 NMOS 트랜지스터(53, 55)의 각 소스, 드레인은 쇼트되어 참조 데이터 라인(RDL) 및 데이터 라인(DL)에 각각 접속된다. 참조 데이터 라인(RDL)에 참조 전류원(미도시)이 접속된다.
부하회로(30-2)의 부하를 구성하는 PMOS 트랜지스터(35~38)에서, PMOS 트랜지스터(35)의 소스는 전원 라인(VCC)에 접속되며, 게이트 및 드레인은 PMOS 트랜지스터(36)의 소스에 접속된다. PMOS 트랜지스터(36)의 게이트는 부하 인에이블 신호(LOADEN)에 접속되며, 드레인은 분리 NMOS 트랜지스터(51)의 드레인에 접속된다. 마찬가지로, PMOS 트랜지스터(37)의 소스는 전원 라인(VCC)에 접속되며, 게이트 및 드레인은 PMOS 트랜지스터(38)의 소스에 접속된다. PMOS 트랜지스터(38)의 게이트는 부하 인에이블 신호 라인(LOADEN)에 접속되며, 드레인은 분리 NMOS 트랜지스터(52)의 게이트에 접속된다.
PMOS 트랜지스터(31)의 소스 및 PMOS 트랜지스터(36)의 소스는 전원 라인(VCC)에 접속되며, 각각의 게이트는 인에이블 반전 신호 라인(nEN)에 접속된다. PMOS 트랜지스터(31)의 드레인은 PMOS 트랜지스터(32)의 소스에, PMOS 트랜지스터(33)의 드레인은 PMOS 트랜지스터(34)의 소스에 접속된다. PMOS 트랜지 스터(32) 및 PMOS 트랜지스터(34)의 게이트는 PMOS 트랜지스터(32)의 드레인에 접속되어 미러 회로를 구성하며, 분리 NMOS 트랜지스터(51)의 드래인측에 접속된다. PMOS 트랜지스터(34)의 드레인은 분리 NMOS 트랜지스터(52)의 드레인측에 접속된다.
부하 회로(30-2)는 등화 PMOS 트랜지스터(40)를 포함하고, 등화 PMOS 트랜지스터(40)의 양단은 용량 밸런스 PMOS 트랜지스터(39, 41)에 각각 접속되며, 게이트는 등화 반전 신호 라인(nEQ)에 접속된다. 용량 밸런스 PMOS 트랜지스터(39, 41)의 각 소스 및 드레인은 쇼트되어 분리 NMOS 트랜지스터(51, 52)의 드레인측에 접속된다. 부하 회로(30-2)는 용량 밸런스 PMOS 트랜지스터(42~44)를 포함하고, 용량 밸런스 PMOS 트랜지스터(42, 43)의 각 소스 및 드레인은 쇼트되어 PMOS 트랜지스터(36)의 드레인 및 NMOS 트랜지스터(51)의 드레인의 사이 그리고 PMOS 트랜지스터(38)의 드레인 및 NMOS 트랜지스터(52)의 드레인의 사이에 각각 접속되며, 각각의 게이트는 PMOS 트랜지스터(38)의 드레인에 접속된다. 마찬가지로, PMOS 트랜지스터(44)의 소스 및 드레인은 쇼트되어 전원 라인(VCC)에 접속되며, 게이트는 PMOS 트랜지스터(42, 43)의 접속 노드에 접속된다.
차동 증폭기(20)의 PMOS 트랜지스터(21)의 소스는 전원 라인(VCC)에 접속되며, 게이트는 인에이블 반전 신호 라인(nEN)에 접속된다. PMOS 트랜지스터(22, 24)의 소스는 모두 PMOS 트랜지스터(21)의 드레인에 접속되며, 게이트는 NMOS 트랜지스터(23, 25)의 드레인에 각각 접속된다. PMOS 트랜지스터(22, 24)의 게이트는 각각 감지 라인(SA) 및 참조 감지 라인(RSA)을 통해 PMOS 트랜지스터(38, 36)의 드래 인에 접속된다. NMOS 트랜지스터(23, 25)의 소스는 접지되며, 각각의 게이트는 NMOS 트랜지스터(25)의 드레인에 접속되어 미러 회로를 구성한다. 등화 NMOS 트랜지스터(26)의 양단은 PMOS 트랜지스터(22, 24)의 드레인에 각각 접속되며, 게이트는 등화 신호 라인(EQ)에 접속된다.
출력 버퍼 회로(10)의 인버터(11)의 입력단은 PMOS 트랜지스터(22)의 드레인 및 NMOS 트랜지스터(23)의 드레인의 접속 노드에 접속되며, 출력단은 출력 신호 라인(nSAOUT)에 접속된다.
이하에서, 읽기 동작에 대하여 설명된다. 도 2를 참조하면, 제 1 컬럼 선택 디코더(0102)는 컬럼 선택 내부 어드레스 신호를 디코딩하여, 복수의 제 1 컬럼 선택 신호(Bi:H0~Bi:H3, Bj:H0~Bj:H3) 중 하나를 선택하여 활성화한다. 이것에 의해, 제 1 컬럼 게이트(0103-Bi:0, 0103-Bj:1) 중 하나의 게이트가 온 되어, 비트 라인(Bi:BL0~Bi:BL3, Bj:BL0~Bj:BL3) 중 하나가 메인 비트 라인(MBL0-01, MBL0-23)에 접속된다. 동시에, 제 1 컬럼 게이트(0103-Bi:1, 0103-Bj:1) 중 하나의 게이트가 온 되어, 비트 라인(Bi:BL4~Bi:BL7, Bj:BL4~Bj:BL7) 중 하나가 메인 비트 라인(MBL1-01, MBL1-23)에 접속된다.
제 2 컬럼 선택 디코더(0104)는 컬럼 선택 내부 어드레스 신호를 디코딩하여, 복수의 제 2 컬럼 선택 신호(D0, D1) 중 하나를 선택하여 활성화한다. 이것에 의해, 메인 비트 라인(MBL0-01, MBL1-01) 중 하나가 제 1 중간 데이터 라인(IDL01)에 접속되며, 동시에 메인 비트 라인(MBL0-23, MBL1-23) 중 하나가 제 2 중간 데이터 라인(IDL23)에 접속된다.
컬럼 변환 선택 디코더(0160)는 컬럼 선택 내부 어드레스 신호를 디코딩하여, 제 1 컬럼 변환 신호(SW01, SW23)의 하나를 선택한다.
제 1 컬럼 트리 내의 메모리 셀이 선택된 때에, 변환 신호(SW01)는 하이이며 변환 신호(SW23)는 로우 이다. 이것에 의해, 제 1 중간 데이터 라인(IDL01)이 데이터 라인(DL)에 접속되는 동시에, 제 2 중간 데이터 라인(IDL23)이 참조 데이터 라인(RDL)에 접속된다.
제 2 컬럼 트리 내의 메모리 셀이 선택된 때에, 변환 신호(SW0)는 로우이며 변환 신호(SW23)는 하이가 된다. 이것에 의해, 제 2 중간 데이터 라인(IDL23)이 데이터 라인(DL)에 접속되는 동시에, 제 1 중간 데이터 라인(IDL01)이 참조 데이터 라인(RDL)에 접속된다. 즉, 읽기 선택된 메모리 셀을 포함하는 컬럼 트리가 데이터 라인(DL)에 결합되어 메모리 셀의 데이터 신호가 전달되며, 비선택 컬럼 트리가 참조 데이터 라인(RDL)에 결합되어 용량 밸런스가 획득된다.
도 3을 참조하면, 분리 회로(50-2)의 분리 NMOS 트랜지스터(51)의 소스는 참조 데이터 라인(RDL)에 그리고 분리 NMOS 트랜지스터(52)의 소스는 데이터 라인(DL)에 각각 접속되어, 읽기 데이터 신호를 수신한다. 읽기 데이터 신호의 수신에 앞서, 분리 회로(50-2), 부하 회로(30-2), 그리고 차동 증폭기(20)의 등화 NMOS 트랜지스터(54), 등화 PMOS 트랜지스터(40), 그리고 등화 NMOS 트랜지스터(26)의 게이트는 등화 신호(EQ) 또는 등화 반전 신호(nEQ)를 수신하여, 각각의 노드의 전위를 등전위로 설정한다. 이 경우에, 용량 밸런스 PMOS 트랜지스터(42~44)의 게이트 용량은 미러 회로를 구성하는 PMOS 트랜지스터(32, 34)의 게이 트 용량과 등가가 되도록 설정되며, 부하 회로(30-2)의 배선에 부수하는 용량을 밸런싱한다.
선택된 메모리 셀이 데이터 "1"을 보유하는 온 셀인 경우, 읽기 데이터 신호는 데이터 라인(DL)을 경유하여 감지 라인(SA)에 전달된다. 참조 데이터 라인(RDL)에 접속된 참조 전류원은 온 셀이 흘리는 전류량의 반으로 설정되어 있으므로, 각각의 분리 NMOS 트랜지스터(51, 52)를 통과하는 것에 의해 증폭되어, 부하 회로(30-2)에서 감지 라인(SA)이 로우 레벨 그리고 참조 감지 라인(RSA)이 하이 레벨이 된다. 이 전위차는 차동 증폭기(20)에 의해 증폭되어, 출력 버퍼 회로(10)를 통해 출력 신호 라인(nSAOUT)에 데이터 "1"로서 출력된다.
선택된 메모리 셀이 데이터 "0"을 보유하는 오프 셀인 경우 메모리 셀은 전류를 흘리지 않으므로, 데이터 라인(DL)의 전위는 참조 데이터 라인(RDL)의 전위보다 높아진다. 이러한 전위는 분리 NMOS 트랜지스터(51, 52)를 통과하는 것에 의해 증폭되어, 부하 회로(30-2)에서 감지 라인(SA)은 하이 레벨 그리고 참조 감지 라인(RSA)은 로우 레벨이 된다. 이 전위차는 차동 증폭기(20)에 의해 증폭되어, 출력 버퍼 회로(10)을 통해 출력 신호 라인(nSAOUT)에 데이터 "0"으로서 출력된다.
그런데, 이 구성에서, 컬럼 변환 게이트(0101)는 제 1 및 제 2 컬럼 트리와 감지 회로(200)의 사이마다 배치되므로 컬럼 변환 게이트를 위한 독립된 회로가 필요하며, 그것을 위한 레이아웃 영역 또한 필요하다. 즉, 회로의 증대 및 칩 면적의 증대가 유발되므로, 설계 및 칩의 비용이 증가되는 요인이 된다.
본 발명은 상술한 바와 같은 문제를 해결하기 위한 것으로, 본 발명의 목적은 감지 라인 및 참조 데이터 라인의 용량 밸런스를 최대한 유지하며 변환 회로의 증대 및 칩 면적의 증대를 최소한으로 억제하는 컬럼 변환 기능을 갖는 감지 회로를 포함하는 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 실시 예에 따른 반도체 기억 장치는 제 1 및 제 2 컬럼 트리들에 연결되는 메모리 셀들; 그리고 상기 메모리 셀들을 읽기 위한 감지 회로를 포함하고, 상기 감지 회로는 상기 제 1 및 제 2 컬럼 트리들 중 읽기 선택된 메모리 셀에 연결된 컬럼 트리를 감지 라인에 전기적으로 연결하고 비선택된 메모리 셀에 연결된 컬럼 트리를 참조 감지 라인에 전기적으로 연결하여 읽기 동작을 수행한다.
실시 예로서, 상기 감지 회로는 상기 제 1 및 제 2 컬럼 트리들을 상기 감지 라인 및 상기 참조 감지 라인에 전기적으로 연결함으로써, 상기 감지 라인에 연결되는 용량 및 상기 참조 감지 라인에 연결되는 용량의 밸런스를 조절한다.
실시 예로서, 상기 감지 회로는 제 1 제어 신호에 응답하여 상기 제 1 및 제 2 컬럼 트리들을 상기 감지 라인 및 상기 참조 감지 라인에 각각 전기적으로 연결한다. 상기 감지 회로는 제 2 제어 신호에 응답하여 상기 제 1 및 제 2 컬럼 트리들을 상기 참조 감지 라인 및 상기 감지 라인에 각각 전기적으로 연결한다. 상기 감지 회로는 상기 제 1 및 제 2 제어 신호에 응답하여 상기 감지 회로 내부의 노드들을 등화한다.
제 1 및 제 2 컬럼 트리들에 연결되는 메모리 셀들, 그리고 상기 메모리 셀들을 읽기 위한 감지 회로를 포함하는 본 발명의 실시 예에 따른 반도체 기억 장치의 동작 방법은 제 1 및 제 2 제어 신호에 응답하여 상기 감지 회로 내부의 노드들을 등화하고; 상기 제 1 제어 신호에 응답하여 상기 제 1 및 제 2 컬럼 트리를 상기 감지 회로의 감지 라인 및 참조 감지 라인에 각각 전기적으로 연결하고; 그리고 상기 제 2 제어 신호에 응답하여 상기 제 1 및 제 2 컬럼 트리를 상기 참조 감지 라인 및 상기 감지 라인에 각각 전기적으로 연결한다.
실시 예로서, 상기 제 1 및 제 2 컬럼 트리들 중 읽기 선택된 메모리 셀에 연결된 컬럼 트리가 상기 감지 라인에 전기적으로 연결된다.
실시 예로서, 상기 제 1 및 제 2 컬럼 트리들을 상기 감지 라인 및 상기 참조 감지 라인에 연결함으로써, 상기 감지 라인 및 상기 참조 감지 라인에 각각 연결되는 용량들을 밸런싱한다.
본 발명의 실시 예에 따른 메모리 시스템은 반도체 기억 장치; 그리고 상기 반도체 기억 장치를 제어하기 위한 컨트롤러를 포함하고, 상기 반도체 기억 장치는 제 1 및 제 2 컬럼 트리들에 연결되는 메모리 셀들; 그리고 상기 메모리 셀들을 읽기 위한 감지 회로를 포함하고, 상기 감지 회로는 상기 제 1 및 제 2 컬럼 트리들 중 읽기 선택된 메모리 셀에 연결된 컬럼 트리를 감지 라인에 전기적으로 연결하고 비선택된 메모리 셀에 연결된 컬럼 트리를 참조 감지 라인에 전기적으로 연결하여 읽기 동작을 수행한다.
실시 예로서, 상기 반도체 기억 장치 및 상기 컨트롤러는 하나의 반도체 장 치로 집적된다.
본 발명에 따르면, 감지 회로가 구비하는 컬럼 변환 회로가 등화 회로로 동작하므로, 회로의 증대 및 칩 면적의 증대를 최소한으로 억제하고, 고속으로 노이즈에 강한 읽기 동작이 가능한 반도체 기억 장치를 제공하는 것이 가능하다.
본 발명의 실시 예에 따른 반도체 기억 장치의 실시 예에 대하여 도면을 참조하여 설명된다. 도 1은 본 발명의 실시 예에 따른 감지 회로를 보여주는 회로도이다. 도 1을 참조하면, 감지 회로(100)는 이하에서 설명되는 제 1 및 제 2 컬럼 트리에 접속된 제 1 및 제 2 데이터 라인(DL1, DL2)에 접속되어 읽어진 데이터를 확정하는 회로이다. 감지 회로(100)는 제 1 및 제 2 데이터 라인(DL1, DL2)의 전위가 소정의 전위를 초과하지 않도록 소정의 바이어스를 인가하여 제어하는 분리 회로(50-1), 제 1 데이터 라인(DL1)과 감지 라인(SA)과 제 2 데이터 라인(DL2)과 참조 감지 라인(RSA)의 부하로 동작하는 부하회로(30-1), 감지 라인(SA) 및 참조 감지 라인(RSA) 사이의 미소한 전위차를 증폭하여 읽어진 데이터를 확정하는 차동 증폭기(20), 그리고 차동 증폭기(20)에서 확정된 데이터를 임시로 저장하는 출력 버퍼 회로(10)를 포함한다.
본 발명의 실시 예에서, 도 2에 기재되어 있는 컬럼 변환 게이트(0101)가 존재하지 않으며, 도 2의 컬럼 변환 게이트(0101)와 동일한 기능은 감지 회로에 포함되므로, 참조 데이터 라인(RDL)은 데이터 라인으로서 기능한다. 이것에 의해, 제 1 및 제 2 컬럼 트리는 각각 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 접속된다. 또한, 도 2에서 참조 데이터 라인(RDL)에 접속되어 있는 참조 전류원(미도시)도 감지 회로에 포함된다.
다시 도 1을 참조하면, 분리 회로(50-1)에서, NMOS 트랜지스터(57, 58)의 드레인이 각각 제 2 데이터 라인(DL2) 및 제 1 데이터 라인(DL1)에 접속되며, 소스가 NMOS 트랜지스터(56)의 드레인에 접속되며, NMOS 트랜지스터(57, 58)의 게이트는 기준 반전 신호 라인(nREF) 및 기준 신호 라인(REF)에 접속되어 있으므로 도 3의 분리 회로(50-2)와 상이하다.
부하회로(30-1)는 컬럼 변환 회로(49)를 포함하고, 도 3의 등화 PMOS 트랜지스터(40) 및 용량 밸런스 PMOS 트랜지스터(39, 41)가 존재하지 않는다는 점에서, 도 3의 부하회로(30-2)와 상이하다. 차동증폭기(20) 및 출력 버퍼 회로(10)는 도 3과 동일하므로 상세한 설명은 생략된다.
컬럼 변환 회로(49)에서, 제 1 PMOS 트랜지스터(45) 및 제 2 PMOS 트랜지스터(46)의 일단이 참조 감지 라인(RSA)에 접속되고, 제 3 PMOS 트랜지스터(47) 및 제 4 PMOS 트랜지스터(48)의 일단이 감지 라인(SA)에 접속된다. 제 1 PMOS 트랜지스터(45) 및 제 3 PMOS 트랜지스터(47)의 타단은 제 2 데이터 라인(DL2)과 접속되고, 제 2 PMOS 트랜지스터(46) 및 제 4 PMOS 트랜지스터(48)의 타단은 제 1 데이터 라인(DL1)과 접속된다. 제 1 PMOS 트랜지스터(45) 및 제 4 PMOS 트랜지스터(48)의 게이트는 제 1의 컬럼 변환 신호 라인(SEL1)에 접속되고, 제 2 PMOS 트랜지스터(46) 및 제 3 PMOS 트랜지스터(47)의 게이트는 제 2의 컬럼 변환 신호 라인(SEL2)에 접속된다.
이하에서, 읽기 동작에 대하여 설명된다. 도 1을 참조하면, 분리회로(50-1)의 분리 NMOS 트랜지스터(51, 52)의 소스는 제 2 데이터 라인(DL2) 및 제 1 데이터 라인(DL1)에 각각 접속되어, 읽기 데이터 신호를 수신한다. 읽기 데이터 신호의 수신에 선행하여, 분리회로(50-1) 및 차동증폭기(20)의 등화 NMOS 트랜지스터(54) 및 등화 NMOS 트랜지스터(26)의 게이트는 등화 신호를 수신하여 각각의 노드의 전위를 등전위로 설정한다. 부하회로(30-1)의 등화 동작에서 대해서는 컬럼 변환 회로(49)를 참조하여 설명된다. 용량 밸런스 PMOS 트랜지스터(42-44)의 게이트 용량은 미러 회로를 구성하는 PMOS 트랜지스터(32, 34)의 게이트 용량과 등가로 설정되어, 부하회로(30-1)의 배선에 부수하는 용량을 밸런싱한다.
데이터의 읽기 시에, 컬럼 변환 회로(49)는 제 1 컬럼 트리의 메모리 셀이 선택되면 제 1 컬럼 변환 신호 라인(SEL1)으로부터 로우 레벨의 제 1 컬럼 변환 신호를 수신하고, 제 2 컬럼 변환 신호 라인(SEL2)로부터 하이 레벨의 제 2 컬럼 변환 신호를 수신한다. 이것에 의해, 제 1 PMOS 트랜지스터(45) 및 제 4 PMOS 트랜지스터(48)가 온 되므로, 제 1 데이터 라인(DL1)은 감지 라인(SA)에 그리고 제 2 데이터 라인(DL2)은 참조 감지 라인(RSA)에 각각 접속된다.
제 2 컬럼 트리의 메모리 셀이 선택되면, 컬럼 변환 회로(49)는 제 1 컬럼 변환 신호 라인(SEL1)으로부터 하이 레벨의 제 1 컬럼 변환 신호를 수신하고, 제 2 컬럼 변환 신호 라인(SEL2)으로부터 로우 레벨의 제 2 컬럼 변환 신호를 수신한다. 이것에 의해, 제 2 PMOS 트랜지스터(46) 및 제 3 PMOS 트랜지스터(47)가 온 되므로, 제 1 데이터 라인(DL1)은 참조 감지 라인(SA)에 그리고 제 2 데이터 라인(DL2)은 감지 라인(SA)에 각각 접속된다.
이와 같이, 선택된 메모리 셀이 데이터 "1"을 보유하고 있는지 "0"을 보유하고 있는지에 관계 없이, 선택된 컬럼 트리의 데이터 라인은 항상 감지 라인(SA)에 접속되며, 비선택된 컬럼 트리의 데이터 라인은 참조 감지 라인(RSA)에 접속되므로, 감지 라인(SA) 및 참조 감지 라인(RSA)의 용량 밸런스가 균등하게 유지된다.
따라서, 메모리 셀의 데이터가 "1"인지 또는 "0"인지에 관계없이, 읽기 데이터 신호는 각 데이터 라인(DL1, DL2) 및 분리 NMOS 트랜지스터(51, 52)를 경유하여 감지 라인(SA)에 전달된다. 참조 데이터 라인(RDL)에는 참조 전류원(미도시)이 접속되며, 참조 전류원은 온 셀이 흘리는 전류량의 반으로 설정되어 있으므로, 부하회로(30-1)에 데이터 "1"의 읽기 데이터 신호가 입력되면 감지 라인(SA)가 로우 레벨 그리고 참조 감지 라인(RSA)가 하이 레벨이 된다. 데이터의 읽기 데이터 신호 "0"이 입력되면, 감지 라인(SA)가 하이 레벨 그리고 참조 감지 라인(RSA)가 로우 레벨이 된다. 이 전위차가 차동증폭기(20)에 의해 증폭되어, 출력 버퍼 회로(10)를 통해 출력 신호 라인(nSAOUT)에 데이터 "1" 또는 "0"으로 출력된다.
컬럼 변환 회로(49)의 등화 동작에 시에, 컬럼 변환 회로(49)는 제 1 컬럼 변환 신호 라인(SEL1) 및 제 2 컬럼 변환 신호 라인(SEL2)으로부터 동시에 로우 레벨의 등화 신호를 수신하여, PMOS 트랜지스터(45-48)를 온 한다. 이것에 의해, 부하회로(30-1)의 모든 노드의 전위는 등전위로 설정된다.
상술한 바와 같이, 본 발명에 따르면, 감지 회로의 부하회로가 구비하는 컬럼 변환 회로가 등화회로도 동작하므로, 감지 라인 및 참조 감조 라인의 용량 밸런스를 최대한 유지하는 한편 선택에 필요한 소자의 증가를 회소한으로 억제하는 것이 가능하므로, 회로의 증대 및 칩 면적의 증대를 최소한으로 억제하는 것이 가능하다. 이것에 의해, 고속으로 노이즈에 강한 읽기 동작이 가능한 반도체 기억 장치를 제공하는 것이 가능하다.
요약하면, 본 발명의 실시 예에 따른 반도체 기억 장치는 각각 비트 라인들 및 중간 데이터 라인들을 포함하는 제 1 및 제 2 컬럼 트리들, 제 1 및 제 2 컬럼 트리들에 연결되는 메모리 셀들을 읽기 위한 감지 회로를 포함한다. 감지 회로는 제 1 및 제 2 컬럼 트리들 중 읽기 선택된 메모리 셀에 연결된 컬럼 트리를 감지 라인에 전기적으로 연결하고, 비선택된 메모리 셀에 연결된 컬럼 트리를 참조 감지 라인에 전기적으로 연결하여 읽기 동작을 수행한다. 따라서, 감지 라인에 연결되는 용량 및 참조 감지 라인에 연결되는 용량의 밸런스가 조절된다.
또한, 감지 회로는 제 1 제어 신호에 응답하여 제 1 컬럼 트리를 감지 라인에 전기적으로 연결하고 그리고 제 2 컬럼 트리를 참조 감지 라인에 전기적으로 연결하고, 제 2 제어 신호에 응답하여 제 1 컬럼 트리를 참조 감지 라인에 전기적으로 연결하고 그리고 제 2 컬럼 트리를 감지 라인에 전기적으로 연결하고, 제 1 및 제 2 제어 신호에 응답하여 감지 회로 내부의 노드들을 등화한다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템(100)을 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(100)은 메모리 장 치(110) 및 컨트롤러(120)를 포함한다.
컨트롤러(120)는 호스트(Host) 및 메모리 장치(110)에 연결된다. 컨트롤러(110)는 메모리 장치(120)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 메모리 장치(110)에 저장한다.
컨트롤러(100)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(120)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(120) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(120)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 메모리 장치(110)와 인터페이싱할 것이다. 컨트롤러(120)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 메모리 장치(110)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
메모리 장치(110)는 도 2에 도시된 바와 같이, 메모리 셀에 연결되는 비트 라인들, 비트 라인들에 연결되는 메인 비트 라인들, 그리고 메인 비트 라인들에 연결되는 중간 데이터 라인들로 구성되는 제 1 및 제 2 컬럼 트리를 포함한다. 또한, 제 1 및 제 2 컬럼 트리에 연결되는 메모리 셀들을 읽기 위해, 도 1에 도시되어 있는 감지 회로를 더 포함할 것이다.
컨트롤러(120) 및 메모리 장치(110)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(120) 및 메모리 장치(110)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(120) 및 메모리 장치(110)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.
다른 예로서, 컨트롤러(120) 및 메모리 장치(110)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(100)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(100)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선 환경에서 송수신할 수 있는 장치들에 적용될 것이다.
본 발명의 실시 예에 따른 메모리 장치(110)는 다양한 형태로 구현될 것이다. 예시적으로, 본 발명의 실시 예에 따른 메모리 장치(110)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리 장치, 그리고 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같은 불휘발성 메모리 장치로 구현될 수 있음이 이해될 것이다.
도 5는 도 4의 메모리 시스템(100)을 포함하는 컴퓨팅 시스템(200)의 실시 예를 보여주는 블록도이다. 도 5를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(200)은 중앙 처리 장치(210), 램(220, RAM, Random Access Memory), 사용자 인터페이스(230), 전원(240), 그리고 메모리 시스템(100)을 포함한다.
메모리 시스템(100)은 시스템 버스(250)를 통해, 중앙처리장치(210), 램(220), 사용자 인터페이스(230), 그리고 전원(240)에 전기적으로 연결된다. 사용자 인터페이스(230)를 통해 제공되거나, 중앙 처리 장치(210)에 의해서 처리된 데이터는 메모리 시스템(100)에 저장된다. 메모리 시스템(100)은 컨트롤러(120) 및 불휘발성 메모리 장치(110)를 포함한다.
본 발명의 실시 예에 따른 메모리 장치(110)는 컨트롤러(120)와 메모리 시스템(100)을 구성하여 시스템 버스(250)에 연결되는 것으로 한정되지 않음이 이해될 것이다. 예시적으로, 본 발명의 실시 예에 따른 메모리 장치(110, 도 4 참조)는 컴퓨팅 시스템(200)의 램(220)으로서 구비될 수도 있음이 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 감지 회로를 보여주는 회로도이다.
도 2는 차동 증폭기의 입력단의 용량 밸런스를 획득하는 메모리 어레이의 구성을 보여주는 메모리 블록도이다.
도 3은 감지 증폭기 회로를 나타내는 회로도이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 5는 도 4의 메모리 시스템을 포함하는 컴퓨팅 시스템의 실시 예를 보여주는 블록도이다.

Claims (11)

  1. 제 1 및 제 2 컬럼 트리들에 연결되는 메모리 셀들; 그리고
    상기 메모리 셀들을 읽기 위한 감지 회로를 포함하고,
    상기 감지 회로는 상기 메모리 셀들 중 선택된 메모리 셀의 읽기 동작을 수행하고,
    상기 감지 회로는 상기 제 1 및 제 2 컬럼 트리들 중 읽기 선택된 메모리 셀에 연결된 컬럼 트리를 감지 라인에 전기적으로 연결하고 비선택된 메모리 셀에 연결된 컬럼 트리를 참조 감지 라인에 전기적으로 연결하여 읽기 동작을 수행하고,
    상기 감지 회로는 제 1 제어 신호에 응답하여 상기 제 1 및 제 2 컬럼 트리들을 상기 감지 라인 및 상기 참조 감지 라인에 각각 전기적으로 연결하고,
    상기 감지 회로는 제 2 제어 신호에 응답하여 상기 제 1 및 제 2 컬럼 트리들을 상기 참조 감지 라인 및 상기 감지 라인에 각각 전기적으로 연결하고,
    상기 감지 회로는 상기 제 1 및 제 2 제어 신호에 응답하여 상기 감지 회로 내부의 노드들을 등화하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 감지 회로는 상기 제 1 및 제 2 컬럼 트리들을 상기 감지 라인 및 상기 참조 감지 라인에 전기적으로 연결함으로써, 상기 감지 라인에 연결되는 용량 및 상기 참조 감지 라인에 연결되는 용량의 밸런스를 조절하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 감지 회로는 미리 정해진 바이어스를 인가하여, 상기 제 1 및 제 2 컬럼 트리들에 각각 연결된 제 1 및 제 2 데이터 라인들의 전위가 소정의 전위를 초과하지 않도록 소정의 바이어스를 인가하는 분리 회로를 포함하는 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 분리 회로는 기준 반전 신호 라인 및 기준 신호 라인에 연결되는 반도체 기억 장치.
  5. 삭제
  6. 제 1 및 제 2 컬럼 트리들에 연결되는 메모리 셀들, 그리고 상기 메모리 셀들을 읽기 위한 감지 회로를 포함하는 반도체 기억 장치의 동작 방법에 있어서:
    제 1 및 제 2 제어 신호에 응답하여 상기 감지 회로 내부의 노드들을 등화하고;
    상기 제 1 제어 신호에 응답하여 상기 제 1 및 제 2 컬럼 트리를 상기 감지 회로의 감지 라인 및 참조 감지 라인에 각각 전기적으로 연결하고; 그리고
    상기 제 2 제어 신호에 응답하여 상기 제 1 및 제 2 컬럼 트리를 상기 참조 감지 라인 및 상기 감지 라인에 각각 전기적으로 연결하는 동작 방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 컬럼 트리들 중 읽기 선택된 메모리 셀에 연결된 컬럼 트리가 상기 감지 라인에 전기적으로 연결되는 동작 방법.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 컬럼 트리들을 상기 감지 라인 및 상기 참조 감지 라인에 연결함으로써, 상기 감지 라인 및 상기 참조 감지 라인에 각각 연결되는 용량들을 밸런싱하는 동작 방법.
  9. 반도체 기억 장치; 그리고
    상기 반도체 기억 장치를 제어하기 위한 컨트롤러를 포함하고,
    상기 반도체 기억 장치는
    제 1 및 제 2 컬럼 트리들에 연결되는 메모리 셀들; 그리고
    상기 메모리 셀들을 읽기 위한 감지 회로를 포함하고,
    상기 감지 회로는 상기 메모리 셀들 중 선택된 메모리 셀의 읽기 동작을 수행하고,
    상기 감지 회로는 상기 제 1 및 제 2 컬럼 트리들 중 읽기 선택된 메모리 셀에 연결된 컬럼 트리를 감지 라인에 전기적으로 연결하고 비선택된 메모리 셀에 연결된 컬럼 트리를 참조 감지 라인에 전기적으로 연결하여 읽기 동작을 수행하고,
    상기 감지 회로는 제 1 제어 신호에 응답하여 상기 제 1 및 제 2 컬럼 트리들을 상기 감지 라인 및 상기 참조 감지 라인에 각각 전기적으로 연결하고,
    상기 감지 회로는 제 2 제어 신호에 응답하여 상기 제 1 및 제 2 컬럼 트리들을 상기 참조 감지 라인 및 상기 감지 라인에 각각 전기적으로 연결하고,
    상기 감지 회로는 상기 제 1 및 제 2 제어 신호에 응답하여 상기 감지 회로 내부의 노드들을 등화하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 반도체 기억 장치 및 상기 컨트롤러는 하나의 반도체 장치로 집적되는 메모리 시스템.
  11. 제 9 항에 있어서,
    상기 감지 회로는 미리 정해진 바이어스를 인가하여, 상기 제 1 및 제 2 컬럼 트리들에 각각 연결된 제 1 및 제 2 데이터 라인들의 전위가 소정의 전위를 초과하지 않도록 소정의 바이어스를 인가하는 분리 회로를 포함하는 메모리 시스템.
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