KR20170124331A - 감지 증폭기 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

단일 종단 감지 증폭기 및 이를 포함하는 메모리 장치가 개시된다. 본 개시의 실시 예에 따른 메모리 셀의 데이터를 감지 증폭하는 감지 증폭기는, 상기 메모리 셀에 연결되고 센싱 전압을 제공하는 데이터 라인, 및 기준 전압을 제공하는 기준 라인을 전원 전압으로 프리차지하는 프리차지부, 기준 전류를 기초로 상기 기준 라인을 방전시킴으로써 상기 기준 전압을 생성하고, 상기 메모리 셀의 데이터에 기초하여 상기 기준 전류의 양을 조절하는 기준 전압 생성 회로 및 상기 센싱 전압과 상기 기준 전압을 비교하여 비교 결과를 상기 메모리 셀의 데이터로서 출력하는 비교기를 포함할 수 있다.

Description

감지 증폭기 및 이를 포함하는 메모리 장치{Sense amplifier and a memory device comprising thereof}
본 개시의 기술적 사상은 메모리 장치에 관한것으로서, 구체적으로 단일 종단 감지 증폭기 및 이를 포함하는 메모리 장치에 관한 것이다.
반도체 메모리 장치는 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 분류될 수 있다. 불휘발성 반도체 메모리 장치로서 플래시 메모리 장치나 ReRAM, PRAM 및 MRAM 등의 저항성 메모리 장치가 예시될 수 있다. 감지 증폭기는 메모리 장치의 메모리 셀에 저장된 약한 레벨의 디지털 데이터, 즉 위크 디지털 데이터를 감지 증폭하여 높은 레벨의 디지털 데이터로 변환한다. 단일 종단 감지 증폭기는 두개의 입력 단자 중 하나로 입력되는 비트 라인의 전압, 즉 센싱 전압을 다른 입력 단자로 수신되는 기준 전압과 비교하여 비교 결과를 메모리 셀의 데이터로서 출력할 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 독출 동작시, 저전압 구동 동작을 수행할 수 있는 감지 증폭기 및 이를 구비하는 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시 예에 따른 메모리 셀의 데이터를 감지 증폭하는 감지 증폭기는, 상기 메모리 셀에 연결되고 센싱 전압을 제공하는 데이터 라인, 및 기준 전압을 제공하는 기준 라인을 전원 전압으로 프리차지하는 프리차지부, 기준 전류를 기초로 상기 기준 라인을 방전시킴으로써 상기 기준 전압을 생성하고, 상기 메모리 셀의 데이터에 기초하여 상기 기준 전류의 양을 조절하는 기준 전압 생성 회로 및 상기 센싱 전압과 상기 기준 전압을 비교하여 비교 결과를 상기 메모리 셀의 데이터로서 출력하는 비교기를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 다른 실시 예에 따른 메모리 장치는, 선택적으로 데이터 라인에 연결되고, 독출 동작시, 저장된 데이터에 따라 상기 데이터 라인으로부터 셀 전류를 방전시키는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 슈도 데이터 라인에 연결되고, 상기 셀 전류와 동일한 양의 전류를 상기 슈도 데이터 라인으로부터 방전시키는 부하 트랜지스터 및 상기 슈도 데이터 라인으로부터 출력되는 슈도 센싱 전압을 기초로, 기준 전압을 생성하고, 상기 데이터 라인으로부터 출력되는 센싱 전압과 상기 기준 전압을 비교하여, 비교 결과를 상기 저장된 데이터로서 출력하는 감지 증폭기를 포함할 수 있다.
본 개시의 기술적 사상에 따른 감지 증폭기는 메모리 셀의 데이터에 따라, 데이터 라인으로부터 출력되는 센싱 전압과 전압 차이가 크도록 기준 전압을 생성함에 따라 감지 증폭기의 센싱 마진이 향상될 수 있다. 또한 감지 증폭기의 센싱 마진이 향상됨에 따라 감지 증폭기 및 이를 포함하는 메모리 장치는 저전압으로 동작할 수 있다.
본 개시의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 감지 증폭기를 나타내는 블록도이다.
도 3은 도 2의 감지 증폭기를 보다 상세하게 나타내는 회로도이다.
도 4는 본 개시의 일 실시예에 따른 바이어스 회로를 나타내는 회로도이다.
도 5는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 6은 비교예에 따른 감지 증폭기의 동작 파형을 나타내는 그래프이다.
도 7은 본 개시의 일 실시예에 따른 감지 증폭기의 동작 파형을 나타내는 그래프이다.
도 8은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 9는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 10은 본 개시의 일 실시예에 따른 메모리 블록의 일 구현예를 나타내는 회로도이다.
도 11은 도 10의 회로도에 따른 메모리 블록을 나타내는 사시도이다.
도 12는 본 개시의 일 실시예에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 13은 본 개시의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14는 본 개시의 일 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
도 15는 본 개시의 일 실시예에 따른 UFS(uiversal flash storage)를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(11), 제어 로직(12), 로우 디코더(13), 칼럼 디코더(14), 기입/독출 회로(15) 및 입출력 버퍼(16)를 포함할 수 있다. 실시예에 따라, 상기 메모리 장치(10)는 DRAM, SRAM 등의 휘발성 메모리일 수 있다. 또는 상기 메모리 장치(10)는 플래시 메모리 장치, MRAM(magnetic RAM), ReRAM(resistive RAM), PRAM(phase change RAM) 및 FRAM 등을 포함하는 불휘발성 메모리일 수 있다. 일 실시예에 따라, 상기 메모리 장치(10)는 단일 종단 감지 증폭기 회로(single ended sense amplification circuit)를 구비하는 다양한 메모리 장치가 적용될 수 있다. 이하에서는, 메모리 장치(10)의 동작 예를 설명함에 있어서, 상기 메모리 장치(10)가 불휘발성 메모리 장치인 것으로 가정된다.
메모리 셀 어레이(11)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL)을 통해 로우 디코더(13)에 연결될 수 있다. 또한, 메모리 셀 어레이(11)는 비트 라인들(BL)을 통해서 칼럼 디코더(14)에 연결될 수 있다. 메모리 셀 어레이(11)는 복수의 메모리 셀들을 포함하는 복수의 셀 블록을 포함할 수 있다.
일 실시예에서, 메모리 셀 어레이(11)는 3차원 (3D) 메모리 셀 어레이일 수 있다. 3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다. 상기 3D 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 셀 스트링들을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 다른 실시예에 있어서, 메모리 셀 어레이(11)는 2차원 메모리 셀 어레이일 수 있다.
메모리 셀 어레이(11)에 포함되는 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC) 또는 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 예를 들어, 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또 다른 예로서, 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(11)에 포함되는 일부 메모리 셀들은 싱글 레벨 셀(single level cell, SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 예컨대, 메모리 셀 어레이(11)에 포함되는 일부 셀 블록은 실글 레벨 셀들을 포함하고 다른 일부 셀 블록은 멀티 레벨 셀들을 포함할 수 있다.
제어 로직(12)은 외부(예컨대 메모리 컨트롤러)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(11)에 데이터를 기입하거나 메모리 셀 어레이(11)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(12)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(12)에서 출력된 각종 제어 신호는 로우 디코더(13), 칼럼 디코더(14), 기입/독출 회로(15)에 제공될 수 있다. 구체적으로, 제어 로직(12)은 로우 디코더(13)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 칼럼 디코더(14)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 또한, 기입/독출 회로(15)에 기입/독출 제어 신호(CTRL_RW)를 제공할 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 제어 로직(12)은 입출력 버퍼(16) 및 도시되지 않은 다른 구성들에 다른 제어 신호들을 더 제공할 수 있다.
로우 디코더(13)는 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 로우 디코더(13)는 워드 라인 전압을 전달할 수 있다. 프로그램 동작시, 로우 디코더(13)는 선택된 워드라인에 프로그램 전압과 검증 전압을, 비선택된 워드 라인(Unselected WL)에는 프로그램 인히빗 전압을 인가할 수 있다. 예컨대 독출 동작시, 로우 디코더(13)는 선택 워드 라인에는 독출 전압을, 비선택된 워드 라인에는 독출 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(13)는 로우 어드레스(X-ARRD)에 응답하여 메모리 셀 어레이(11)에 포함되는 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.
칼럼 디코더(14)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 칼럼 디코더(14)에 의해 선택된 비트 라인들은 데이터 라인들(DL)을 통해 기입/독출 회로(15)에 연결될 수 있다.
기입/독출 회로(15)는 메모리 셀 어레이(11)에 데이터(DATA)를 기입하거나, 메모리 셀 어레이(11)로부터 데이터(DATA)를 독출할 수 있다. 기입/독출 회로(15)는 입출력 버퍼(16)로부터 제공되는 데이터(DATA)를 메모리 셀 어레이(11)에 기입하거나, 독출된 데이터(DATA)를 입출력 버퍼(16)에 전송할 수 있다. 기입/독출 회로(15)는 기입 드라이버(WD) 및 감지 증폭기(SA)를 포함할 수 있다.
기입 드라이버(WD)는 로우 디코더(13) 및 칼럼 디코더(14)에 의하여 선택된 메모리 셀들에 데이터(DATA)를 기입할 수 있다.
감지 증폭기(SA)는 선택된 메모리 셀들에 저장된 데이터(DATA)를 독출할 수 있다. 감지 증폭기(SA)는 선택된 메모리 셀이 연결된 비트 라인(BL)(또는 상기 비트 라인이 연결된 데이터 라인)의 신호를 증폭하는 증폭기를 포함할 수 있다.
차동 감지 증폭기의 경우, 증폭기의 2 개의 입력 단자는 2 개의 비트 라인들에 연결되며, 하나의 비트 라인은 독출된 데이터를 제공하는 반면, 다른 비트 라인은 기준 전압 생성을 위해 사용된다. 그러나, 단일 종단 감지 증폭기의 경우, 증폭기의 2개의 입력 단자 중 하나는 비트 라인에 연결되고, 다른 입력 단자는 비트 라인이 아닌 다른 구성으로부터 생성되는 기준 전압이 인가될 수 있다.
본 개시의 실시예에 따른 메모리 장치(10)에는 단일 종단 감지 증폭기(Single ended sense amplifier)가 적용될 수 있다. 본 개시의 실시예에 따른 감지 증폭기(SA)는 메모리 셀의 데이터에 적응적으로 기준 전압을 생성할 수 있다. 감지 증폭기(SA)는 비트 라인의 전압과 실질적으로 동일한 전압을 기초로 데이터 값에 관계없이 비트 라인의 전압과 기준 전압의 전압 레벨이 소정 레벨 이상 유지될 수 있도록 하는 기준 전압을 생성할 수 있다. 예컨대, 데이터에 따라 비트 라인의 전압이 낮으면 상대적으로 더 높은 레벨의 기준 전압을 생성하고, 비트 라인의 전압이 높으면 상대적으로 더 낮은 레벨의 기준 전압을 생성할 수 있다. 이에 따라, 데이터에 관계없이 일정한 레벨의 기준 전압이 제공되는 경우보다, 기준 전압과 비트 라인의 전압 차이가 증가되어 감지 증폭기(SA)의 센싱 마진이 향상될 수 있으며, 감지 증폭기(SA) 및 메모리 장치(10)가 저전압으로 동작 할 수 있다. 본 개시의 실시예에 따른 감지 증폭기(SA)에 대해서 이하, 도 2 내지 도 9를 참조하여 보다 상세하게 설명하기로 한다.
입출력 버퍼(16)는 외부, 예컨대 메모리 컨트롤러로부터 데이터(DATA)를 수신하고 수신된 데이터를 기입/독출 회로(15)에 전달할 수 있다. 또한 입출력 버퍼(16)는 기입/독출 회로(15)로부터 제공되는 독출 데이터(DATA)를 외부로 출력할 수 있다.
도 2는 본 개시의 일 실시예에 따른 감지 증폭기를 나타내는 블록도이다. 설명의 편의를 위하여, 감지 증폭기(100)에 연결되는 메모리 셀들 및 트랜지스터들을 함께 도시하기로 한다.
도 2를 참조하면, 감지 증폭기(100)는 두 개의 입력 단자를 갖는 증폭기(110), 프리차지부(120), 바이어스 회로(130) 및 방전 회로(140)를 포함할 수 있다. 바이어스 회로(130) 및 방전 회로(140)는 기준 전압 생성 회로로 통칭될 수 있다.
증폭기(110)는 센싱 전압(Vsen)과 기준 전압(Vref)을 수신하고, 센싱 전압(Vsen)과 기준 전압(Verf)을 비교하고, 센싱 전압(Vsen)과 기준 전압(Verf)의 전압 차이를 증폭하여 출력할 수 있다. 센싱 전압(Vsen)은 감지하고자 하는 데이터 라인(DL)의 전압, 다시 말해 센싱 노드(SN)의 전압이며, 기준 전압(Vref)은 비교대상이 되는 기준 라인(RL)의 전압, 다시 말해 기준 노드(RN)의 전압이다. 일 실시예에 있어서, 증폭기(110)는 비교기로 구현될 수 있다.
프리차지부(120)는 데이터 라인(DL), 기준 라인(RL) 및 슈도 데이터 라인(Psuedo data line)(PDL)을 전원 전압으로 프리차지할 수 있다. 데이터 독출 시, 프리차지부(120)가 데이터 라인(DL) 및 기준 라인(RL)을 프리차지 함에따라, 데이터 라인(DL) 및 기준 라인(RL)에는 전원 전압이 인가될 수 있다.
방전 회로(140)는 기준 라인(RL)에 연결되어, 기준 라인(RL)으로부터 기준 전류(Iref)를 방전시킬 수 있다. 이에 따라, 기준 전압(Vref)이 낮아질 수 있다. 예컨대 기준 전압(Vref)은 전원 전압의 전압 레벨로부터 접지 전압에 근접한 전압 레벨까지 낮아질 수 있다.
바이어스 회로(130)는 방전 회로(140)에 바이어스 전압(VB)을 제공할 수 있다. 방전 회로(140)는 바이어스 전압(VB)을 기초로, 기준 전류(Iref)를 생성할 수 있다. 바이어스 회로(130)는 슈도 데이터 라인(PDL)을 통해 출력되는 슈도 센싱 전압(Vpsen), 다시 말해 슈도 센싱 노드(PSN)의 전압을 기초로 바이어스 전압(VB)을 생성할 수 있다. 슈도 센싱 전압(Vpsen)은 센싱 전압(Vsen)과 실질적으로 동일할 수 있으며, 센싱 전압(Vsen)은 메모리 셀(MC)에 저장된 데이터에 따라 달라질 수 있다. 따라서, 기준 전류(Iref) 및 이에 따른 기준 전압(Vref)은 메모리 셀(MC)에 저장된 데이터에 따라 적응적으로 변화될 수 있다.
선택 라인(SL)에 선택 전압이 인가되어, 선택 트랜지스터(ST)가 턴온되고, 메모리 셀(MC)이 데이터 라인(DL)에 연결될 수 있다. 실질적으로, 메모리 셀(MC)은 비트 라인을 통해 데이터 라인(DL)에 연결될 수 있다. 메모리 셀(MC)을 통해 셀 전류(Iref)가 방전됨에 따라 센싱 전압(Vref)이 낮아질 수 있다. 이때, 메모리 셀(MC)에 저장된 데이터, 예컨대 0 또는 1에 따라 메모리 셀(MC)을 통해 방전되는 셀 전류(Icell)의 전류량이 다르다. 예를 들어, 상기 데이터가 1일 때의 셀 전류(Icell)가 데이터가 0일때의 셀 전류(Icell)보다 클 수 있다. 실시예에 있어서 데이터가 0일때는 매우 적은 양의 셀 전류(Icell)가 흐르거나 또는 셀 전류(Icell)가 흐르지 않을 수 있다. 따라서, 상기 데이터에 따라 센싱 전압(Vsen)의 전압 하강 기울기가 다를 수 있다.
데이터 독출 동작 시, 프리차지부(120)가 데이터 라인(DL) 및 기준 라인(RL)을 전원 전압으로 프리차지한 이후, 전술한 바와 같이 방전 회로(140) 및 메모리 셀(MC)이 각각 기준 라인(RN) 및 데이터 라인(DL)을 방전시킬 수 있으며, 셀 전류(Icell) 및 기준 전류(Iref)의 전류량이 다를 수 있다. 이때, 메모리 셀(MC)에 저장된 데이터에 따라, 셀 전류(Icell) 및 기준 전류(Iref)의 상대적인 전류량이 달라질 수 있다. 예컨대, 데이터가 1일 때, 셀 전류(Icell)가 기준 전류(Iref)보다 많고, 데이터가 0일 때, 셀 전류(Icell)가 기준 전류(Iref)보다 적을 수 있다. 이에 따라, 데이터가 1일 때, 센싱 전압(Vsen)이 기준 전압(Vref)보다 낮고, 데이터가 0일 때, 센싱 전압(Vsen)이 기준 전압(Vref)보다 높을 수 있다.
증폭기(110)는 센싱 전압(Vsen)을 기준 전압(Vref)과 비교한 결과를 메모리 셀(MC)의 독출 데이터(DOUT)로서 출력할 수 있다. 메모리 셀(MC)에 저장된 데이터가 1일 때, 센싱 전압(Vsen)이 기준 전압(Vref)보다 낮으므로, 증폭기(110)는 1을 독출 데이터(DOUT)로서 출력하고, 메모리 셀(MC)에 저장된 데이터가 0일 때, 센싱 전압(Vsen)이 기준 전압(Vref)보다 높으므로, 증폭기(110)는 0을 독출 데이터(DOUT)로서 출력할 수 있다.
한편, 전술한 바와 같이, 기준 전류(Iref) 및 이에 따른 기준 전압(Vref)은 메모리 셀(MC)에 저장된 데이터에 따라 적응적으로 변화될 수 있다. 센싱 전압(Vsen)의 전압 하강 기울기가 데이터에 따라 달라지므로, 바이어스 회로(130)는 데이터에 관계 없이 센싱 전압(Vsen)과 기준 전압(Vref)의 전압 차이가 소정 레벨이상 또는 최대로 유지될 수 있도록, 데이터에 따라 기준 전류(Iref)의 전류량을 가변시킬 수 있는 바이어스 전압(VB)을 생성할 수 있다. 예컨대, 데이터가 1일 때, 셀 전류(Icell)가 많고, 센싱 전압(Vsen)이 낮아지면 상기 센싱 전압(Vsen)을 기초로, 기준 전류(Iref)를 감소시켜, 기준 전압(Vref)이 높은 레벨을 유지할 수 있게 할 수 있다. 또한, 데이터가 0일 때, 셀 전류(Icell)가 적고, 센싱 저압(Vsen)이 높은 레벨을 유지하면, 기준 전류(Iref)를 증가시켜, 기준 전압(Vref)이 낮아지도록 할 수 있다. 이에 따라, 기준 전압(Vref)과 센싱 전압(Vsen)의 전압 차이를 증가시켜, 센싱 마진을 향상시킬 수 있다.
이때, 바이어스 회로(130)는 데이터 라인(DL)의 전압, 즉 센싱 전압(Vsen)과 실질적으로 동일한 슈도 데이터 라인(PDL)의 전압, 즉 슈도 센싱 전압(Vpsen)을 기초로 바이어스 전압(VB)을 생성할 수 있다. 슈도 데이터 라인(PDL)의 전압이 데이터 라인(DL)의 전압과 실질적으로 동일하기 위하여, 슈도 데이터 라인(PDL)에는 도시된 바와 같은 로드 트랜지스터(LT)가 연결될 수 있다. 로드 트랜지스터(LT)의 소스 단자가 메모리 셀(MC)에 연결되고, 게이트 단자가 선택 라인(SL)에 연결될 수 있다. 실시예에 있어서, 로드 트랜지스터(LT)의 크기는 선택 트랜지스터(ST)의 크기와 동일할 수 있다. 선택 트랜지스터(ST)가 턴온될 때, 로드 트랜지스터(LT) 또한 턴온되어, 선택 트랜지스터(ST)를 통해 흐르는 전류량이 로드 트랜지스터(LT)를 통해 흐르는 전류량과 동일할 경우, 동일한 슈도 데이터 라인(PDL)의 전압이 데이터 라인(DL)의 전압과 같을 수 있다.
도 3은 도 2의 감지 증폭기를 보다 상세하게 나타내는 회로도이다.
증폭기(110)는 두 개의 입력단자(+, -)를 갖는 비교기로 구현될 수 있으며, 하나의 입력 단자(+)에는 기준 전압(Vref)이 인가되고, 다른 하나의 입력 단자(-)에는 센싱 전압(Vsen)이 인가될 수 있다. 증폭기(110)는 전원 전압(VCC) 및 접지 전압(GND)을 기초로 동작할 수 있으며, 기준 전압(Vref)의 전압 레벨이 센싱 전압(Vsen)보다 높으며, 데이터가 1임을 나타내는 전원 전압(VCC)을 출력하고, 기준 전압(Vref)의 전압 레벨이 센싱 전압(Vsen)보다 낮으면, 데이터가 0임을 나타내는 접지 전압(GND)을 출력할 수 있다.
프리차지부(120)는 게이트 단자에 프리차지 신호(PREC)가 인가되는 복수의 트랜지스터들(M11, M12, M13)을 포함할 수 있다. 트랜지스터 M11은 슈도 데이터 라인(PDL)에 연결되고, 트랜지스터 M12는 데이터 라인(DL)에 연결되고, 트랜지스터 13은 기준 라인(RL)에 연결될 수 있다. 복수의 트랜지스터들 M11, M12, M13은 프리차지 신호(PREC)가 로우 레벨일 때, 턴온되어, 전원 전압(VCC)을 기초로 슈도 데이터 라인(PDL), 데이터 라인(DL) 및 기준 라인(RL)을 프리차지할 수 있다. 이에 따라, 슈도 센싱 전압(Vpsen), 센싱 전압(Vsen) 및 기준 전압(Vref)의 전압 레벨은 전원 전압(VCC)의 전압 레벨과 같아질 수 있다.
방전 회로(140)는 기준 라인(RL)에 직렬 연결된 복수의 트랜지스터들 M21 및 M22를 포함할 수 있다. 트랜지스터 M21이 하이 레벨의 인에이블 신호(EN)에 응답하여 턴온되면, 트랜지스터 M22를 통해 기준 전류(Iref)가 흐를 수 있다. 이때, 기준 전류(Iref)의 전류량은 바이어스 전압(VB)에 의하여 결정될 수 있다. 예컨대 바이어스 전압(VB)이 높아지면, 기준 전류(Iref)의 전류량이 많아지고, 바이어스 전압(VB)이 낮아지면, 기준 전류(Iref)의 전류량이 적어질 수 있다. 기준 전류(Iref)가 흐름에 따라, 기준 전압(Vref)은 프리차지된 전원 전압(VCC)으로부터 낮아질 수 있다. 이때, 기준 전류(Iref)의 전류량이 많으면, 기준 전압(Vref)은 빠르게 하강하고, 기준 전류(Iref)의 전류량이 적으면, 기준 전압(Vref)은 느리게 하강할 수 있다.
바이어스 회로(130)는 도시된 바와 같이 비반전 차동 증폭기로 구현될 수 있다. 바이어스 회로(130)는 제1 전류원(CS1), 트랜지스터들 M1, M2, M3 및 M4를 포함할 수 있다.
제1 전류원(CS1)은 바이어스 전류(IB), 다시 말해 비반전 차동 증폭기의 바이어스 전류(IB)를 생성할 수 있다. 일 실시예에 있어서, 바이어스 전류(IB)는 메모리 셀(도 2의 MC)의 데이터가 1일 때, 메모리 셀(MC)을 통해 흐르는 셀 전류(Icell)와 동일할 수 있다. 일 실시예에 있어서, 제1 전류원(CS1)은 커런트 미러 회로로 구현될 수 있다.
트랜지스터 M1 및 M2는 차동 입력 쌍을 구성하고, 트랜지스터 M3 및 M4는 로드(load)로서 동작할 수 있다. 트랜지스터 M4는 방전 회로(140)의 트랜지스터 M22와 함께 커런트 미러로 동작할 수 있다. 따라서, 트랜지스터 M4에 흐르는 전류에 따라, 트랜지스터 M22에 흐르는 전류, 즉 기준 전류(Iref)의 양이 조절될 수 있다.
트랜지스터 M1에는 슈도 센싱 전압(Vpsen)이 인가되고, 트랜지스터 M2에는 트랜지스터 M2가 포화 상태로 동작하도로 하는 일정한 레벨의 입력 전압(Vin)이 인가될 수 있다. 입력 전압(Vin)은 트랜지스터 M2를 포화 상태로 동작하도록 하면서, 최대한 전원 전압(VCC)에 근접한 레벨로 설정될 수 있다. 상기 입력 전압(Vin)은 바이어스 회로(130)의 내부 또는 외부에서 생성될 수 있다.
바이어스 전류(IB)는 트랜지스터들 M1, M2, M3 및 M4를 통해 흐를 수 있으며, 슈도 센싱 전압(Vpsen)의 전압 레벨이 소정의 전압 레벨, 예컨대 상기 입력 전압(Vin)보다 낮아지면, 바이어스 전류(IB)는 트랜지스터 M1 및 M3를 통해 주로 흐르고 트랜지스터 M2 및 M4에는 전류가 흐르지 않거나 적은 양의 전류가 흐를 수 있다. 이에 따라, 바이어스 전압(VB)이 낮아지고, 기준 전류(Iref)의 양이 적어질 수 있다.
슈도 센싱 전압(Vpsen)의 레벨이 상기 입력 전압(Vin)보다 높아지면, 바이어스 전류(IB)는 주로 트랜지스터 M2 및 M4를 통해 흐르고 트랜지스터 M1 및 M3에는 전류가 흐르지 않거나 적은 양의 전류가 흐를수 있다. 이에 따라, 바이어스 전압(VB)이 높아지고, 기준 전류(Iref)의 양이 많아질 수 있다.
도 4는 본 개시의 일 실시예에 따른 바이어스부를 나타내는 회로도이다. 도 4의 바이어스부는 도 3의 바이어스부의 변형례이다. 트랜지스터들 M1, M2, M3 및 M4의 동작은 도 3의 바이어스 회로(130)의 트랜지스터들 M1, M2, M3 및 M4의 동작과 동일한바 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 도 3의 바이어스 회로(130)의 제1 전류원(IS1)은 트랜지스터들 M5, M6 및 M7을 포함하는 커런트 미러로 구현될 수 있다. 트랜지스터 M6에는 메모리 셀(MC)의 데이터가 1일 때의 셀 전류(Icell)와 같은 양의 전류가 흐를 수 있다. 실시예에 있어서, 트랜지스터 M6의 크기는 메모리 셀(도 2의 MC)의 크기와 동일할 수 있다. 트랜지스터 M7에는 바이어스 전류(IB)가 흐르며, 트랜지스터 M5 및 M7의 커런트 미러링 동작에 의하여 바이어스 전류(IB)의 양은 트랜지스터 M6에 흐르는 전류의 양과 같을 수 있다.
한편, 입력 전압(Vin)은 바이어스부(130a)에서 내부적으로 생성될 수 있다. 제2 전류원(CS2)에서 생성되는 전류가 트랜지스터 M8을 통해 흐르게 됨에 따라, 트랜지스터 M8의 드레인 단자의 전압이 입력 전압(Vin)으로서 트랜지스터 M2에 인가될 수 있다.
도 5는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 5를 참조하면, 메모리 장치(10a)는 낸드 플래쉬 메모리 장치이다. 메모리 장치(10a)는 셀 스트링(STR), 로드 트랜지스터(LT) 및 감지 증폭기(100)를 포함할 수 있다. 셀 스트링(STR)은 메모리 셀 어레이(도 1의 11)에 포함될 수 있다. 도시되지 않았으나, 메모리 장치(10a)는 또한, 도 1의 도시된 다른 구성 요소들을 더 포함할 수 있다. 설명의 편의를 위하여 하나의 셀 스트링(STR)을 도시하였으나 이에 제한되는 것은 아니며, 데이터 라인(DL)에는 복수의 셀 스트링(STR)이 연결될 수 있다.
셀 스트링(STR)은 복수의 메모리 셀들(MC), 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 복수의 메모리 셀들(MC), 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 도시된 바와 같이 직렬 연결되어, 공통 소스 라인(CSL) 및 데이터 라인(DL)에 연결될 수 있다. 실시예에 있어서, 공통 소스 라인(CSL)에는 접지 전압이 인가될 수 있다.
복수의 메모리 셀들(MC)의 게이트 단자에는 워드 라인들(WL1~WLn)이 연결되고, 스트링 선택 트랜지스터(SST)의 게이트 단자에는 스트링 선택 라인(SSL)이 연결되고, 접지 선택 트랜지스터(GST)의 게이트 단자에는 접지 선택 라인(GSL)이 연결될 수 있다.
예를 들어, 셀 스트링(STR)의 제1 워드 라인(WL1)에 연결된 메모리 셀로부터 데이터를 독출하고자 하는 경우, 스트링 선택 라인(SSL)에는 스트링 선택 전압이 인가될 수 있다. 이에 따라, 도시된 셀 스트링(STR)이 데이터 라인(DL)에 연결될 수 있다. 제1 워드 라인(WL1)에는 독출 전압이 인가되고, 다른 워드 라인들에는 독출 차단 전압(또는 패스 전압이라고 함)이 인가될 수 있다. 접지 선택 라인(GSL)에는 접지 선택 전압이 인가될 수 있다. 제1 워드 라인(WL1)에 연결된 메모리 셀을 제외한 다른 메모리 셀들(MC) 및 접지 선택 트랜지스터(GST)가 턴온될 수 있다. 제1 워드 라인(WL1)에 연결된 메모리 셀의 문턱 전압이 독출 전압보다 낮으면, 메모리 셀에 데이터 1이 저장되어 있다고 판단할 수 있다. 반대로 상기 메모리 셀의 문턱 전압이 독출 전압보다 높으면, 메모리 셀에 데이터 0이 저장되어 있다고 판단할 수 있다. 메모리 셀의 데이터가 1이면, 독출 전압이 인가됨에 따라 메모리 셀이 턴온되어, 데이터 라인(DL)으로부터 셀 전류가 방전될 수 있다. 데이터 라인(DL)의 전압, 즉 센싱 전압(Vsen)은 전원 전압(VCC)의 레벨로부터 빠르게 하강할 수 있다. 메모리 셀의 데이터가 0이면, 메모리 셀이 턴온되지 않으므로, 데이터 라인(DL)으로부터 셀 전류가 방전되지 않거나, 경우에 따라서, 매우 적은 양의 셀 전류가 방전될 수 있다. 데이터 라인(DL)의 전압은 전워 전압(VCC)의 레벨을 유지하거나, 매우 느리게 하강할 수 있다.
슈도 데이터 라인(PSD)에 연결된 로드 트랜지스터(LT)의 일단은 셀 스트링(STR)에 연결될 수 있다. 구체적으로, 로드 트랜지스터(LT)의 일단은 스트링 선택 트랜지스터(SST) 및 메모리 셀이 연결되는 노드에 연결될 수 있다. 실시예에 있어서, 로드 트랜지스터(LT)의 크기는 스트링 선택 트랜지스터(SST)의 크기와 같을 수 있다. 셀 스트링(STR)을 통해 셀 전류가 방전되는 경우, 스트링 선택 트랜지스터(SST)를 통해 흐르는 전류량과 동일한 양의 전류가 로드 트랜지스터(LT)를 통해 흐를 수 있다. 따라서, 슈도 데이터 라인(PDL)의 전압은 데이터 라인(DL)의 전압과 같을 수 있다.
전술한 바와 같이, 감지 증폭기(100)는 센싱 전압(Vsen)을 기준 전압(Vref)과 비교하여, 그 비교 결과를 독출 데이터(DOUT)로서 출력할 수 있다. 이때 감지 증폭기(100)는 슈도 데이터 라인(PDL)의 전압, 즉 슈도 센싱 전압(Vpsen)을 기초로, 기준 전류(Iref)의 전류량을 조절할 수 있다. 슈도 센싱 전압(Vpsen)이 입력 전압(Vin)보다 낮아지면, 기준 전류(Iref)의 양이 매우 적을 수 있다. 따라서, 기준 전압(Vref)은 프리차지된 전원 전압(VCC)과 유사한 레벨을 유지할 수 있다.
반대로, 슈도 센싱 전압(Vpsen)이 입력 전압(Vin)보다 높은 레벨, 예컨대 전원 전압(VCC)에 유사한 레벨을 유지하면, 기준 전류(Iref)의 양이 많아지고, 기준 전압(Vref)은 빠르게 하강할 수 있다.
도 6은 비교예에 따른 감지 증폭기의 동작 파형을 나타내는 그래프이고, 도 7은 본 실시예에 다른 감지 증폭기의 동작 파형을 나타내는 그래프이다.
도 6 및 도 7을 참조하면, T1 구간 및 T3 구간은 프리차지 구간이고, T2 및 T4 구간은, 데이터 측정 구간이다. T1 및 T3 구간에는 로우 레벨의 프리차지 신호(PREC)가 인가되어 데이터 라인(DL) 및 기준 라인(RL)이 전원 전압(VCC)로 프리차지된다. 따라서, 센싱 전압(Vsen) 및 기준 전압(Vref)의 레벨이 전원 전압(VCC)의 레벨과 같아질 수 있다.
T2 구간 및 T4 구간에는 하이 레벨의 인에이블 신호(EN) 및 선택 라인 신호(VSL)가 인가되어, 메모리 셀이 데이터 라인에 연결되어 데이터 라인(DL)으로부터 셀 전류(Icell)가 방전되고, 기준 라인(RL)으로부터 기준 전류(Iref)가 방전될 수 있다. 이에 따라, 기준 전압(Vref) 및 센싱 전압(Vsen)이 하강할 수 있다. 메모리 셀의 데이터, 즉 셀 데이터(CELL)가 1일 때, 센싱 전압(Vsen)은 빠르게 하강하고, 센싱 전압(Vsen)은 기준 전압(Vref)보다 낮을 수 있다. 셀 데이터(CELL)가 0일 때, 센싱 전압(Vsen)은 느리게 하강하고, 센싱 전압(Vsen)은 기준 전압(Vref)보다 높을 수 있다.
도 6을 참조하면, 비교예에 따른 감지 증폭기에서는, 셀 데이터(CELL)의 값에 관계없이 동일한 양의 기준 전류(Iref)가 기준 라인(RL)으로부터 방전될 수 있다. 이에 따라, 기준 전압(Vref)의 전압 하강 기울기는 셀 데이터가 1일 때와 0일 때 동일할 수 있다.
그러나, 본 개시의 실시예에 따른 감지 증폭기에서는, 셀 데이터(CELL)가 1일 때, 기준 전류(Iref)가 적게 흐르거나, 기준 전류(Iref)가 흐르지 않아, 기준 전압(Vref)이 매우 느리게 하강하거나 또는 기준 전압(Vref)이 전원 전압(VCC)고 유사한 레벨을 유지할 수 있다. 또한 셀 데이터(CELL)가 0일 때, 기준 전류(Iref)가 많이 흘러, 기준 전압(Vref)이 빠르게 하강할 수 있다. 이에 따라 셀 데이터(CELL)가 1일 때의 본 개시의 실시예에 따른 기준 전압(Vref)이 센싱 전압(Vsen)의 전압 차이(dV1')는 비교 예에 따른 감지 증폭기에서의 전압 차이(dV1)보다 클 수 있다. 셀 데이터(CELL)가 0일 때의 본 개시의 실시예에 따른 기준 전압(Vref) 센싱 전압(Vsen)의 전압 차이(dV2') 또한, 비교 예에 따른 감지 증폭기에서의 전압 차이(dV2)보다 클 수 있다. 또한, 셀 데이터(CELL)가 1일 때의 기준 전압(Vref)과 센싱 전압(Vsen)의 전압 차이(dV1')는 셀 데이터(CELL)가 0일때의 전압 차이(dV2')와 유사할 수 있다. 따라서, 본 개시의 실시예에 따른 감지 증폭기는 센싱 마진이 향상될 수 있으며, 센싱 마진이 향상됨에 따라, 감지 증폭기 및 감지 증폭기를 포함하는 메모리 장치는 저전압으로 동작할 수 있다.
도 8은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 8에 도시된 메모리 장치(10b)는 낸드 플래쉬 메모리 장치이다. 도 8을 참조하면, 메모리 장치(10b)는 메모리 셀 어레이(11b), 칼럼 디코더(14b), 감지 증폭기(100) 및 로드 트랜지스터(LT)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(10b)도 1의 메모리 장치(10)에 도시된 다른 구성들을 더 포함할 수 있다.
본 실시예에 따르면, 복수의 셀 스트링(STR1, STR2, STR3)이 데이터 라인(DL)에 연결될 수 있다. 도 8에는 설명의 편의를 세 개의 셀 스트링이 도시된다. 제1 셀 스트링(STR1)은 제1 비트 라인(BL1)에 연결되며, 제2 셀 스트링(STR1)은 제2 비트 라인(BL2)에 연결되며, 제3 셀 스트링(STR3)은 제3 비트 라인(BL3)에 연결될수 있다. 제1 내지 제3 비트 라인(BL1, BL2, BL3)는 각각 칼럼 디코더(14b)의 제1 내지 제3 스위치(SW1, SW2, SW3)에 연결되며, 대응하는 스위치가 턴온되면, 데이터 라인(DL)에 연결될 수 있다. 칼럼 디코더(14b)는 칼럼 어드레스에 따른 제1 내지 스위칭 신호들(Y1, Y2, Y3)을 제1 내지 제3 스위치(SW1, SW2, SW3)에 인가할 수 있다. 이에 따라, 제1 내지 제3 스위치(SW1, SW2, SW3) 중 선택적으로 하나의 스위치가 턴온될 수 있다.
예를 들어, 제1 스위치(SW1)가 턴온되어, 제1 셀 스트링(STR1)이 데이터 라인(DL1)에 연결되면, 제1 비트 라인(BL1)이 전원 전압으로 프리차지되고, 스트링 선택 트랜지스터(SST)가 턴온되면, 데이터를 독출하고자 하는 메모리 셀(MC)의 데이터에 따른 셀 전류가 제1 셀 스트링(STR1)을 통해 흐를 수 있다. 이에 따라, 데이터 라인(DL)의 전압이 낮아질 수 있다. 또한, 동일한 전류가 로드 트랜지스터(LT)를 통해 흐르므로, 슈도 데이터 라인(PDL)의 전압이 낮아질 수 있으며 슈도 데이터 라인(PDL)의 전압 레벨은 데이터 라인(DL)의 전압 레벨과 같을 수 있다.
도 9는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 9의 메모리 장치는 SRAM일 수 있다. 메모리 장치(10c)는 메모리 셀 어레이(11c), 감지 증폭기(100) 및 로드 트랜지스터(LT)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(10c)는 도 1의 메모리 장치(10)에 도시된 다른 구성들을 더 포함할 수 있다.
데이터 라인(DL)에는 복수의 메모리 셀들(MC1, MC2)이 선택적으로 연결될 수있다. 도 9에는 설명의 편의를 위하여 두개의 메모리 셀들이 도시된다. 복수의 메모리 셀들(MC1, MC2)은 각각 대응하는 선택 트랜지스터(ST)가 턴온되면, 데이터 라인(DL)에 연결될 수 있다. 선택 트랜지스터(ST)의 게이트 단자에는 워드 라인(WL1, WL2)이 연결되며, 워드 라인들(WL1, WL2)에 워드 라인 전압, 예컨대 선택 전압이 인가되면 턴온될 수 있다. 선택적으로 하나의 선택 트랜지스터(ST)가 턴온될 수 있다. 로드 트랜지스터(LT)는 슈도 데이터 라인(PDL)과 메모리 셀들(MC1, MC2) 사이에 연결될 수 있다. 도 9에서는 복수의 로드 트랜지스터(LT)가 복수의 메모리 셀들(MC1, MC2) 각각에 연결되는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 하나의 로드 트랜지스터(LT)가 복수의 메모리 셀들(MC1, MC2)에 연결될 수 있다. 로드 트랜지스터(LT)의 크기는 선택 트랜지스터(ST)의 크기와 동일할 수 있다.
메모리 셀들(MC1, MC2)은 래치(LC) 및 셀 트랜지스터(CT)를 포함할 수 있다. 메모리 셀이 데이터 라인(DL)에 연결되고, 래치(LC)에 저장된 데이터, 즉 셀 데이터가 1이면, 셀 트랜지스터(CT)가 턴온되어, 많은 양의 셀 전류가 셀 트랜지스터(CT)를 통해 흐를 수 있다. 따라서, 데이터 라인(DL)의 전압이 빠르게 낮아질 수 있다. 래치(LC)에 저장된 데이터, 즉 셀 데이터가 0이면, 셀 트랜지스터(CT)가 턴오프되어, 셀 전류가 흐르지 않거나, 매우 적은 양의 셀 전류가 셀 트랜지스터(CT)를 통해 흐를 수 있다. 따라서, 데이터 라인(DL)의 전압이 전원 전압(VCC)을 유지하거나, 매우 느리게 하강할 수 있다. 슈도 데이터 라인(PDL)의 전압 레벨은 데이터 라인(DL)의 전압 레벨과 같을 수 있다.
이상에서, 본 개시의 실시예에 따른 감지 증폭기 및 메모리 장치가 낸드 플래시 메모리 장치 또는 SRAM 메모리 장치에 적용되는 예를 설명하였다. 그러나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니며, 본 개시의 실시예에 따른 감지 증폭기 및 메모리 장치는 단일 종단 감지 증폭기를 적용하는 다양한 메모리 장치에 적용될 수 있다.
도 10은 본 개시의 실시예에 따른 메모리 블록의 일 구현예를 나타내는 회로도이다.
도 10을 참조하면, 메모리 블록(BLK)은 수직 구조의 낸드 플래쉬 메모리일 수 있다. 메모리 블록(BLK)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 접지 선택 라인 들(GSL1, GSL2, GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL1, GSL2, GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택될 수 있다. 일 실시예에 있어서, 도 10에 도시된 바와 같이, 접지 선택 라인들(GSL1, GSL2, GSL3)은 서로 분리될 수 있다. 다른 실시예에 있어서, 접지 선택 라인들(GSL1, GSL2, GSL3)은 서로 연결될 수 있다.
도 11은 도 10의 회로도에 따른 메모리 블록을 나타내는 사시도이다.
도 11을 참조하면, 메모리 블록(BLK)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, x방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 공통 소스 라인(CSL)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 방향(예를 들어, y 방향)을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 채널홀이 형성될 수 있다. 채널홀은 수직 방향으로 연장하는 컵 형상(또는 바닥이 막힌 실린더 형상)으로 형성될 수 있다. 또는 채널홀은 도시된 바와 같이 필라 형상으로 형성될 수 있다. 이하, 채널홀은 필라(pillars)라고 지칭하기로 한다. 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라 (P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에 게이트 전극(GE)이 제공될 수 있다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들 또는 드레인 컨택들(DR) 상에, 제2 방향(예를 들어, y 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL)이 제공될 수 있다.
도 11을 참조하여, 메모리 블록의 실시 예를 설명하였다. 그러나, 이에 제한되는 것은 아니며 메모리 블록의 구조는 다양하게 변형될 수 있다.
도 12는 본 개시의 일 실시예에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 호스트(2100) 및 메모리 카드(2200)를 포함할 수 있다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속부(2120)를 포함할 수 있다. 메모리 카드(2200)는 카드 접속부(2210), 카드 컨트롤러(2220) 및 메모리 장치(2220)를 포함할 수 있다.
호스트(2100)는 메모리 카드(2200)에 데이터를 기입하거나, 메모리 카드(2200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(2110)는 커맨드(CMD), 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(2120)를 통해 메모리 카드(2200)로 전송할 수 있다.
카드 컨트롤러(2220)는 카드 접속부(2210)를 통해 수신된 커맨드에 응답하여, 데이터를 메모리 장치(2220)에 저장할 수 있다. 메모리 장치(2220)는 호스트(2100)로부터 전송된 데이터를 저장할 수 있다. 메모리 장치(2220)는 도 1을 참조하여 전술한 메모리 장치(도 1의 10)를 포함할 수 있다. 메모리 장치(2220)는 내부에 구비되는 감지 증폭기의 센싱 마진이 향상되어, 저전압으로 동작할 수 있다.
메모리 카드(2220)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 13은 본 개시의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(3000)은 메모리 시스템(3100), 프로세서(3200), RAM(3300), 입출력 장치(3400), 및 전원 장치(3500) 포함할 수 있다. 한편, 도 13에는 도시되지 않았지만, 컴퓨팅 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(3000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(3200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(3200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(3200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(3600)를 통하여 RAM(3300), 입출력 장치(3400) 및 메모리 시스템(3100)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(3200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 시스템(3100)은 버스(3600)를 통하여 프로세서(3200), RAM(3300) 및 입출력 장치(3500)와 통신할 수 있다. 메모리 시스템(3100)은 프로세서(3200)의 요청에 따라, 수신되는 데이터를 저장하거나 저장된 데이터를 프로세서(3200), RAM(3300) 또는 입출력 장치(3400)에 제공할 수 있다. 메모리 시스템(3100)은 메모리 컨트롤러(3120) 및 메모리(3110)를 포함할 수 있으며, 메모리(3110)로서, 도 1을 참조하여 설명한 메모리 장치(10)가 적용될 수 있다. 이에 따라 메모리(3110) 내부에 구비되는 감지 증폭기의 센싱 마진이 향상되어, 메모리(3100) 및 메모리 시스템(3100)이 저전압으로 동작할 수 있다.
RAM(3300)은 컴퓨팅 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(3300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(3400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(3500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 14는 본 개시의 일 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
도 14를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함할 수 있다. SSD(4200)는 신호 커넥터(signal connector)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다.
SSD(4200)는 SSD 컨트롤러(4210), 보조 전원 장치(4220) 및 복수의 메모리 장치들(4230, 4240, 4250)을 포함할 수 있다. 상기 복수의 메모리 장치들(4230, 4240, 4250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 복수의 메모리 장치들(4230, 4240, 4250) 중 적어도 하나는 도 1을 참조하여 설명한 메모리 장치(10)를 포함할 수 있다. 구체적으로, 복수의 메모리 장치들(4230, 4240, 4250) 중 적어도 하나는, 도 2 내지 도 7을 참조하여 설명한 본 개시의 실시예에 따른 감지 증폭기를 포함할 수 있다. 감지 증폭기의 센싱 마진이 향상되어, 복수의 메모리 장치들(4230, 4240, 4250) 중 적어도 하나는 저전압으로 동작할 수 있다.
도 15는 본 개시의 일 실시예에 따른 UFS(uiversal flash storage)를 나타내는 블록도이다.
도 15를 참조하면, UFS 시스템(5000)은 UFS 호스트(5100), UFS 장치들(5200, 5300), 임베디드 UFS 장치(5400), 착탈형 UFS 카드(5500)를 포함할 수 있다. UFS 호스트(5100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(5100), UFS 장치들(5200, 5300), 임베디드 UFS 장치(5400), 및 착탈형 UFS 카드(5500) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(5200, 5300), 임베디드 UFS 장치(5400), 및 착탈형 UFS 카드(5500) 중 적어도 하나는 도 1 에 도시된 메모리 장치(10)를 포함할 수 있다. 또한, UFS 장치들(5200, 5300), 임베디드 UFS 장치(5400), 및 착탈형 UFS 카드(5500) 중 적어도 하나는 도 2 내지 도 7을 참조하여 설명한 본 개시의 실시예들에 따른 감지 증폭기를 포함할 수 있다. 이에 따라, UFS 시스템(5000)이 저전압으로 동작할 수 있다.
한편, 임베디드 UFS 장치(5400)와 착탈형 UFS 카드(5500)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(5100)와 착탈형 UFS 카드(5500)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, SD, mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 개시의 실시예들에 따른 메모리 카드, 비휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 개시에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 메모리 장치
SA, 100: 감지 증폭기
110: 증폭기
120: 프리차지부
130: 바이어스 회로
140: 방전 회로

Claims (10)

  1. 메모리 셀의 데이터를 감지 증폭하는 감지 증폭기에 있어서,
    상기 메모리 셀에 연결되고 센싱 전압을 제공하는 데이터 라인, 및 기준 전압을 제공하는 기준 라인을 전원 전압으로 프리차지하는 프리차지부;
    기준 전류를 기초로 상기 기준 라인을 방전시킴으로써 상기 기준 전압을 생성하고, 상기 메모리 셀의 데이터에 기초하여 상기 기준 전류의 양을 조절하는 기준 전압 생성 회로; 및
    상기 센싱 전압과 상기 기준 전압을 비교하여 비교 결과를 상기 메모리 셀의 데이터로서 출력하는 비교기를 포함하는 감지 증폭기.
  2. 제1 항에 있어서, 상기 기준 전압 생성 회로는,
    상기 메모리 셀의 데이터에 따라 상기 센싱 전압이 임계 레벨 아래로 낮아지면, 상기 기준 전류를 감소시키고, 상기 센싱 전압이 상기 임계 레벨 이상이면, 상기 기준 전류를 증가시키는 것을 특징으로 하는 감지 증폭기.
  3. 제1 항에 있어서,
    상기 메모리 셀의 데이터가 제1 값을 가질 때, 센싱 전압의 전압 하강 기울기는 상기 메모리 셀의 데이터가 제2 값을 가질 때, 상기 기준 전압의 전압 하강 기울기와 동일한 것을 특징으로 하는 감지 증폭기.
  4. 제1 항에 있어서, 상기 기준 전압 생성 회로는,
    상기 기준 전류를 생성하고 상기 기준 전류를 상기 기준 라인으로부터 방전시키는 방전 회로; 및
    상기 데이터 라인과 동일한 전압 레벨을 갖는 슈도 데이터 라인으로부터 출력되는 슈도 센싱 전압을 기초로 상기 기준 전류의 양을 조절하는 바이어스 전압을 생성하는 바이어스 회로를 포함하는 것을 특징으로 하는 감지 증폭기.
  5. 제4 항에 있어서, 상기 바이어스 회로는,
    상기 슈도 센싱 전압 및 일정한 레벨의 입력 전압을 수신하는 비반전 차동 증폭기를 포함하는 것을 특징으로 하는 감지 증폭기.
  6. 제 5항에 있어서, 상기 바이어스 회로는,
    상기 슈도 센싱 전압이 상기 입력 전압보다 낮으면, 상기 기준 전류를 증가시키는 상기 바이어스 전압을 생성하고,
    상기 슈도 센싱 전압이 상기 입력 전압 이상이면, 상기 기준 전류를 감소시키는 상기 바이어스 전압을 생성하는 것을 특징으로 하는 감지 증폭기.
  7. 제5 항에 있어서,
    상기 비반전 차동 증폭기에 흐르는 바이어스 전류의 양은 상기 메모리 셀의 데이터가 제1 값을 가질 때, 상기 데이터 라인으로부터 방전되는 전류의 양과 동일하고,
    상기 차동 비반전 증폭기는, 상기 슈도 센싱 전압을 수신하는 제1 트랜지스터 및 상기 입력 전압을 수신하는 제2 트랜지스터를 포함하고, 상기 기준 전류는 상기 제2 트랜지스터에 흐르는 전류량과 동일하거나 또는 비례하는 것을 특징으로 하는 감지 증폭기.
  8. 선택적으로 데이터 라인에 연결되고, 독출 동작시, 저장된 데이터에 따라 상기 데이터 라인으로부터 셀 전류를 방전시키는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    슈도 데이터 라인에 연결되고, 상기 셀 전류와 동일한 양의 전류를 상기 슈도 데이터 라인으로부터 방전시키는 부하 트랜지스터; 및
    상기 슈도 데이터 라인으로부터 출력되는 슈도 센싱 전압을 기초로, 기준 전압을 생성하고, 상기 데이터 라인으로부터 출력되는 센싱 전압과 상기 기준 전압을 비교하여, 비교 결과를 상기 저장된 데이터로서 출력하는 감지 증폭기를 포함하는 메모리 장치.
  9. 제8 항에 있어서, 상기 감지 증폭기는,
    센싱 전압을 제공하는 상기 데이터 라인, 상기 기준 전압을 제공하는 기준 라인 및 상기 슈도 데이터 라인을 전원 전압으로 프리차지하는 프리차지부;
    기준 전류를 기초로 상기 기준 라인을 방전시킴으로써 상기 기준 전압을 생성하고, 상기 슈도 센싱 전압에 기초하여 상기 기준 전류의 양을 조절하는 기준 전압 생성 회로; 및
    상기 센싱 전압과 상기 기준 전압을 비교하여 비교 결과를 출력하는 비교기를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제8 항에 있어서, 상기 부하 트랜지스터의 일단은 상기 복수의 메모리 셀들에 연결되는 것을 특징으로 하는 메모리 장치.
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