JPH0696591A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0696591A JPH0696591A JP4243687A JP24368792A JPH0696591A JP H0696591 A JPH0696591 A JP H0696591A JP 4243687 A JP4243687 A JP 4243687A JP 24368792 A JP24368792 A JP 24368792A JP H0696591 A JPH0696591 A JP H0696591A
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- cell
- memory cell
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- cells
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-
- C—CHEMISTRY; METALLURGY
- C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
- C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
- C04B41/00—After-treatment of mortars, concrete, artificial stone or ceramics; Treatment of natural stone
- C04B41/45—Coating or impregnating, e.g. injection in masonry, partial coating of green or fired ceramics, organic coating compositions for adhering together two concrete elements
- C04B41/50—Coating or impregnating, e.g. injection in masonry, partial coating of green or fired ceramics, organic coating compositions for adhering together two concrete elements with inorganic materials
- C04B41/5025—Coating or impregnating, e.g. injection in masonry, partial coating of green or fired ceramics, organic coating compositions for adhering together two concrete elements with inorganic materials with ceramic materials
- C04B41/5035—Silica
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- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Materials Engineering (AREA)
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- Organic Chemistry (AREA)
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Abstract
(57)【要約】
【目的】 ダミーセルに基づいて得られる基準電位を安
定化することにより、メモリセルからの“０”，“１”
データの読み出しを正確に行う。 【構成】 消去回路ＥＣによって予めダミーセルＤＣの
浮遊ゲートから電子を抽出しておく。選択回路（ロウデ
コーダＲＤ、カラムデコーダＣＤ）で選択されたメモリ
セルＣにデータラインバイアス回路ＤＢＣからバイアス
が加えられる。そのメモリセルＭＣが書き込み状態にあ
れば、そのメモリセルＣには電流は流れない。消去状態
にあれば電流が流れる。その電流が流れるか否かによっ
て、データラインバイアス回路ＤＢＣからの検知電圧Ｖ
SAが異なる値として出力される。ダミーセルＤＣにはダ
ミーデータラインバイアス回路ＤＤＢＣからバイアスが
加えられ、ダミーセルＤＣに電流が流れる。これに応じ
た基準電圧ＶREF が安定した値のものとしてダミーデー
タラインバイアス回路ＤＤＢＣから出力される。上記２
つの電圧ＶSA、ＶREF が比較手段（差動増幅回路ＳＡ）
で比較され、選択されたメモリセルＣ中の格納データが
検出される。
定化することにより、メモリセルからの“０”，“１”
データの読み出しを正確に行う。 【構成】 消去回路ＥＣによって予めダミーセルＤＣの
浮遊ゲートから電子を抽出しておく。選択回路（ロウデ
コーダＲＤ、カラムデコーダＣＤ）で選択されたメモリ
セルＣにデータラインバイアス回路ＤＢＣからバイアス
が加えられる。そのメモリセルＭＣが書き込み状態にあ
れば、そのメモリセルＣには電流は流れない。消去状態
にあれば電流が流れる。その電流が流れるか否かによっ
て、データラインバイアス回路ＤＢＣからの検知電圧Ｖ
SAが異なる値として出力される。ダミーセルＤＣにはダ
ミーデータラインバイアス回路ＤＤＢＣからバイアスが
加えられ、ダミーセルＤＣに電流が流れる。これに応じ
た基準電圧ＶREF が安定した値のものとしてダミーデー
タラインバイアス回路ＤＤＢＣから出力される。上記２
つの電圧ＶSA、ＶREF が比較手段（差動増幅回路ＳＡ）
で比較され、選択されたメモリセルＣ中の格納データが
検出される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に、電気的に消去可能なＰＲＯＭに適用して好適
な不揮発性半導体記憶装置に関する。
し、特に、電気的に消去可能なＰＲＯＭに適用して好適
な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、フラッシュＥ2 ＰＲＯＭのメモ
リセルとして、浮遊ゲート、制御ゲート、消去ゲートを
有する３層構造のセルが多く用いられている。かかるＰ
ＲＯＭにおいてのセル記憶情報の読み出しに際しては、
本体セルに流れる電流により決まる電位と基準電位ＶRE
F とを差動増幅器により比較し、メモリセルに記憶され
ているデータが“１”か“０”かの判定を行なってい
る。この基準電位ＶREF の発生方法としては、例えば、
抵抗素子やトランジスタを用いる固定基準電位ＶREF 方
式と、ダミーデータ線を用い、ダミーセルに流れる電流
で基準電位ＶREF を発生する方式等が知られている。
リセルとして、浮遊ゲート、制御ゲート、消去ゲートを
有する３層構造のセルが多く用いられている。かかるＰ
ＲＯＭにおいてのセル記憶情報の読み出しに際しては、
本体セルに流れる電流により決まる電位と基準電位ＶRE
F とを差動増幅器により比較し、メモリセルに記憶され
ているデータが“１”か“０”かの判定を行なってい
る。この基準電位ＶREF の発生方法としては、例えば、
抵抗素子やトランジスタを用いる固定基準電位ＶREF 方
式と、ダミーデータ線を用い、ダミーセルに流れる電流
で基準電位ＶREF を発生する方式等が知られている。
【０００３】フラッシュＥ2 ＰＲＯＭではダミーセルと
してメモリセルと同等なセルを用い、そのセルを電気的
消去を行なわず中性状態のままで用い、基準電位ＶREF
を発生する方法も知られている。
してメモリセルと同等なセルを用い、そのセルを電気的
消去を行なわず中性状態のままで用い、基準電位ＶREF
を発生する方法も知られている。
【０００４】ダミーセルとして中性状態のセルを用いた
場合の本体セルとダミーセルのそれぞれの状態と、差動
増幅回路に入力する本体セル側の電位ＶSAとダミーセル
による基準電位ＶREF とについて以下に説明する。
場合の本体セルとダミーセルのそれぞれの状態と、差動
増幅回路に入力する本体セル側の電位ＶSAとダミーセル
による基準電位ＶREF とについて以下に説明する。
【０００５】本体セルの書き込みは、ホットエレクトロ
ンを注入し、浮遊ゲートに電子を蓄積することにより行
なわれる。消去は、浮遊ゲート、消去ゲート間に高電界
を印加し、浮遊ゲート中の電子を抜き取ることにより行
われる。この際、印加する電界が高すぎると、浮遊ゲー
トには正孔が蓄積され、そのゲートが正に帯電する過消
去状態となることもある。一方、ダミーセルの浮遊ゲー
トは、書き込み、消去が行なわれず、中性状態にある。
１）浮遊ゲートトランジスタ部と、浮遊ゲートトランジ
スタに直列に接続される選択トランジスタ（スレッシュ
ホールド電位Ｖth＝１Ｖ）とに流れる電流、または２）
浮遊ゲートトランジスタ部と、浮遊ゲートと等価的に直
列接続されている制御ゲートトランジスタ（スレッシュ
ホールド電位Ｖth＝１Ｖ）とに流れる電流により、差動
増幅回路に入力する電位ＶSAが決定される。この電位Ｖ
SAが基準電位ＶREF と比較され、記憶データが“１”又
は“０”であると判断される。つまり、書き込みセルで
は、浮遊ゲートトランジスタのスレッシュホールド電位
Ｖthが高くなり電流が流れない。このため、電位ＶSAが
基準電位ＶREF より高くなる。これにより、記憶データ
は、“０”であると判断される。これに対し、消去セル
では、浮遊ゲートトランジスタはＤタイプとなり、電流
が流れる。これにより、電位ＶSAが基準電位ＶREF より
低くなる。これにより、記憶データは、“１”であると
判断される。そして、ダミーセルの浮遊ゲートは中性状
態である。このため、浮遊ゲートと制御ゲートとの容量
比でセルのスレッシュホールド電位Ｖth（＝２Ｖ）が定
まる。読み出し時はこの電位Ｖth以上の電圧が加わっ
て、電流が流れ、基準電位ＶREF を決定する。
ンを注入し、浮遊ゲートに電子を蓄積することにより行
なわれる。消去は、浮遊ゲート、消去ゲート間に高電界
を印加し、浮遊ゲート中の電子を抜き取ることにより行
われる。この際、印加する電界が高すぎると、浮遊ゲー
トには正孔が蓄積され、そのゲートが正に帯電する過消
去状態となることもある。一方、ダミーセルの浮遊ゲー
トは、書き込み、消去が行なわれず、中性状態にある。
１）浮遊ゲートトランジスタ部と、浮遊ゲートトランジ
スタに直列に接続される選択トランジスタ（スレッシュ
ホールド電位Ｖth＝１Ｖ）とに流れる電流、または２）
浮遊ゲートトランジスタ部と、浮遊ゲートと等価的に直
列接続されている制御ゲートトランジスタ（スレッシュ
ホールド電位Ｖth＝１Ｖ）とに流れる電流により、差動
増幅回路に入力する電位ＶSAが決定される。この電位Ｖ
SAが基準電位ＶREF と比較され、記憶データが“１”又
は“０”であると判断される。つまり、書き込みセルで
は、浮遊ゲートトランジスタのスレッシュホールド電位
Ｖthが高くなり電流が流れない。このため、電位ＶSAが
基準電位ＶREF より高くなる。これにより、記憶データ
は、“０”であると判断される。これに対し、消去セル
では、浮遊ゲートトランジスタはＤタイプとなり、電流
が流れる。これにより、電位ＶSAが基準電位ＶREF より
低くなる。これにより、記憶データは、“１”であると
判断される。そして、ダミーセルの浮遊ゲートは中性状
態である。このため、浮遊ゲートと制御ゲートとの容量
比でセルのスレッシュホールド電位Ｖth（＝２Ｖ）が定
まる。読み出し時はこの電位Ｖth以上の電圧が加わっ
て、電流が流れ、基準電位ＶREF を決定する。
【０００６】
【発明が解決しようとする課題】このように、読み出し
時に、消去セルとダミーセルにはそれぞれ電流が流れ
る。消去状態の浮遊ゲートトランジスタはＤタイプであ
り、このため選択トランジスタまたは制御ゲートトラン
ジスタによって電流値が決まり、電流値は大変安定して
いる。これに対し、ダミーセルにおいては、電流値は浮
遊ゲートトランジスタのスレッシュホールド電位Ｖthで
決まる。このため、ダミーセルの電流値は、制御ゲート
と浮遊ゲート間の容量比などで決まる。その容量比など
は、プロセルによるばらつきの影響を強く受け、図３
（ａ）、（ｂ）に示すように、基準電位ＶREF レベルが
“０”側にあるいは“１”側に変動し易い。これによ
り、差動増幅回路に入力する基準電位ＶREF と、“１”
または“０”の電位ＶSAレベルのマージンがアンバラン
スとなり、マージン低下になってしまうという問題があ
る。
時に、消去セルとダミーセルにはそれぞれ電流が流れ
る。消去状態の浮遊ゲートトランジスタはＤタイプであ
り、このため選択トランジスタまたは制御ゲートトラン
ジスタによって電流値が決まり、電流値は大変安定して
いる。これに対し、ダミーセルにおいては、電流値は浮
遊ゲートトランジスタのスレッシュホールド電位Ｖthで
決まる。このため、ダミーセルの電流値は、制御ゲート
と浮遊ゲート間の容量比などで決まる。その容量比など
は、プロセルによるばらつきの影響を強く受け、図３
（ａ）、（ｂ）に示すように、基準電位ＶREF レベルが
“０”側にあるいは“１”側に変動し易い。これによ
り、差動増幅回路に入力する基準電位ＶREF と、“１”
または“０”の電位ＶSAレベルのマージンがアンバラン
スとなり、マージン低下になってしまうという問題があ
る。
【０００７】本発明の目的は、上記に鑑みてなされたも
ので、その目的は、ダミーセルのプロセスばらつきによ
る読み出しマージンの低下を改善し、“１”、“０”の
読み出しのバランスのとれた基準電位ＶREF を確立し、
安定した動作の可能な半導体メモリ装置を提供すること
にある。
ので、その目的は、ダミーセルのプロセスばらつきによ
る読み出しマージンの低下を改善し、“１”、“０”の
読み出しのバランスのとれた基準電位ＶREF を確立し、
安定した動作の可能な半導体メモリ装置を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明の第１の装置は、
少なくとも浮遊ゲートと制御ゲートを有する不揮発性メ
モリセルの複数がマトリクス状に配列されたメモリセル
アレイと、少なくとも浮遊ゲートと制御ゲートを有する
ダミーセルと、少なくとも１つの前記メモリセルを選択
する選択回路と、前記選択されたメモリセルが導通状態
にあるか否かを検出するためのバイアス電圧を加えるデ
ータラインバイアス回路と、前記ダミーセルにバイアス
電圧を加えてそのダミーセルに電流を流すダミーデータ
ラインバイアス回路と、前記データラインバイアス回路
が、前記選択されたメモリセルのオン、オフ状態に応じ
た値として出力する検知電圧と、前記ダミーデータライ
ンバイアス回路が、前記ダミーセルに電流が流れること
により生じる基準電圧と、がそれぞれ加えられる比較手
段と、前記メモリセル及び前記ダミーセルのそれぞれに
おける浮遊ゲートから電子を抽出可能な消去手段と、を
備えるものとして構成される。
少なくとも浮遊ゲートと制御ゲートを有する不揮発性メ
モリセルの複数がマトリクス状に配列されたメモリセル
アレイと、少なくとも浮遊ゲートと制御ゲートを有する
ダミーセルと、少なくとも１つの前記メモリセルを選択
する選択回路と、前記選択されたメモリセルが導通状態
にあるか否かを検出するためのバイアス電圧を加えるデ
ータラインバイアス回路と、前記ダミーセルにバイアス
電圧を加えてそのダミーセルに電流を流すダミーデータ
ラインバイアス回路と、前記データラインバイアス回路
が、前記選択されたメモリセルのオン、オフ状態に応じ
た値として出力する検知電圧と、前記ダミーデータライ
ンバイアス回路が、前記ダミーセルに電流が流れること
により生じる基準電圧と、がそれぞれ加えられる比較手
段と、前記メモリセル及び前記ダミーセルのそれぞれに
おける浮遊ゲートから電子を抽出可能な消去手段と、を
備えるものとして構成される。
【０００９】本発明の第２の装置は、上記第１の装置に
おいて前記メモリセル及びダミーセルはそれぞれさらに
消去ゲートを有し、それらの消去ゲートに前記消去手段
が接続されているものとして構成される。
おいて前記メモリセル及びダミーセルはそれぞれさらに
消去ゲートを有し、それらの消去ゲートに前記消去手段
が接続されているものとして構成される。
【００１０】本発明の第３の装置は、上記第１の装置に
おいて前記消去手段は、メモリセル側消去手段とダミー
セル側消去手段とを有し、前記メモリセル側消去手段は
前記メモリセルに接続され、前記ダミーセル側消去手段
は前記メモリセルに接続されているものとして構成され
る。
おいて前記消去手段は、メモリセル側消去手段とダミー
セル側消去手段とを有し、前記メモリセル側消去手段は
前記メモリセルに接続され、前記ダミーセル側消去手段
は前記メモリセルに接続されているものとして構成され
る。
【００１１】本発明の第４の装置は、上記第１の装置に
おいて前記メモリセル及びダミーセルはそれぞれさらに
消去ゲートを有し、前記消去手段は、メモリセル側消去
手段とダミーセル側消去手段とを有し、前記メモリセル
側消去手段は前記メモリセルの前記消去ゲートに接続さ
れ、前記ダミーセル側消去手段は前記メモリセルの前記
消去ゲートに接続されたものとして構成される。
おいて前記メモリセル及びダミーセルはそれぞれさらに
消去ゲートを有し、前記消去手段は、メモリセル側消去
手段とダミーセル側消去手段とを有し、前記メモリセル
側消去手段は前記メモリセルの前記消去ゲートに接続さ
れ、前記ダミーセル側消去手段は前記メモリセルの前記
消去ゲートに接続されたものとして構成される。
【００１２】本発明の第５の装置は、上記第１〜第４の
装置において前記ダミーセルは列方向に複数設けられて
おり、前記選択手段によって１つ宛選択されるもとして
構成される。
装置において前記ダミーセルは列方向に複数設けられて
おり、前記選択手段によって１つ宛選択されるもとして
構成される。
【００１３】
【作用】消去手段によって予めダミーセルの浮遊ゲート
から電子を抽出しておく。選択回路で選択されたメモリ
セルにデータラインバイアス回路からバイアスが加えら
れる。そのメモリセルが書き込み状態にあれば、そのメ
モリセルには電流は流れない。消去状態にあれば電流が
流れる。その電流が流れるか否かによって、データライ
ンバイアス回路からの検知電圧ＶSAが異なる値として出
力される。ダミーセルはダミーデータラインバイアス回
路からバイアスが加えられ、ダミーセルに電流が流れ
る。これに応じた基準電圧ＶREF が安定した値のものと
してダミーデータラインバイアス回路から出力される。
上記２つの電圧ＶSA、ＶREF とが比較手段で比較され、
選択されたメモリセル中の格納データが検出される。
から電子を抽出しておく。選択回路で選択されたメモリ
セルにデータラインバイアス回路からバイアスが加えら
れる。そのメモリセルが書き込み状態にあれば、そのメ
モリセルには電流は流れない。消去状態にあれば電流が
流れる。その電流が流れるか否かによって、データライ
ンバイアス回路からの検知電圧ＶSAが異なる値として出
力される。ダミーセルはダミーデータラインバイアス回
路からバイアスが加えられ、ダミーセルに電流が流れ
る。これに応じた基準電圧ＶREF が安定した値のものと
してダミーデータラインバイアス回路から出力される。
上記２つの電圧ＶSA、ＶREF とが比較手段で比較され、
選択されたメモリセル中の格納データが検出される。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１５】図１は本発明の一実施例に係る半導体メモ
リ装置の概略構成図である。図１に示すように、メモリ
セルＣ１１〜Ｃｍｎはマトリックス状に配列されてい
る。ロウデコーダＲＤで選択されるワード線ＷＬ（ＷＬ
１〜ＷＬｍ）には、行方向に並ぶメモリセルの制御ゲー
トが接続されている。列方向に走るデータ線ＤＬ（ＤＬ
１〜ＤＬｎ）に、列方向に並ぶメモリセルのドレインが
共通に接続されている。これらのデータ線ＤＬは、カラ
ムデコーダＣＤにより選択されるトランスファーゲート
ＣＴ１〜ＣＴｎを介してデータラインバイアス回路ＤＢ
Ｃに接続されている。ダミーセルＤＣ（ＤＣ１〜ＤＣ
ｍ）は、ダミーデータライン方式を採用している。つま
り、ダミーセルのドレインは、ダミーデータラインＤＤ
Ｌによって、Ｖｃｃをゲートに加えたトランスファーゲ
ート（トランジスタ）ＣＴＤを介して、ダミーデータラ
インバイアス回路ＤＤＢＣに接続されている。また、ダ
ミーセルＤＣ１〜ＤＣｍのそれぞれの制御ゲートは、ワ
ード線ＷＬ１〜ＷＬｍに接続されている。メモリセルＣ
１１〜ＣｍｎとダミーセルＤＣ１〜ＤＣｍの消去ゲート
は、消去ラインＥＬを通じて、消去回路ＥＣに共通に接
続されている。差動増幅回路ＳＡには、データラインバ
イアス回路ＤＢＣからのＶSAと、ダミーデータラインバ
イアス回路ＤＤＢＣからのＶREF が加えられる。
リ装置の概略構成図である。図１に示すように、メモリ
セルＣ１１〜Ｃｍｎはマトリックス状に配列されてい
る。ロウデコーダＲＤで選択されるワード線ＷＬ（ＷＬ
１〜ＷＬｍ）には、行方向に並ぶメモリセルの制御ゲー
トが接続されている。列方向に走るデータ線ＤＬ（ＤＬ
１〜ＤＬｎ）に、列方向に並ぶメモリセルのドレインが
共通に接続されている。これらのデータ線ＤＬは、カラ
ムデコーダＣＤにより選択されるトランスファーゲート
ＣＴ１〜ＣＴｎを介してデータラインバイアス回路ＤＢ
Ｃに接続されている。ダミーセルＤＣ（ＤＣ１〜ＤＣ
ｍ）は、ダミーデータライン方式を採用している。つま
り、ダミーセルのドレインは、ダミーデータラインＤＤ
Ｌによって、Ｖｃｃをゲートに加えたトランスファーゲ
ート（トランジスタ）ＣＴＤを介して、ダミーデータラ
インバイアス回路ＤＤＢＣに接続されている。また、ダ
ミーセルＤＣ１〜ＤＣｍのそれぞれの制御ゲートは、ワ
ード線ＷＬ１〜ＷＬｍに接続されている。メモリセルＣ
１１〜ＣｍｎとダミーセルＤＣ１〜ＤＣｍの消去ゲート
は、消去ラインＥＬを通じて、消去回路ＥＣに共通に接
続されている。差動増幅回路ＳＡには、データラインバ
イアス回路ＤＢＣからのＶSAと、ダミーデータラインバ
イアス回路ＤＤＢＣからのＶREF が加えられる。
【００１６】図２（ａ）は図１のメモリセルＣ１１〜Ｃ
ｍｎならびにダミーセルＤＣ１〜ＤＣｍの構造を示す平
面図、図２（ｂ）は図２（ａ）のＡ−Ａ´線断面図であ
る。図２（ａ），（ｂ）に示すように、本実施例の半導
体メモリ装置では、３層ポリシリコン構造のセルを用い
た例を示している。セルの構造は図２（ａ），（ｂ）に
示すように、基板２７表面のフィールド酸化膜２８上
に、第１〜第３の３層のポリシリコン層２１〜２３が形
成されている。即ち、第１ポリシリコン層は浮遊ゲート
２１を、第２ポリシリコン層は消去ゲート２２を、第３
ポリシリコン層は制御ゲート２３、ソース２４及びドレ
イン２５を構成している。そして、全体で、Ｅ2 ＰＲＯ
Ｍセルを構成している。
ｍｎならびにダミーセルＤＣ１〜ＤＣｍの構造を示す平
面図、図２（ｂ）は図２（ａ）のＡ−Ａ´線断面図であ
る。図２（ａ），（ｂ）に示すように、本実施例の半導
体メモリ装置では、３層ポリシリコン構造のセルを用い
た例を示している。セルの構造は図２（ａ），（ｂ）に
示すように、基板２７表面のフィールド酸化膜２８上
に、第１〜第３の３層のポリシリコン層２１〜２３が形
成されている。即ち、第１ポリシリコン層は浮遊ゲート
２１を、第２ポリシリコン層は消去ゲート２２を、第３
ポリシリコン層は制御ゲート２３、ソース２４及びドレ
イン２５を構成している。そして、全体で、Ｅ2 ＰＲＯ
Ｍセルを構成している。
【００１７】以上のような構成において、次にその動作
を説明する。
を説明する。
【００１８】図１において、データラインバイアス回路
ＤＢＣからはメモリセルＣ１１〜Ｃｍｎに流れる電流に
より決まる電位ＶSAが、ダミーデータラインバイアス回
路ＤＤＢＣからはダミーセルＤＣ１〜ＤＣｍに流れる電
流によって決まる基準電位ＶREF 電位が、それぞれ差動
増幅回路ＳＡに加えられる。差動増幅回路ＳＡでは、そ
れらの２つの入力が比較され、メモリセルＣ１１〜Ｃｍ
ｎ中のデータが“１”または“０”と判定される。一
方、ダミーセルＤＣ１〜ＤＣｍには、消去ゲートが設け
られている。このため、ダミーセルは、メモリセルＣ１
１〜Ｃｍｎと同様に、消去される。また、ダミーセルＤ
Ｃ１〜ＤＣｍは、メモリセルＣ１１〜Ｃｍｎと同一形
状、同一サイズのセルとして構成されている。このた
め、中性状態のセルを用いた場合に避けられない、マス
クの合わせずれ等による容量結合のばらつきを抑えて、
そのばらつきに起因する電流のばらつきが抑制される。
ダミーセルを過消去状態として安定したセル電流を得る
ことができる。このセル電流の安定化により、最適な基
準電位ＶREF レベルの設定が可能となる。読み出し時の
基準電位ＶREF レベルの安定化により、“１”または
“０”の読み出しにおけるのマージン確保がでる。つま
り、バランスがとれ、高速の読み出し動作を実現するこ
とができる。
ＤＢＣからはメモリセルＣ１１〜Ｃｍｎに流れる電流に
より決まる電位ＶSAが、ダミーデータラインバイアス回
路ＤＤＢＣからはダミーセルＤＣ１〜ＤＣｍに流れる電
流によって決まる基準電位ＶREF 電位が、それぞれ差動
増幅回路ＳＡに加えられる。差動増幅回路ＳＡでは、そ
れらの２つの入力が比較され、メモリセルＣ１１〜Ｃｍ
ｎ中のデータが“１”または“０”と判定される。一
方、ダミーセルＤＣ１〜ＤＣｍには、消去ゲートが設け
られている。このため、ダミーセルは、メモリセルＣ１
１〜Ｃｍｎと同様に、消去される。また、ダミーセルＤ
Ｃ１〜ＤＣｍは、メモリセルＣ１１〜Ｃｍｎと同一形
状、同一サイズのセルとして構成されている。このた
め、中性状態のセルを用いた場合に避けられない、マス
クの合わせずれ等による容量結合のばらつきを抑えて、
そのばらつきに起因する電流のばらつきが抑制される。
ダミーセルを過消去状態として安定したセル電流を得る
ことができる。このセル電流の安定化により、最適な基
準電位ＶREF レベルの設定が可能となる。読み出し時の
基準電位ＶREF レベルの安定化により、“１”または
“０”の読み出しにおけるのマージン確保がでる。つま
り、バランスがとれ、高速の読み出し動作を実現するこ
とができる。
【００１９】さて、図１、図２に示すような回路構成及
びセル構成のＥ2 ＲＯＭにおいては、読み出し時におけ
る基準電位ＶREF は、図３（ｃ）に示すように、差動増
幅回路ＳＡに入力する“０”読み出し時の電位ＶSA0 と
“１”読み出し時の電位ＶSA1 の中間レベルに、設定さ
れる。ダミーセルＤＣ１〜ＤＣｍとして中性状態のセル
を用いた場合は、プロセスのばらつきにより基準電位Ｖ
REF は図３（ａ）、（ｂ）に示すように安定しない。し
かしながら、電気的に消去可能なダミーセルＤＣ１〜Ｄ
Ｃｍを用いると、過消去状態としてセル電流を安定化さ
せ、プロセスのばらつきの影響を受けない最適基準電位
ＶREF にレベル設定可能である。
びセル構成のＥ2 ＲＯＭにおいては、読み出し時におけ
る基準電位ＶREF は、図３（ｃ）に示すように、差動増
幅回路ＳＡに入力する“０”読み出し時の電位ＶSA0 と
“１”読み出し時の電位ＶSA1 の中間レベルに、設定さ
れる。ダミーセルＤＣ１〜ＤＣｍとして中性状態のセル
を用いた場合は、プロセスのばらつきにより基準電位Ｖ
REF は図３（ａ）、（ｂ）に示すように安定しない。し
かしながら、電気的に消去可能なダミーセルＤＣ１〜Ｄ
Ｃｍを用いると、過消去状態としてセル電流を安定化さ
せ、プロセスのばらつきの影響を受けない最適基準電位
ＶREF にレベル設定可能である。
【００２０】このように、電気的に消去可能なダミーセ
ルＤＣ１〜ＤＣｍを用いる方法は、ダミーデータライン
方式に限らず、固定基準電位ＶREF 方式でもよいし、ダ
ミーセルを用いて基準電位ＶREF を発生する全ての手段
に適用して有効である。
ルＤＣ１〜ＤＣｍを用いる方法は、ダミーデータライン
方式に限らず、固定基準電位ＶREF 方式でもよいし、ダ
ミーセルを用いて基準電位ＶREF を発生する全ての手段
に適用して有効である。
【００２１】図４は本発明の他の実施例に係る半導体メ
モリ装置の概略構成図である。本実施例の第１の実施例
と異なる点は、消去回路を本体セル側とダミーセル側に
分けた点にある。即ち、メモリセルＣ１１〜Ｃｍｎの消
去ゲートに本体セル消去回路ＣＥＣを接続し、ダミーセ
ルＤＣ１〜ＤＣｍの消去ゲートにダミーセル消去回路Ｄ
ＣＥＣを接続している。
モリ装置の概略構成図である。本実施例の第１の実施例
と異なる点は、消去回路を本体セル側とダミーセル側に
分けた点にある。即ち、メモリセルＣ１１〜Ｃｍｎの消
去ゲートに本体セル消去回路ＣＥＣを接続し、ダミーセ
ルＤＣ１〜ＤＣｍの消去ゲートにダミーセル消去回路Ｄ
ＣＥＣを接続している。
【００２２】つまり、メモリセルＣ１１〜Ｃｍｎは書き
込みや消去を繰り返し行なう。これに対して、ダミーセ
ルＤＣ１〜ＤＣｍは書き込むことはなくもっぱら消去の
みしか行なわない。このため、ダミーセルＤＣ１〜ＤＣ
ｍは数多くの消去サイクルを繰り返す必要はない。消去
サイクルによりかえって過消去ストレスがかかってしま
う。これに対し、図４のように、メモリセルＣ１１〜Ｃ
ｍｎの本体セル消去回路ＣＥＣと、ダミーセルＤＣ１〜
ＤＣｍのダミーセル消去回路ＤＣＥＣとを、個別に動作
可能にしておけば、ダミーセル消去回路ＤＣＥＣによる
ダミーセルＤＣ１〜ＤＣｍの消去はデバイスを使用する
際の初期状態を与えるために行ない、メモリセルＣ１１
〜Ｃｍｎの情報の書き換え時には消去しないようにする
ことができる。これにより、ダミーセルＤＣ１〜ＤＣｍ
への過消去ストレスが回避される。さらに、ダミーセル
ＤＣ１〜ＤＣｍの消去は、例えば、ダイソート時に行な
えるよう、専用パッドを設けてダミーセルのみの消去が
できるようにするか、テスト機能の１つとしてアドレス
ピンに高電圧を印加しダミーセルのみの消去ができるよ
うにしてダミーセルの初期化を計るようにしてもよい。
込みや消去を繰り返し行なう。これに対して、ダミーセ
ルＤＣ１〜ＤＣｍは書き込むことはなくもっぱら消去の
みしか行なわない。このため、ダミーセルＤＣ１〜ＤＣ
ｍは数多くの消去サイクルを繰り返す必要はない。消去
サイクルによりかえって過消去ストレスがかかってしま
う。これに対し、図４のように、メモリセルＣ１１〜Ｃ
ｍｎの本体セル消去回路ＣＥＣと、ダミーセルＤＣ１〜
ＤＣｍのダミーセル消去回路ＤＣＥＣとを、個別に動作
可能にしておけば、ダミーセル消去回路ＤＣＥＣによる
ダミーセルＤＣ１〜ＤＣｍの消去はデバイスを使用する
際の初期状態を与えるために行ない、メモリセルＣ１１
〜Ｃｍｎの情報の書き換え時には消去しないようにする
ことができる。これにより、ダミーセルＤＣ１〜ＤＣｍ
への過消去ストレスが回避される。さらに、ダミーセル
ＤＣ１〜ＤＣｍの消去は、例えば、ダイソート時に行な
えるよう、専用パッドを設けてダミーセルのみの消去が
できるようにするか、テスト機能の１つとしてアドレス
ピンに高電圧を印加しダミーセルのみの消去ができるよ
うにしてダミーセルの初期化を計るようにしてもよい。
【００２３】以上のように、ダミーセルＤＣ１〜ＤＣｍ
を電気的に消去することにより、セル電流を安定化で
き、マージンのある高速読み出しを行なうことができ
る。
を電気的に消去することにより、セル電流を安定化で
き、マージンのある高速読み出しを行なうことができ
る。
【００２４】図５は本発明の更に他の実施例に係る半導
体メモリ装置の概略構成図である。本実施例では先の各
実施例と異なり、メモリセルＣ１１〜Ｃｍｎやダミーセ
ルＤＣ１〜ＤＣｍとして、消去ゲートを使用せず、ドレ
インと浮遊ゲート間のトンネル電流で消去するタイプの
セルを用いた場合の構成である。このようにしたことか
ら、カラムデコーダＣＤ、トランスファーゲートＴＲ１
〜ＴＲｎおよび本体セル消去回路ＣＥＣを制御するため
の消去コントロール回路ＥＣＣと、トランスファーゲー
トＣＴＤＬ、ＴＲＤＬおよびダミーセル消去回路ＤＣＥ
Ｃを制御するためのダミーセル消去コントロール回路Ｄ
ＥＣＣと、が設けられている。
体メモリ装置の概略構成図である。本実施例では先の各
実施例と異なり、メモリセルＣ１１〜Ｃｍｎやダミーセ
ルＤＣ１〜ＤＣｍとして、消去ゲートを使用せず、ドレ
インと浮遊ゲート間のトンネル電流で消去するタイプの
セルを用いた場合の構成である。このようにしたことか
ら、カラムデコーダＣＤ、トランスファーゲートＴＲ１
〜ＴＲｎおよび本体セル消去回路ＣＥＣを制御するため
の消去コントロール回路ＥＣＣと、トランスファーゲー
トＣＴＤＬ、ＴＲＤＬおよびダミーセル消去回路ＤＣＥ
Ｃを制御するためのダミーセル消去コントロール回路Ｄ
ＥＣＣと、が設けられている。
【００２５】以上のような構成において、データの読み
出し時と書き込み時には、トランスファーゲートＴＲ１
〜ＴＲｎならびにＴＲＤＬはオフ状態となる。これによ
り、各データ線ＤＬ１〜ＤＬｎは独立の状態となる。こ
れにより、読み出し時や書き込み時には、各データ線を
任意の電位に設定可能である。メモリセルＣ１１〜Ｃｍ
ｎを消去する時には、消去コントロール回路ＥＣＣによ
って、カラムデコーダＣＤを通じてトランスファーゲー
トＣＴ１〜ＣＴｎをオフすると共に、トランスファーゲ
ートＴＲ１〜ＴＲｎをオンする。このオンにより、メモ
リセルＣ１１〜Ｃｍｎのドレインに接続されたデータ線
ＤＬ１〜ＤＬｎは、本体セル消去回路ＣＥＣに接続され
る。本体セル消去回路ＣＥＣからメモリセルＣ１１〜Ｃ
ｍｎのドレインに高電圧が印加され、各メモリセルＣ１
１〜Ｃｍｎが消去される。この時、トランスファーゲー
トＣＴ１〜ＣＴｎはオフしているので、消去用の高電圧
がデータラインバイアス回路ＤＢＣに加わることはな
い。一方、ダミーセルＤＣ１〜ＤＣｍを消去する時に
は、ダミーセル消去コントロール回路ＤＥＣＣにより、
トランスファーゲートＣＴＤＬをオフすると共にトラン
スファーゲートＴＲＤＬをオンする。これにより、ダミ
ーセルＤＣ１〜ＤＣｍのドレインに接続されたダミーデ
ータラインＤＤＬが、ダミーセル消去回路ＤＣＥＣに接
続される。この状態で、その消去回路ＤＣＥＣからダミ
ーセルＤＣ１〜ＤＣｍのドレインに高電圧を印加するこ
とにより、ダミーセルＤＣ１〜ＤＣｍが消去される。こ
の時、トランスファーゲートＣＴＤＬはオフしているの
で、消去用の高電圧がダミーデータラインバイアス回路
ＤＤＢＣに加わるのは防止される。
出し時と書き込み時には、トランスファーゲートＴＲ１
〜ＴＲｎならびにＴＲＤＬはオフ状態となる。これによ
り、各データ線ＤＬ１〜ＤＬｎは独立の状態となる。こ
れにより、読み出し時や書き込み時には、各データ線を
任意の電位に設定可能である。メモリセルＣ１１〜Ｃｍ
ｎを消去する時には、消去コントロール回路ＥＣＣによ
って、カラムデコーダＣＤを通じてトランスファーゲー
トＣＴ１〜ＣＴｎをオフすると共に、トランスファーゲ
ートＴＲ１〜ＴＲｎをオンする。このオンにより、メモ
リセルＣ１１〜Ｃｍｎのドレインに接続されたデータ線
ＤＬ１〜ＤＬｎは、本体セル消去回路ＣＥＣに接続され
る。本体セル消去回路ＣＥＣからメモリセルＣ１１〜Ｃ
ｍｎのドレインに高電圧が印加され、各メモリセルＣ１
１〜Ｃｍｎが消去される。この時、トランスファーゲー
トＣＴ１〜ＣＴｎはオフしているので、消去用の高電圧
がデータラインバイアス回路ＤＢＣに加わることはな
い。一方、ダミーセルＤＣ１〜ＤＣｍを消去する時に
は、ダミーセル消去コントロール回路ＤＥＣＣにより、
トランスファーゲートＣＴＤＬをオフすると共にトラン
スファーゲートＴＲＤＬをオンする。これにより、ダミ
ーセルＤＣ１〜ＤＣｍのドレインに接続されたダミーデ
ータラインＤＤＬが、ダミーセル消去回路ＤＣＥＣに接
続される。この状態で、その消去回路ＤＣＥＣからダミ
ーセルＤＣ１〜ＤＣｍのドレインに高電圧を印加するこ
とにより、ダミーセルＤＣ１〜ＤＣｍが消去される。こ
の時、トランスファーゲートＣＴＤＬはオフしているの
で、消去用の高電圧がダミーデータラインバイアス回路
ＤＤＢＣに加わるのは防止される。
【００２６】ダミーセルＤＣ１〜ＤＣｍは何回も繰り返
し消去する必要がない。このため、ダミーセルＤＣ１〜
ＤＣｍに過消去ストレスがかかるのを防止することがで
きる。そして、メモリセルＣ１１〜Ｃｍｎを電気的に消
去することにより、セル電流を安定でき、高マージンの
高速読み出しを実現することができる。
し消去する必要がない。このため、ダミーセルＤＣ１〜
ＤＣｍに過消去ストレスがかかるのを防止することがで
きる。そして、メモリセルＣ１１〜Ｃｍｎを電気的に消
去することにより、セル電流を安定でき、高マージンの
高速読み出しを実現することができる。
【００２７】なお、本実施例ではドレインと浮遊ゲート
間のトンネル電流によりセルを消去する例を挙げたが、
ソースと浮遊ゲート間の電界により消去するようにして
もよい。さらに、本体セルとダミーセルの構造や消去機
構が上記のものと異なる場合でも、基準電位を発生する
ためのセルトランジスタを消去、つまり浮遊ゲートに正
孔を蓄積する方法においても、本発明の思想は有効に適
用可能である。
間のトンネル電流によりセルを消去する例を挙げたが、
ソースと浮遊ゲート間の電界により消去するようにして
もよい。さらに、本体セルとダミーセルの構造や消去機
構が上記のものと異なる場合でも、基準電位を発生する
ためのセルトランジスタを消去、つまり浮遊ゲートに正
孔を蓄積する方法においても、本発明の思想は有効に適
用可能である。
【００２８】
【発明の効果】以上述べたように、本発明によれば、ダ
ミーセルを電気的に消去可能とすることにより、中性状
態のセルを用いて基準電位を得る場合に問題となったプ
ロセスのばらつき、例えばカプリング比のばらつき等が
抑えられ、安定したダミーセル電流が得られ、結果的に
安定した基準電位を得ることが可能であり、データの読
み出し時の“０”読み出しと“１”読み出しの間に十分
なマージンが確保でき、バランスの取れた高速な読み出
しが実現できる。
ミーセルを電気的に消去可能とすることにより、中性状
態のセルを用いて基準電位を得る場合に問題となったプ
ロセスのばらつき、例えばカプリング比のばらつき等が
抑えられ、安定したダミーセル電流が得られ、結果的に
安定した基準電位を得ることが可能であり、データの読
み出し時の“０”読み出しと“１”読み出しの間に十分
なマージンが確保でき、バランスの取れた高速な読み出
しが実現できる。
【図１】本発明の一実施例の概略構成図。
【図２】図１のメモリセルならびにダミーセルの構造を
示す平面図及びそのＡ−Ａ´線断面図である。
示す平面図及びそのＡ−Ａ´線断面図である。
【図３】基準電圧と“０”読み出しレベル、“１”読み
出しレベルの関係を示す線図である。
出しレベルの関係を示す線図である。
【図４】本発明の他の実施例の概略構成図である。
【図５】本発明のさらに他の実施例の概略構成図であ
る。
る。
ＣＤ カラムデコーダ ＲＤ ロウデコーダ ＤＢＣ データラインバイアス回路 ＳＡ 差動増幅回路 ＤＤＢＣ ダミーデータラインバイアス回路 ＣＴ１〜ＣＴｎ トランスファーゲート ＤＬ１〜ＤＬｎ データ線 ＷＬ１〜ＷＬｍ ワード線 Ｃ１１〜Ｃｍｎ メモリセル ＤＣ１〜ＤＣｍ ダミーセル ＤＤＬ ダミーデータライン ＥＣ 消去回路 ＣＴＤ トランスファーゲート ＣＥＣ 本体セル消去回路 ＤＣＥＣ ダミーセル消去回路 ＥＣＣ 消去コントロール回路 ＤＥＣＣ ダミーセル消去コントロール回路 ＴＲ１〜ＴＲｎ トランスファーゲート ＴＲＤＬ トランスファーゲート ＣＴＤＬ トランスファーゲート
Claims (5)
- 【請求項１】少なくとも浮遊ゲートと制御ゲートを有す
る不揮発性メモリセルの複数がマトリクス状に配列され
たメモリセルアレイと、 少なくとも浮遊ゲートと制御ゲートを有するダミーセル
と、 少なくとも１つの前記メモリセルを選択する選択回路
と、 前記選択されたメモリセルが導通状態にあるか否かを検
出するためのバイアス電圧を加えるデータラインバイア
ス回路と、 前記ダミーセルにバイアス電圧を加えてそのダミーセル
に電流を流すダミーデータラインバイアス回路と、 前記データラインバイアス回路が、前記選択されたメモ
リセルのオン、オフ状態に応じた値として出力する検知
電圧と、前記ダミーデータラインバイアス回路が、前記
ダミーセルに電流が流れることにより生じる基準電圧
と、がそれぞれ加えられる比較手段と、 前記メモリセル及び前記ダミーセルのそれぞれにおける
浮遊ゲートから電子を抽出可能な消去手段と、を備える
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記メモリセル及びダミーセルはそれぞれ
さらに消去ゲートを有し、それらの消去ゲートに前記消
去手段が接続されている、請求項１記載の装置。 - 【請求項３】前記消去手段は、メモリセル側消去手段と
ダミーセル側消去手段とを有し、前記メモリセル側消去
手段は前記メモリセルに接続され、前記ダミーセル側消
去手段は前記メモリセルに接続されている、請求項１記
載の装置。 - 【請求項４】前記メモリセル及びダミーセルはそれぞれ
さらに消去ゲートを有し、前記消去手段は、メモリセル
側消去手段とダミーセル側消去手段とを有し、前記メモ
リセル側消去手段は前記メモリセルの前記消去ゲートに
接続され、前記ダミーセル側消去手段は前記メモリセル
の前記消去ゲートに接続された、請求項１記載の装置。 - 【請求項５】前記ダミーセルは列方向に複数設けられて
おり、前記選択手段によって１つ宛選択される、請求項
１〜４のいずれかに記載の装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243687A JPH0696591A (ja) | 1992-09-11 | 1992-09-11 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243687A JPH0696591A (ja) | 1992-09-11 | 1992-09-11 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696591A true JPH0696591A (ja) | 1994-04-08 |
Family
ID=17107495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4243687A Pending JPH0696591A (ja) | 1992-09-11 | 1992-09-11 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696591A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855486A (ja) * | 1994-03-28 | 1996-02-27 | Sgs Thomson Microelettronica Spa | 不揮発性メモリセルの内容の差分評価の為の基準信号発生方法およびその発生回路 |
| US10176878B2 (en) | 2016-05-02 | 2019-01-08 | Samsung Electronics Co., Ltd. | Sense amplifier and memory device using the same |
-
1992
- 1992-09-11 JP JP4243687A patent/JPH0696591A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855486A (ja) * | 1994-03-28 | 1996-02-27 | Sgs Thomson Microelettronica Spa | 不揮発性メモリセルの内容の差分評価の為の基準信号発生方法およびその発生回路 |
| US10176878B2 (en) | 2016-05-02 | 2019-01-08 | Samsung Electronics Co., Ltd. | Sense amplifier and memory device using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |