JPH0554682A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【構成】 フラッシュＥＥＰＲＯＭのメモリセルアレイ
が４つのブロックに分割される。各ブロックごとに、ソ
ース線スイッチを介して消去電圧を受けるように接続さ
れたソース線が設けられる。各ソース線は、各ブロック
内のメモリトランジスタのソースに接続される。消去電
圧をソース線に対し選択的に与えることにより、ブロッ
ク単位でストアされたデータを一括消去することができ
る。これに加えて、各ブロックごとにＸデコーダが設け
られているので、消去動作の対象とならないブロックに
ついて読出し動作を行なうことができる。 【効果】 メモリセルアレイの異なったブロックに対
し、消去動作および読出し動作を同時に（または並行し
て）行なうことができるので、高速処理の要求に対応す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体メモ
リに関し、特に、複数のブロックに分けられたメモリア
レイに対しブロック単位で消去動作および読出し動作を
同時に実行できる不揮発性半導体メモリに関する。

【０００２】

【従来の技術】図７は従来のフラッシュＥＥＰＲＯＭの
概略ブロック図である。この図７に示したフラッシュＥ
ＥＰＲＯＭはＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２３，
Ｎｏ．５，Ｏｃｔｏｂｅｒ １９８８．１１５７頁〜１
１６３頁に示されているものである。図７を参照して、
メモリセルアレイの周辺にはＹゲート２とソース線スイ
ッチ３とＸデコーダ４と、Ｙデコーダ５とが設けられて
いる。Ｘデコーダ４およびＹデコーダ５にはアドレスレ
ジスタ６が接続され、外部から入力されたアドレス信号
が入力される。メモリセルアレイ１にはＹゲート２を介
して書込み回路７とセンスアンプ８とが接続される。書
込み回路７とセンスアンプ８は入出力バッファ９に接続
される。

【０００３】プログラム電圧発生回路１０とベリファイ
電圧発生回路１１が設けられていて、外部から供給され
た電源Ｖｃｃ，Ｖｐｐとは異なる電圧が発生され、この
電圧がＹゲート２とＸデコーダ４などに与えられる。外
部から入力されたデータにより、動作モードの設定を行
なうコマンドレジスタ１２とコマンドデコーダ１３が設
けられていて、さらに制御回路１４には外部から制御信
号／ＷＥ，／ＣＥ，／ＯＥが与えられる。

【０００４】図８は図７示したメモリセルの断面図であ
る。図８を参照して、メモリセルは半導体基板１５上に
形成されたフローティングゲート１６とコントロールゲ
ート１７とソース拡散領域１８とドレイン拡散領域１９
とを含む。フローティングゲート１６と基板１５との間
の酸化膜厚はたとえば１００Åくらいに薄く、トンネル
現象を利用したフローティングゲート１６の電子の移動
を可能としている。メモリセル１の動作は次のようにな
る。すなわち、プログラム時には、ドレイン１９に６．
５Ｖ程度のプログラム電圧が与えられ、コントロールゲ
ート１７にはＶｐｐ（１２Ｖ）が与えられ、ソース１８
は接地される。このため、メモリセル１がオンして電流
が流れる。このとき、ドレイン１９の近傍でアバランシ
ェ降伏が生じ、電子，ホール対が発生する。ホールは基
板１５を通じて接地電位に流れ、電子はチャネル方向に
流れてドレイン１９に流れ込む。そして一部の電子はフ
ローティングゲート１６とドレイン１９との間の電界で
加速されてフローティングゲート１６に注入される。こ
のようにして、メモリセル１のしきい値電圧を上げる。
これを情報“０”の記録と定義される。

【０００５】一方、消去はドレイン１９をオープンに
し、コントロールゲート１７を接地し、ソース１８にＶ
ｐｐを印加して行なわれる。ソース１８とフローティン
グゲート１６との間の電位差のため、トンネル現象が生
じ、フローティングゲート１６中の電子の引き抜きが起
こる。このようにして、メモリセル１のしきい値が下が
る。これを情報“１”の記憶と定義する。

【０００６】図９は図７に示したメモリセルアレイの構
成を示す図である。図９を参照して、メモリセルアレイ
はそのドレインがビット線２４に接続され、コントロー
ルゲートがワード線２５に接続されている。ワード線２
５はＸデコーダ４に接続され、ビット線２４はＹデコー
ダ５の出力がそのゲートに入力されるＹゲートトランジ
スタ２６を介してＩ／Ｏ線２７に接続される。Ｉ／Ｏ線
２７にはセンスアンプ８および書込み回路７が接続さ
れ、ソース線２８はソース線スイッチ３に接続されてい
る。

【０００７】次に、図７ないし図９を参照して従来のフ
ラッシュＥＥＰＲＯＭの動作について説明する。まず、
図９に示した点線で囲まれたメモリセル１にデータを書
込む場合の動作について説明する。外部から入力された
データに応じて、書込み回路７が活性化され、Ｉ／Ｏ線
２７にプログラム電圧が供給される。同時に、アドレス
信号によりＹデコーダ５およびＸデコーダ４を介してＹ
ゲート２６，ワード線２５が選択され、Ｖｐｐがメモリ
セル１に印加される。ソース線２８はプログラム時には
ソース線スイッチ３により接地される。このようにし
て、図９中の１個のセルのみに電流が流れ、ホットエレ
クトロンが発生し、そのしきい値電圧が高くなる。

【０００８】一方、消去は以下のようにして行なわれ
る。まず、Ｘデコーダ４およびＹデコーダ５が非活性化
され、すべてのメモリセル１が非選択にされる。すなわ
ち、各メモリセルのワード線２５が接地され、ドレイン
はオープンにされる。一方、ソース線２８にはソース線
スイッチ３により高電圧が与えられる。このようにし
て、トンネル現象によりメモリセルアレイ１のしきい値
は低い方にシフトする。ソース線２８は共通であるた
め、消去はすべてのメモリセルアレイへ一括して行なわ
れる。

【０００９】次に、読出し動作について説明する。書込
み動作と同様にして、第６図の点線で囲まれたメモリセ
ルの読出しについて説明する。まず、アドレス信号がＹ
デコーダ５とＸデコーダ４とによってデコードされ、選
択されたＹゲート２６とワード線２５が“Ｈ”となる。
このとき、ソース線２８はソース線スイッチ３によって
接地される。このようにして、メモリセルにデータが書
込まれてそのしきい値が高ければ、メモリセルのコント
ロールゲートにワード線２５から“Ｈ”レベル信号が与
えられてもメモリセルはオンせず、ビット線２４からソ
ース線２８に電流は流れない。

【００１０】一方、メモリセルが消去されているときに
は、逆にメモリセルはオンするため、ビット線２４から
ソース線２８に電流が流れる。メモリセルを介して電流
が流れるか否かをセンスアンプ８で検出し、読出しデー
タ“１”，“０”が得られる。このようにして、フラッ
シュＥＥＰＲＯＭのデータの書込みおよび読出しが行な
われる。

【００１１】ところで、ＲＯＭの他の例として、紫外線
を照射することによってデータを消去するＥＰＲＯＭが
ある。このようなＥＰＲＯＭでは、フローティングゲー
トは電気的に中性になると、それ以上にはフローティン
グゲートから電子が引き抜かれず、メモリトランジスタ
のしきい値は１Ｖ程度以下にはならない。一方、トンネ
ル現象を利用した電子の引き抜きでは、フローティング
ゲートから電子が過剰に引き抜かれ、フローティングゲ
ートが正に帯電してしまうということが起こる。この現
象を過消去または過剰消去と称する。

【００１２】メモリトランジスタのしきい値が負になっ
てしまうと、その後の読出し，書込みに支障をきたす。
すなわち、読出し時に非選択でワード線レベルが“Ｌ”
レベルであり、メモリトランジスタのコントロールゲー
ト線に印加される信号のレベルが“Ｌ”レベルであって
もそのメモリトランジスタを介してビット線２４から電
流が流れてしまうので、同一ビット線の読出しを行なお
うとするメモリセルが書込み状態でしきい値が高くとも
“１”を読出してしまう。また、書込み時においても過
消去されたメモリセルを介してリーク電流が流れるた
め、書込み特性が劣化し、さらには書込み不能になって
しまう。

【００１３】このため、消去後に読出しを行なって、消
去が正しく行なわれたか否かをチェック（以下、消去ベ
リファイと称する）し、消去されないビットがある場合
には再度消去を行なう方法をとって、メモリセルに余分
な消去パルスが印加されるのを防ぐ方法がとられてい
る。

【００１４】図１０および図１１は上述のベリファイ動
作を含んだ消去およびプログラムのフロー図を示し、図
１２および図１３はそれらをタイミング図に示したもの
である。

【００１５】次に、図７，図１０，図１１，図１２およ
び図１３を参照して、書込み，消去の動作について説明
する。従来のフラッシュＥＥＰＲＯＭにおいては、書込
み，消去のモード設定は入力データの組合わせで行なわ
れる。つまり、書込みイネーブル信号／ＷＥの立上がり
のデータによってモード設定が行なわれる。まず、図１
２を参照して書込みの場合について説明する。初めに、
Ｖｃｃ，Ｖｐｐがステップ（図示ではＳと略称する）Ｓ
１において立上げられ、続いてステップＳ２において書
込みイネーブル信号／ＷＥが立下げられる。その後、書
込みイネーブル信号／ＷＥの立上がりのタイミングで入
力データ４０_H がコマンドレジスタ１２にラッチされ
る。その後、入力データがコマンドデコーダ１３によっ
てデコードされ、動作モードがプログラムモードにされ
る。

【００１６】次に、ステップＳ３において、書込みイネ
ーブル信号／ＷＥが再度立下げられ、アドレスレジスタ
６に外部からの入力アドレスがラッチされ、書込みイネ
ーブル信号ＷＥの立上がりでデータが書込み回路７にラ
ッチされる。次に、プログラム電圧発生回路１０からプ
ログラムパルスが発生され、Ｘデコーダ４およびＹデコ
ーダ５に印加される。このようにして、前述のごとくプ
ログラムが行なわれる。

【００１７】次に、書込みイネーブル信号／ＷＥが立下
げられ、入力データ（ＣＯ_H ）が入力されてコマンドレ
ジスタ１２にラッチされる。続いて、書込みイネーブル
信号／ＷＥの立上がりとともに、動作モードがプログラ
ムベリファイモードとなる（Ｓ６）。このとき、ベリフ
ァイ電圧発生回路１１によってチップ内部でプログラム
ベリファイ電圧が（〜６．５Ｖ）が発生され、Ｘデコー
ダ４とＹデコーダ５とに与えられる。このため、メモリ
セルアレイ１のコントロールゲートに与えられる電圧が
通常の読出し時（〜５Ｖ）より高くなり、不十分なしき
い値シフトを示すものはオンしやすくなり、書込み不良
を発見できるようになる。

【００１８】次に、ステップＳ７で読出しを行なって、
書込みデータのチェックを行なう。ステップＳ８におい
て書込み不良であることが判別されれば、さらにステッ
プＳ２〜Ｓ７の処理を行なって書込みを行なう。書込み
がなされていれば、ステップＳ９においてモードを読出
しモードにセットし、プログラムを終了する。

【００１９】次に図１３を参照して、消去動作について
説明する。まず、ステップＳ１０において、Ｖｃｃ，Ｖ
ｐｐが立上げられ、続いて前述の書込みフロー処理に従
って、ステップＳ１１で全ビットに“０”の書込みを行
なう。消去されたメモリセルをさらに消去すると、メモ
リセルアレイ１が過消去されるためである。次に、書込
みイネーブル信号／ＷＥを立下げて消去コマンドを入力
する。すなわち、ステップＳ１２において、（２０_H ）
を入力する。続いて、ステップＳ１３において、消去確
認のコマンド入力が行なわれ、書込みイネーブル信号／
ＷＥの立上がりとともに内部で消去パルスが発生され
る。すなわち、ソース線のスイッチ３を介してメモリセ
ルアレイ１のソースにＶｐｐが与えられる。その後、書
込みイネーブル信号／ＷＥの立下がりまでソース線２８
にＶｐｐが印加される。同時に、その立下がりでアドレ
スもアドレスレジスタ６にラッチされる。ステップＳ１
５において書込みイネーブル信号／ＷＥの立上がりで消
去ベリファイコマンド（ＡＯ _H ）が入力され、消去ベリ
ファイモードに設定される。

【００２０】消去ベリファイモードでは、ベリファイ電
圧発生回路１１によって消去ベリファイ電圧（〜３．２
Ｖ）がＸデコーダ４とＹゲート２とに与えられる。この
ため、メモリセルアレイ１のコントロールゲートに与え
られる電圧が通常の読出し時（５Ｖ）より低くなり、消
去不十分なメモリセルはオンしにくくなる。このように
して、消去の確認をより確実に行なえるようになる。

【００２１】次に、ステップＳ１６において読出しを行
ない、実際に消去の確認が行なわれる。ステップＳ１７
において消去不十分であることが判別されれば、さらに
消去を繰り返し、消去が十分であれば、ステップＳ１８
においてアドレスをインクリメントし、次のアドレスの
消去データのベリファイが行なわれる。ステップＳ１９
においてベリファイしたアドレスが最終であることが判
別されると、ステップＳ２０において動作モードを読出
しモードに設定して一連の動作を終了する。

【００２２】図１４は、セクタ単位で消去可能な従来の
フラッシュＥＥＰＲＯＭのブロック図である。このブロ
ック図は、１９９０年シンポジウム・オン・ＶＬＳＩ・
サーキッツにおける論文（１０３頁ないし１０４頁）に
示されている。図１４を参照して、このフラッシュＥＥ
ＰＲＯＭは、アドレスバッファ３０と、３２本の出力ワ
ード線ＸＷ０ないしＸＷ３１を備えたＸデコーダ３１
と、６４個のセグメントに分割されたメモリセルアレイ
３２と、Ｙデコーダ３３と、センスアンプ３４と、ビッ
ト線ラッチ回路２９と、入出力バッファ９とを含む。こ
のフラッシュＥＥＰＲＯＭは、４メガビットのメモリ容
量を有している。メモリセルアレイ３２内の各セグメン
トは、３２本のワード線を備えており、各ワード線はＸ
デコーダ３１の出力ワード線ＸＷ０ないしＸＷ３１に接
続される。

【００２３】したがって、Ｘデコーダ３１の１本の出力
ワード線は、１つのセグメント当り、２５６バイト（＝
２キロビット＝（４メガビット／６４）／３２）のデー
タを扱う。その結果、チップ全体では、１６キロバイト
（＝２５６バイト×６４セグメント）のデータを扱う。
Ｘデコーダ３１の１本の出力ワード線で扱うことのでき
るデータまたはメモリセルの単位（＝１６キロバイト）
を、以下の説明では「セクタ」と呼ぶ。フラッシュＥＥ
ＰＲＯＭは、通常、チップにおいてストアされた全デー
タの一括消去のみ可能であるが、後述するような電位を
各ワード線に与えることにより、セクタ単位で消去する
ことができる。

【００２４】ビット線ラッチ回路２９は、ページ書込み
におけるデータを一時的に保持するために設けられてお
り、１つのサイクルで最大２５６バイトのデータの書込
みが可能となる。センスアンプ３４は、読出し動作にお
いて選択されたメモリセルに電流が流れるか否かを検出
することにより、ストアされていたデータを読出す。入
出力バッファ９は、センスアンプ３４を介してメモリセ
ルアレイ３２に接続され、かつ入出力データ端子Ｄ０な
いしＤ７に接続される。

【００２５】図１５は、図１４に示したメモリセルアレ
イ３２の１つのセグメント内の回路図である。図１５を
参照して、各メモリセル（すなわちメモリトランジス
タ）は、ｎ⁺ 拡散埋込層により形成されたローカルビッ
ト線ＬＢおよびローカルソース線ＬＳの間に設けられ
る。各ＮＭＯＳトランジスタ３５は、セグメントセレク
トデコーダ（図示せず）から出力されるセグメントセレ
クト信号ＳＳに応答して、選択されたセグメントのロー
カルビット線ＬＢを金属配線のグローバルビット線（図
示せず）に接続する。また、各ＮＭＯＳトランジスタ３
６は、コモンソースセレクト信号ＣＳＳに応答して、ロ
ーカルソース線ＬＳをコモンソース線ＣＳに接続する。

【００２６】図１５中に、セクタ単位で消去動作が行な
われるときに与えられる各信号の電位が括弧内に示され
ている。図１５において点線で囲まれたメモリセルを含
むセクタの消去が行なわれる場合では、−１１ボルトの
電位Ｖｅｅがワード線ＸＷ１に与えられ、他のワード線
ＸＷ０およびＸＷ２ないしＸＷ３１に電源電位Ｖｃｃが
与えられる。また、コモンソース線ＣＳに電源電位Ｖｃ
ｃが与えられる。コモンソースセレクト信号ＣＳＳにも
電位Ｖｃｃが与えられるので、トランジスタ３６がオン
し、すべてのメモリトランジスタのソースに電源電位Ｖ
ｃｃが与えられる。一方、トランジスタ３５のゲートに
は、電位Ｖｓｓが与えられるので、トランジスタ３５が
オフし、したがって、すべてのメモリトランジスタのド
レインがフローティング状態にもたらされる。その結
果、選択されたセクタにおいてメモリトランジスタのコ
ントロールゲートとソースとの間に１６ボルトの電位差
が生じ、フローティングゲートから電子が引抜かれる。
すなわち、データの消去が行なわれる。

【００２７】一方、セクタ消去が行なわれているとき、
非選択のワード線ＸＷ０およびＸＷ２ないしＸＷ３１に
接続されたメモリトランジスタでは、コントロールゲー
トとソースとの間の電位差が０Ｖであり、電子の注入ま
たは引抜きが生じない。

【００２８】ブロック消去およびセクタ消去について
は、従来から定義が明確にされておらず、一般的には、
分割して消去するときのメモリセルの単位が大きいもの
をブロック消去と呼び、小さいものをセクタ消去と読ん
でいる。

【００２９】

【発明が解決しようとする課題】以上に説明した従来の
フラッシュＥＥＰＲＯＭでは、ブロック消去またはセク
タ消去が行なわれるとき、消去の対象とされないブロッ
クまたはセクタについては何らアクセスがなされていな
い。消去動作を行なうには、一般に比較的長い時間を要
する（たとえば内部の消去信号で１０ｍｓ）。したがっ
て、近年のマイクロプロセッサの高速化が進む中で、フ
ラッシュＥＥＰＲＯＭのデータの消去に要する時間が長
いことが課題とされている。したがって、部分的な消去
動作が行なわれている際に、残された部分について別の
アクセス、たとえば読出しが可能であれば、消去時間が
長いという問題を少しでも緩和することができる。

【００３０】この発明は、上記のような課題を解決する
ためになされたもので、メモリアレイブロックをブロッ
ク単位で消去可能な不揮発性半導体メモリにおいて、消
去の対象とされないメモリアレイブロックにおいて読出
し動作を行なうことを目的とする。

【００３１】

【課題を解決するための手段】この発明に係る不揮発性
半導体メモリは、各々が行および列に配設された複数の
メモリトランジスタを備えた複数のメモリアレイブロッ
クと、各々が複数のメモリアレイブロックの対応する１
つ内のすべてのメモリトランジスタのソースに接続され
た複数のソース線と、外部から与えられる消去コマンド
に従って、複数のソース線のうちの対応する１本に選択
的に消去電圧を与えることにより、外部から指定された
メモリアレイブロック内にストアされたデータをメモリ
アレイブロック単位で選択的に一括消去する選択的ブロ
ック消去手段と、外部から与えられる読出しアドレスに
応答して、外部から指定されたメモリアレイブロックを
除くメモリアレイブロック内にストアされたデータを読
出す読出し手段とを含む。選択的ブロック消去手段およ
び読出し手段は、同時に動作する。

【００３２】

【作用】この発明における不揮発性半導体メモリでは、
複数のメモリアレイブロックごとにソース線が設けられ
ているので、外部から指定されたメモリアレイブロック
に接続されたソース線に選択的に消去電圧を与えること
により、そのメモリアレイブロック内にストアされたデ
ータを選択的に一括消去することができる。一方、消去
の対象とされていないメモリアレイブロックの選択線に
は、消去電圧が与えられないので、読出し手段による読
出し動作が可能となる。

【００３３】

【実施例】図２は、この発明の一実施例を示すフラッシ
ュＥＥＰＲＯＭのブロック図である。図２を参照して、
改善されたメモリセルアレイ１′は、４つのブロックＢ
Ｌ１ないしＢＬ４に分割されている。４つのブロックＢ
Ｌ１ないしＢＬ４に対応して、ソース線スイッチＳＳ１
ないしＳＳ４が設けられており、ソース線スイッチＳＳ
１ないしＳＳ４を介して外部から与えられる消去電圧Ｖ
ｐｐがブロックＢＬ１ないしＢＬ４にそれぞれ与えら
る。消去／読出し制御回路５０が新たに設けられてお
り、ソース線スイッチＳＳ１ないしＳＳ４は、消去／読
出し制御回路５０から発生されるブロック選択信号ＢＳ
１ないしＢＳ４に応答して動作する。

【００３４】図１は、図２に示したメモリアレイブロッ
クと各デコーダ５，４１ないし４４との関係を示す模式
的な回路図である。図１を参照して、メモリセルアレイ
の４つのブロックＢＬ１ないしＢＬ４に対応して４つの
Ｘデコーダ４１ないし４４がそれぞれ設けられている。
Ｘデコーダ４１ないし４４は、図２に示したＸデコーダ
４′に相当する。各ブロックＢＬ１ないしＢＬ４には、
図面を簡単化するため、６つのメモリトランジスタ（ま
たはセル）が示されている。各Ｘデコーダ４１ないし４
４は、ワード線を介して対応するブロックＢＬ１ないし
ＢＬ４内のメモリトランジスタに接続されている。各ブ
ロックＢＬ１ないしＢＬ４ごとにソース線ＳＬ１ないし
ＳＬ４が設けられており、各ソース線ＳＬ１ないしＳＬ
４は対応するソース線スイッチＳＳ１ないしＳＳ４に接
続される。各ブロックＢＬ１ないしＢＬ４において、す
べてのメモリトランジスタのソースが対応するソース線
ＳＬ１ないしＳＬ４に接続される。

【００３５】Ｙデコーダ５の出力線Ｙ１０１，Ｙ１０
２，Ｙ２０１，…Ｙ４０２は、対応するＹゲートトラン
ジスタ１０１，１０２，２０１，…４０２のゲートに接
続される。これらのＹゲートトランジスタを介して、ブ
ロックＢＬ１ないしＢＬ４とＩ／Ｏ線２７との間でデー
タの伝送が行なわれる。

【００３６】図３は、図２に示した消去／読出し制御回
路５０の回路ブロック図である。図３を参照して、消去
／読出し制御回路５０は、図２に示したコマンドデコー
ダ１３′から与えられる信号に応答して、消去されるべ
きブロックを選択するブロック選択信号ＢＳ１ないしＢ
Ｓ４を出力するソース線スイッチ選択回路５１と、消去
アドレスと読出しアドレスとの間の不一致を検出するア
ドレス不一致検出回路５２と、アドレス不一致検出回路
５２から与えられる不一致検出信号ＮＣに応答して、図
２に示したセンスアンプ８を活性化させるセンスアンプ
活性化回路５３とを含む。

【００３７】動作において、消去されるべきブロックに
関するデータは、外部から与えられるブロック選択コマ
ンドに含まれており、コマンドデコーダ１３′が与えら
れたコマンドをデコードすることにより消去アドレスを
得る。消去アドレスは、ソース線スイッチ選択回路５１
およびアドレス不一致検出回路５２に与えらる。ソース
線スイッチ選択回路５１は、与えられた消去アドレスに
応答して、ブロック選択信号を出力する。たとえば、外
部からブロックＢＬ１が消去されるべきブロックとして
選択された場合では、ソース線スイッチ選択回路５１が
高レベルのブロック選択信号ＢＳ１を出力する。

【００３８】アドレス不一致検出回路５２は、上記の消
去動作と同時に（または並行して）なされるべき読出し
動作のための読出しアドレスを、アドレスレジスタ６を
介して外部から受ける。アドレス不一致検出回路５２
は、消去アドレスと読出しアドレスとの不一致を検出
し、不一致が検出される場合のみ不一致検出信号ＮＣを
出力する。センスアンプ活性化回路５３は、不一致検出
信号ＮＣに応答してセンスアンプ８を活性化させる。し
たがって、消去動作が行なわれていない、前述の例では
ブロックＢＬ２，ＢＬ３およびＢＬ４に対して、外部か
ら与えられた読出しアドレスに基づく読出し動作が行な
われ、読出されたデータ信号は、活性化されたセンスア
ンプ８により増幅される。もし、消去アドレスと読出し
アドレスとが一致するとき、センスアンプ８はセンスア
ンプ活性化回路５３により活性化されない。

【００３９】図４は、図２に示したフラッシュＥＥＰＲ
ＯＭの動作を説明するためのタイミングチャートであ
る。図１および図４を参照して、以下にフラッシュＥＥ
ＰＲＯＭの動作について説明する。ステップＳ２０およ
びＳ２１において、消去コマンドＥＲＣ（２０_H ）が入
力される。次に、ステップＳ２２において、ブロック選
択コマンドＢＳＣが入力される。消去コマンドＥＲＣお
よびブロック選択コマンドＢＳＣは、いずれも図２に示
したコマンドデコーダ１３′に与えられ、そこでデコー
ドされる。ステップＳ２３では、選択されたブロックに
おいて消去動作が開始される。

【００４０】前述の例では、ブロックＢＬ１において消
去動作が行なわれる。すなわち、図１に示したソース線
スイッチＳＳ１のみがオンするので、ソース線ＳＬ１に
消去電圧Ｖｐｐ（＝１２ボルト）が与えられる。トラン
ジスタ１０１および１０２がオフし、ブロックＢＬ１内
のすべてのビット線がフローティング状態にもたらされ
る。これに加えて、Ｘデコーダにより、ブロックＢＬ１
内のすべてのワード線ＷＬ１１ないしＷＬ１３に０ボル
トの電位が与えられる。したがって、ブロックＢＬ１内
において消去動作が行なわれる。

【００４１】ステップ２３においてブロックＢＬ１の消
去動作が行なわれる一方、残されたブロックＢＬ２，Ｂ
Ｌ３およびＢＬ４において、読出し動作が行なわれる。
ブロックＢＬ２，ＢＬ３およびＢＬ４では、ソース線Ｓ
Ｌ２，ＳＬ３およびＳＬ４が接地され、外部から与えら
れる読出しアドレス信号ＡＤＲに応答して、Ｙデコーダ
５およびＸデコーダ４２，４３および４４が動作し、読
出し動作が行なわれる。その結果、ステップＳ２３にお
いて、読出されたデータＤＲが出力される。

【００４２】図５は、この発明の別の実施例を示すフラ
ッシュＥＥＰＲＯＭのブロック図である。この実施例で
は、消去アドレスＡＤＥがコマンドデコーダ１３から与
えられるのではなく、アドレスレジスタ６およびＹデコ
ーダ５を介して消去／読出し制御回路５０′に与えられ
る点に特徴がある。消去／読出し制御回路５０′は、消
去アドレスＡＤＥに応答して、消去されるべきブロック
に対して消去動作を行ない、他方、読出しアドレスＡＤ
Ｒに応答して、他のブロックに対し読出し動作を行な
う。

【００４３】図６は、ブロックＢＬ１について消去動作
が行なわれる一方、他のブロックＢＬ２，ＢＬ３および
ＢＬ４につい読出し動作が行なわれる場合のタイミング
チャートである。図６を参照して、ステップＳ２４およ
びＳ２５において消去コマンドＥＲＣが与えられる。ス
テップＳ２５では、さらに消去アドレスＡＤＥが与えら
れる。ステップＳ２６において、消去アドレスＡＤＥに
基づいてブロックＢＬ１の消去が行なわれ同時に（また
は並行して）、読出しアドレスＡＤＲに基づいて他のブ
ロックＢＬ２，ＢＬ３およびＢＬ４に対して読出し動作
が行なわれる。

【００４４】このように、図２および図５に示したフラ
ッシュＥＥＰＲＯＭでは、メモリセルアレイ１′の選択
されたブロックにおいて消去動作が行なわれる一方、こ
れと同時に（または並行して）消去動作の対象とされな
いブロックについて読出し動作を行なうことができる。
したがって、データの消去を行なうのに従来とほぼ同じ
時間を要するのであるが、その期間を利用してデータの
読出しが行なえるので、マイクロプロセッサの高速化が
進む中で、処理速度を向上させるのに貢献することがで
きる。

【００４５】

【発明の効果】以上のように、この発明によれば、外部
から指定されたメモリアレイブロック内にストアされた
データをメモリアレイブロック単位で選択的に一括消去
する選択的ブロック消去手段を設け、それ以外のメモリ
アレイブロック内にストアされたデータを読出す読出し
手段を設けたので、高速動作の要求に対し対応できる不
揮発性半導体メモリが得られた。

【図面の簡単な説明】

【図１】図２に示したメモリアレイブロックと各デコー
ダとの関係を示す模式的な回路図である。

【図２】この発明の一実施例を示すフラッシュＥＥＰＲ
ＯＭのブロック図である。

【図３】図２に示した消去／読出し制御回路の回路ブロ
ック図である。

【図４】図２に示したフラッシュＥＥＰＲＯＭの動作を
説明するためのタイミングチャートである。

【図５】この発明の別の実施例を示すフラッシュＥＥＰ
ＲＯＭのブロック図である。

【図６】図５に示したフラッシュＥＥＰＲＯＭの動作を
説明するためのタイミングチャートである。

【図７】従来のフラッシュＥＥＰＲＯＭのブロック図で
ある。

【図８】フラッシュＥＥＰＲＯＭに適用されるメモリセ
ルの断面構造図である。

【図９】図７に示したメモリセルアレイ周辺の回路図で
ある。

【図１０】従来のフラッシュＥＥＰＲＯＭの消去動作を
説明するためのフロー図である。

【図１１】従来のフラッシュＥＥＰＲＯＭのプログラム
動作を説明するためのフロー図である。

【図１２】従来のフラッシュＥＥＰＲＯＭの書込み動作
を説明するためのタイミングチャートである。

【図１３】従来のフラッシュＥＥＰＲＯＭの消去動作を
説明するためのタイミングチャートである。

【図１４】セクタ単位で消去可能な従来のフラッシュＥ
ＥＰＲＯＭのブロック図である。

【図１５】図１４に示したメモリセルアレイの１つのセ
グメント内の回路図である。

【符号の説明】

１′ ４つのブロックに分割されたメモリセルアレイ ３′ ブロックごとに設けられたソース線スイッチ ４′ ブロックごとに設けられたＸデコーダ ５ Ｙデコーダ ８ センスアンプ ５０ 消去／読出し制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートを有するメモリト
   ランジスタを含む不揮発性半導体メモリであって、 各々が、行および列に配設された複数の前記メモリトラ
   ンジスタを備えた複数のメモリアレイブロックと、 各々が、前記複数のメモリアレイブロックの対応する１
   つ内のすべてのメモリトランジスタのソースに接続され
   た複数のソース線と、 外部から与えられる消去コマンドに従って、前記複数の
   ソース線のうちの対応する１本に選択的に消去電圧を与
   えることにより、外部から指定されたメモリアレイブロ
   ック内にストアされたデータをメモリアレイブロック単
   位で選択的に一括消去する選択的ブロック消去手段と、 外部から与えられる読出しアドレスに応答して、前記外
   部から指定されたメモリアレイブロックを除くメモリア
   レイブロック内にストアされたデータを読出す読出し手
   段とを含み、 前記選択的ブロック消去手段および前記読出し手段は、
   同時に動作する、不揮発性半導体メモリ。