JPH1145588A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1145588A JPH1145588A JP21602297A JP21602297A JPH1145588A JP H1145588 A JPH1145588 A JP H1145588A JP 21602297 A JP21602297 A JP 21602297A JP 21602297 A JP21602297 A JP 21602297A JP H1145588 A JPH1145588 A JP H1145588A
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- G11C2216/18—Flash erasure of all the cells in an array, sector or block simultaneously
Abstract
(57)【要約】
【課題】消去から消去ベリファイ移行時の電源及び接地
電位ゆれによる読出し不良を低減する電気的に書込消去
可能な不揮発性半導体記憶装置の提供。 【解決手段】メモリセルソース線と接地電位間に電源駆
動能力の異なるトランジスタを並列接続する。具体的に
は消去パルス印加から消去ベリファイへの移行時に電流
駆動能力の小さいｎ型トランジスタを導通状態にし、メ
モリセルソース線の電位をゆっくり引き抜き、その後電
流駆動能力の大きいｎ型トランジスタを導通状態にし、
メモリセルソース線の電位を接地電位にして読み出しを
行ない、メモリセルソース線の電位の急激な引き抜きが
なくなり、電源及び接地電位のゆれもなくなり正常な読
み出しが可能となる。
電位ゆれによる読出し不良を低減する電気的に書込消去
可能な不揮発性半導体記憶装置の提供。 【解決手段】メモリセルソース線と接地電位間に電源駆
動能力の異なるトランジスタを並列接続する。具体的に
は消去パルス印加から消去ベリファイへの移行時に電流
駆動能力の小さいｎ型トランジスタを導通状態にし、メ
モリセルソース線の電位をゆっくり引き抜き、その後電
流駆動能力の大きいｎ型トランジスタを導通状態にし、
メモリセルソース線の電位を接地電位にして読み出しを
行ない、メモリセルソース線の電位の急激な引き抜きが
なくなり、電源及び接地電位のゆれもなくなり正常な読
み出しが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き込み
及び消去可能な不揮発性半導体記憶装置に関し、特にそ
の消去回路に関する。
及び消去可能な不揮発性半導体記憶装置に関し、特にそ
の消去回路に関する。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置は、例え
ば図５に示すように、データを記憶するためのメモリセ
ルアレイ３１２と、外部アドレス信号を入力とし、内部
アドレス信号を出力とするアドレスバッファ３０６と、
アドレスバッファ３０６の出力である内部アドレス信号
により任意のワード線（Ｘｎ）を選択するＸデコーダ３
１１と、アドレス信号により任意のビット線を選択する
Ｙ選択トランジスタ群３１０と、Ｘデコーダ３１１とＹ
選択トランジスタ群３１０とによって選択されたメモリ
セルのデータを増幅するセンスアンプ３０９と、このセ
ンスアンプ３０９の出力とデータ入出力端子に出力する
ためのＩ／Ｏバッファ３０７と、Ｘデコーダ３１１とＹ
選択トランジスタ群３１０によって選択されたメモリセ
ルにデータ入出力端子３０１より入力されたデータを書
込むための書込み回路３０８と、チップイネーブル信
号、出力イネーブル信号及びデータ書込み用電源（ＶＰ
Ｐ電源）を入力し、アドレスバッファ３０６、Ｘデコー
ダ３１１、Ｙ選択トランジスタ群３１０、センスアンプ
３０９、書込み回路３０８、及びＩ／Ｏバッファ３０７
の動作を制御する内部制御信号を出力する制御回路３１
３と、を有している。
ば図５に示すように、データを記憶するためのメモリセ
ルアレイ３１２と、外部アドレス信号を入力とし、内部
アドレス信号を出力とするアドレスバッファ３０６と、
アドレスバッファ３０６の出力である内部アドレス信号
により任意のワード線（Ｘｎ）を選択するＸデコーダ３
１１と、アドレス信号により任意のビット線を選択する
Ｙ選択トランジスタ群３１０と、Ｘデコーダ３１１とＹ
選択トランジスタ群３１０とによって選択されたメモリ
セルのデータを増幅するセンスアンプ３０９と、このセ
ンスアンプ３０９の出力とデータ入出力端子に出力する
ためのＩ／Ｏバッファ３０７と、Ｘデコーダ３１１とＹ
選択トランジスタ群３１０によって選択されたメモリセ
ルにデータ入出力端子３０１より入力されたデータを書
込むための書込み回路３０８と、チップイネーブル信
号、出力イネーブル信号及びデータ書込み用電源（ＶＰ
Ｐ電源）を入力し、アドレスバッファ３０６、Ｘデコー
ダ３１１、Ｙ選択トランジスタ群３１０、センスアンプ
３０９、書込み回路３０８、及びＩ／Ｏバッファ３０７
の動作を制御する内部制御信号を出力する制御回路３１
３と、を有している。
【０００３】次に従来のフラッシュＥＥＰＲＯＭ（電気
的に消去可能な及び書き込み可能な読み出し専用メモ
リ）の自動消去動作について説明する。
的に消去可能な及び書き込み可能な読み出し専用メモ
リ）の自動消去動作について説明する。
【０００４】一般的に、電気的に一括消去可能なフラッ
シュメモリでは、そのメモリ構成及び消去方法（トンネ
リング）からメモリセルが過剰消去され（Ｏｖｅｒ Ｅ
ｒａｓｅ）、そのしきい値が負（ディプレッション状
態）になるという問題がある。この問題を解決するため
に、メモリセルを一括消去する前に、全てのメモリセル
に対して書込みを行ない、全てのメモリセルのしきい値
を均一にした後、メモリセルトランジスタのゲートとソ
ース間に高電圧を印加し、Ｆowler−Ｎordheimトンネリ
ング現象により、書込み時にフローティングゲートに蓄
積された電位を引き抜くことにより、消去が行なわれ
る。
シュメモリでは、そのメモリ構成及び消去方法（トンネ
リング）からメモリセルが過剰消去され（Ｏｖｅｒ Ｅ
ｒａｓｅ）、そのしきい値が負（ディプレッション状
態）になるという問題がある。この問題を解決するため
に、メモリセルを一括消去する前に、全てのメモリセル
に対して書込みを行ない、全てのメモリセルのしきい値
を均一にした後、メモリセルトランジスタのゲートとソ
ース間に高電圧を印加し、Ｆowler−Ｎordheimトンネリ
ング現象により、書込み時にフローティングゲートに蓄
積された電位を引き抜くことにより、消去が行なわれ
る。
【０００５】さらに、メモリセルが必要以上に消去（過
剰消去）されることを防ぐため、次の方法によりメモリ
セルの消去が行なわれている。
剰消去）されることを防ぐため、次の方法によりメモリ
セルの消去が行なわれている。
【０００６】メモリセル消去のためにソース線に印加す
る高電圧パルス（以下「消去パルス」という）のパルス
幅を実際に消去に必要な時間よりも短くし、このパルス
幅の短いパルスをソース線に１回印加する毎に、メモリ
セルアレイ内の全てのメモリセルの記憶データを読出し
て、メモリセルアレイ内の全てのメモリセルの記憶デー
タが消去状態になったか否かを確認する。
る高電圧パルス（以下「消去パルス」という）のパルス
幅を実際に消去に必要な時間よりも短くし、このパルス
幅の短いパルスをソース線に１回印加する毎に、メモリ
セルアレイ内の全てのメモリセルの記憶データを読出し
て、メモリセルアレイ内の全てのメモリセルの記憶デー
タが消去状態になったか否かを確認する。
【０００７】そして、記憶データが消去状態でないメモ
リセルが１ビットでもあれば、再度前記短いパルス幅の
消去パルスをソース線に印加する。
リセルが１ビットでもあれば、再度前記短いパルス幅の
消去パルスをソース線に印加する。
【０００８】全てのメモリセルの記憶データが消去状態
であるか否かを確認することを、「消去ベリファイ
（「消去検査Ｉ」）」と呼ぶが、このような消去ベリフ
ァイと消去パルスのソース線への印加とがメモリセルア
レイ内の全てのメモリセルが消去状態となるまで繰り返
される。
であるか否かを確認することを、「消去ベリファイ
（「消去検査Ｉ」）」と呼ぶが、このような消去ベリフ
ァイと消去パルスのソース線への印加とがメモリセルア
レイ内の全てのメモリセルが消去状態となるまで繰り返
される。
【０００９】消去状態後、過剰に消去されたメモリセル
が存在するか否かの確認（「消去検査II」という）を行
ない、全てのメモリセルが過剰消去セルでない場合に
は、デバイス外部に消去完了を知らせるデータを出力
し、消去を完了するが、過剰消去セルが１ビットでも存
在する場合には、そのメモリセルが存在するビット線に
つらなる全てのメモリセルに対して、弱い書込みを行な
い、しきい値を正常な読出し可能なレベルまで書き戻
し、消去ベリファイ（消去検査Ｉ）よりも少し高い電位
で再度ベリファイ２（消去検査III）を行ない、全ての
メモリセルが消去状態であれば消去完了を知らせるデー
タをデバイス外部に出力し消去を完了する。
が存在するか否かの確認（「消去検査II」という）を行
ない、全てのメモリセルが過剰消去セルでない場合に
は、デバイス外部に消去完了を知らせるデータを出力
し、消去を完了するが、過剰消去セルが１ビットでも存
在する場合には、そのメモリセルが存在するビット線に
つらなる全てのメモリセルに対して、弱い書込みを行な
い、しきい値を正常な読出し可能なレベルまで書き戻
し、消去ベリファイ（消去検査Ｉ）よりも少し高い電位
で再度ベリファイ２（消去検査III）を行ない、全ての
メモリセルが消去状態であれば消去完了を知らせるデー
タをデバイス外部に出力し消去を完了する。
【００１０】これらの一連の動作“初期書込み”、“消
去”、“消去検査Ｉ、II、III ”を全て自動で行なって
いる。
去”、“消去検査Ｉ、II、III ”を全て自動で行なって
いる。
【００１１】図６は、従来の不揮発性半導体記憶装置の
消去パルス印加回路を示したものであり、図７は、図６
に示した回路の動作を説明する信号波形図である。図６
において、Ｗ０、Ｗｌ、Ｗｍはワード線、ｄ０、ｄｌ、
ｄｎはディジット線、Ｍ00〜Ｍmnはフローティングゲー
ト型メモリセルトランジスタ、ＥＲＡＳＥは消去活性化
信号、ＭＮ１はＮ型トランジスタ、ＭＰ１はＰ型トラン
ジスタ、Ｃｓは寄生容量、ＶＰＰは消去用電源である。
消去パルス印加回路を示したものであり、図７は、図６
に示した回路の動作を説明する信号波形図である。図６
において、Ｗ０、Ｗｌ、Ｗｍはワード線、ｄ０、ｄｌ、
ｄｎはディジット線、Ｍ00〜Ｍmnはフローティングゲー
ト型メモリセルトランジスタ、ＥＲＡＳＥは消去活性化
信号、ＭＮ１はＮ型トランジスタ、ＭＰ１はＰ型トラン
ジスタ、Ｃｓは寄生容量、ＶＰＰは消去用電源である。
【００１２】消去パルス印加時には、消去活性化信号Ｅ
ＲＡＳＥ￣が“Ｌ”となり、Ｎ型トランジスタ（ＭＮ
１）が非導通状態に、Ｐ型トランジスタ（ＭＰ１）が導
通状態になり、メモリセルソース線に消去電圧ＶＰＰが
印加される。
ＲＡＳＥ￣が“Ｌ”となり、Ｎ型トランジスタ（ＭＮ
１）が非導通状態に、Ｐ型トランジスタ（ＭＰ１）が導
通状態になり、メモリセルソース線に消去電圧ＶＰＰが
印加される。
【００１３】消去パルス印加時以外はＥＲＡＳＥ￣信号
が“Ｈ”となり、メモリセルソース線は接地電位とな
る。このときのＮ型トランジスタ（ＭＮ１）の大きさ
は、ソースの浮きを抑えるために、電流駆動能力の大き
いトランジスタを使用している。
が“Ｈ”となり、メモリセルソース線は接地電位とな
る。このときのＮ型トランジスタ（ＭＮ１）の大きさ
は、ソースの浮きを抑えるために、電流駆動能力の大き
いトランジスタを使用している。
【００１４】ところで、不揮発性半導体装置の消去回路
に関係するものではないが、例えば特開平３−２１９７
２１号公報には、電界効果トランジスタを出力端子と電
源電位点間に複数個挿入し、操作回路からそれらに対す
る操作信号の論理状態を入力信号に応じて開閉動作を互
いにずらしたタイミングで与えることにより、出力バッ
ファのノイズの発生を防止するスイッチング回路が提案
されている。
に関係するものではないが、例えば特開平３−２１９７
２１号公報には、電界効果トランジスタを出力端子と電
源電位点間に複数個挿入し、操作回路からそれらに対す
る操作信号の論理状態を入力信号に応じて開閉動作を互
いにずらしたタイミングで与えることにより、出力バッ
ファのノイズの発生を防止するスイッチング回路が提案
されている。
【００１５】
【発明が解決しようとする課題】ところで、上記した従
来技術は下記記載の問題点を有している。
来技術は下記記載の問題点を有している。
【００１６】第１の問題点は、従来の不揮発性半導体記
憶装置の消去回路では、自動消去動作中の消去パルス印
加から消去ベリファイの移行の際、メモリセルのゲート
電位が所望の時間内に所望の電位におさまらないため
に、読み出し不良が生じる場合がある、ということであ
る。
憶装置の消去回路では、自動消去動作中の消去パルス印
加から消去ベリファイの移行の際、メモリセルのゲート
電位が所望の時間内に所望の電位におさまらないため
に、読み出し不良が生じる場合がある、ということであ
る。
【００１７】その理由は、図７に示すように、消去パル
ス印加から消去ベリファイ移行の際にメモリセルソース
線の電位を、高電位から０Ｖに引き抜くのに急激な引き
抜きにより、ソース線電位が沈み込み、これに伴ってソ
ース線と容量結合されたワード線が沈み込み、ワード線
電位が所望の時間内に、所望の電位におさまらないため
である。
ス印加から消去ベリファイ移行の際にメモリセルソース
線の電位を、高電位から０Ｖに引き抜くのに急激な引き
抜きにより、ソース線電位が沈み込み、これに伴ってソ
ース線と容量結合されたワード線が沈み込み、ワード線
電位が所望の時間内に、所望の電位におさまらないため
である。
【００１８】第２の問題点は、上記第１の問題点によ
り、過剰に消去される（「ディプレッション状態」とな
る）という、ことである。
り、過剰に消去される（「ディプレッション状態」とな
る）という、ことである。
【００１９】その理由は、消去ベリファイ時に、上記第
１の問題点が発生するため、実際には、メモリセルの記
憶データは消去状態にあるにもかかわらず、メモリセル
の記憶データは消去状態ではないものと判断し、消去パ
ルス印加を繰り返すためである。
１の問題点が発生するため、実際には、メモリセルの記
憶データは消去状態にあるにもかかわらず、メモリセル
の記憶データは消去状態ではないものと判断し、消去パ
ルス印加を繰り返すためである。
【００２０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、自動消去動作中
の消去パルス印加から消去ベリファイの移行の際のソー
ス線電位の急激な引き抜きによる基板電位の沈み込みに
伴うワード線電位の沈み込みによる読出し不良を防ぎ、
誤動作を防止する、不揮発性半導体装置を提供すること
にある。
てなされたものであって、その目的は、自動消去動作中
の消去パルス印加から消去ベリファイの移行の際のソー
ス線電位の急激な引き抜きによる基板電位の沈み込みに
伴うワード線電位の沈み込みによる読出し不良を防ぎ、
誤動作を防止する、不揮発性半導体装置を提供すること
にある。
【００２１】
【課題を解決するための手段】前記目的を達成するため
本発明の不揮発性半導体記憶装置の消去回路は、メモリ
セルソース線と接地電位間に電流駆動能力の異なるトラ
ンジスタを並列接続することを特徴としたものである。
本発明の不揮発性半導体記憶装置の消去回路は、メモリ
セルソース線と接地電位間に電流駆動能力の異なるトラ
ンジスタを並列接続することを特徴としたものである。
【００２２】本発明は、好ましくは、複数の書換え可能
なメモリセルを含むメモリアレイを含む半導体記憶装置
において、メモリセルソース線と基準電位との間に接続
されたトランジスタを含むスイッチを備え、前記スイッ
チのトランジスタが電流供給能力の異なる複数のトラン
ジスタが並列接続されてなる、ことを特徴とする。
なメモリセルを含むメモリアレイを含む半導体記憶装置
において、メモリセルソース線と基準電位との間に接続
されたトランジスタを含むスイッチを備え、前記スイッ
チのトランジスタが電流供給能力の異なる複数のトラン
ジスタが並列接続されてなる、ことを特徴とする。
【００２３】また、本発明においては、前記メモリセル
ソース線に高電圧が印加された状態から、それに引き続
いてメモリセルの状態をベリファイ（検査）する場合
に、前記メモリセルソースの電位を前記高電圧よりも低
い電位に保つ状態への移行させるに際して、まず電流供
給能力の小さなトランジスタを動作させ、その後、電流
供給能力の大きなトランジスタを動作させる、ことを特
徴とする。
ソース線に高電圧が印加された状態から、それに引き続
いてメモリセルの状態をベリファイ（検査）する場合
に、前記メモリセルソースの電位を前記高電圧よりも低
い電位に保つ状態への移行させるに際して、まず電流供
給能力の小さなトランジスタを動作させ、その後、電流
供給能力の大きなトランジスタを動作させる、ことを特
徴とする。
【００２４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の不揮発性半導体記憶装置の消去回
路は、その好ましい実施の形態において、メモリセルソ
ース線と基準電位（グランド電位）との間に並列接続さ
れた電流駆動能力の相対的に大及び小の第１、第２のト
ランジスタ（図１のＭＮ１、ＭＮ２）を少なくとも備
え、消去中はメモリセルソース線には消去用高電圧ＶＰ
Ｐが印加され、消去ベリファイに移行時に、前記メモリ
セルソース線へ前記消去用高電圧が印加されなくなると
共に、電流駆動能力の小さい方の第２のトランジスタ
（図１のＭＮ２）が導通状態とされ、メモリセルソース
線の電位をグランド電位側にまでゆくり引き抜き、予め
定められた時間の後に、電流駆動能力の大の第１のトラ
ンジスタ（図１のＭＮ１）が導通状態とされる。
に説明する。本発明の不揮発性半導体記憶装置の消去回
路は、その好ましい実施の形態において、メモリセルソ
ース線と基準電位（グランド電位）との間に並列接続さ
れた電流駆動能力の相対的に大及び小の第１、第２のト
ランジスタ（図１のＭＮ１、ＭＮ２）を少なくとも備
え、消去中はメモリセルソース線には消去用高電圧ＶＰ
Ｐが印加され、消去ベリファイに移行時に、前記メモリ
セルソース線へ前記消去用高電圧が印加されなくなると
共に、電流駆動能力の小さい方の第２のトランジスタ
（図１のＭＮ２）が導通状態とされ、メモリセルソース
線の電位をグランド電位側にまでゆくり引き抜き、予め
定められた時間の後に、電流駆動能力の大の第１のトラ
ンジスタ（図１のＭＮ１）が導通状態とされる。
【００２５】すなわち、本発明の実施の形態は、消去パ
ルス印加から消去ベリファイ移行時に、電流駆動能力の
小さいトランジスタ（図１のＭＮ２）と、電流駆動能力
の大きいトランジスタ（図１のＭＮ１）と、により、メ
モリセルソース線を接地電位にする手段を備えたことを
特徴とする。
ルス印加から消去ベリファイ移行時に、電流駆動能力の
小さいトランジスタ（図１のＭＮ２）と、電流駆動能力
の大きいトランジスタ（図１のＭＮ１）と、により、メ
モリセルソース線を接地電位にする手段を備えたことを
特徴とする。
【００２６】本発明の実施の形態においては、消去ベリ
ファイ移行時のメモリセルソースの電位を引き抜くとき
に、電流駆動能力の大きいトランジスタを導通状態にす
るよりも前に、電流駆動能力の小さいトランジスタ（図
１のＭＮ２）を導通状態にするように制御することによ
り、メモリセルソースの電位はゆるやかに引き抜かれ、
ソース線電位の沈み込みを抑え、これに伴うワード線電
位の沈み込みを抑えることにより、読み出し不良や読み
出し不良によって過剰な消去をされることを防ぐことが
できる。
ファイ移行時のメモリセルソースの電位を引き抜くとき
に、電流駆動能力の大きいトランジスタを導通状態にす
るよりも前に、電流駆動能力の小さいトランジスタ（図
１のＭＮ２）を導通状態にするように制御することによ
り、メモリセルソースの電位はゆるやかに引き抜かれ、
ソース線電位の沈み込みを抑え、これに伴うワード線電
位の沈み込みを抑えることにより、読み出し不良や読み
出し不良によって過剰な消去をされることを防ぐことが
できる。
【００２７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００２８】図１は、本発明の一実施例の回路構成を示
す図である。図１において、Ｍ00〜Ｍmnはフローティン
グゲート型メモリセルトランジスタ、ｄ0，ｄnは複数の
メモリセルトランジスタのドレインに接続されているビ
ット線、Ｗ0，Ｗmは複数のメモリセルトランジスタのゲ
ートに接続されているワード線である。ＶＰＰは消去用
電源、ＭＰ１はドレインを複数のメモリセルの共通のソ
ース線に接続されたＰ型電界効果トランジスタ、ＭＮ１
はドレインを複数のメモリセルの共通のソース線に接続
されたＮ型電界効果トランジスタ、ＭＮ２はドレインを
複数のメモリセルの共通のソース線に接続され、Ｎ型ト
ランジスタＭＮ１よりも電流駆動能力の小さいＮ型電界
効果トランジスタである。Ｐ型トランジスタＭＰ１とＮ
型トランジスタＭＮ２のゲートには消去活性化信号ＥＲ
ＡＳＥ￣が接続され、Ｎ型トランジスタＭＮ１のゲート
には制御信号ＥＲＡＳＥ２￣が接続されている。
す図である。図１において、Ｍ00〜Ｍmnはフローティン
グゲート型メモリセルトランジスタ、ｄ0，ｄnは複数の
メモリセルトランジスタのドレインに接続されているビ
ット線、Ｗ0，Ｗmは複数のメモリセルトランジスタのゲ
ートに接続されているワード線である。ＶＰＰは消去用
電源、ＭＰ１はドレインを複数のメモリセルの共通のソ
ース線に接続されたＰ型電界効果トランジスタ、ＭＮ１
はドレインを複数のメモリセルの共通のソース線に接続
されたＮ型電界効果トランジスタ、ＭＮ２はドレインを
複数のメモリセルの共通のソース線に接続され、Ｎ型ト
ランジスタＭＮ１よりも電流駆動能力の小さいＮ型電界
効果トランジスタである。Ｐ型トランジスタＭＰ１とＮ
型トランジスタＭＮ２のゲートには消去活性化信号ＥＲ
ＡＳＥ￣が接続され、Ｎ型トランジスタＭＮ１のゲート
には制御信号ＥＲＡＳＥ２￣が接続されている。
【００２９】図２は、本発明の一実施例の動作を説明す
るための信号波形図である。図２は、消去パルス印加か
ら、消去ベリファイにおけるＥＲＡＳＥ￣、ＥＲＡＳＥ
２￣、及び、メモリセルソース線、ワード線の動作波形
を示したものである。図１及び図２を参照して、本実施
例における自動消去動作の消去と消去ベリファイについ
て説明する。
るための信号波形図である。図２は、消去パルス印加か
ら、消去ベリファイにおけるＥＲＡＳＥ￣、ＥＲＡＳＥ
２￣、及び、メモリセルソース線、ワード線の動作波形
を示したものである。図１及び図２を参照して、本実施
例における自動消去動作の消去と消去ベリファイについ
て説明する。
【００３０】消去動作時には、消去パルス制御信号（消
去活性化信号）ＥＲＡＳＥ￣が“Ｌ”レベル、制御信号
ＥＲＡＳＥ２￣が“Ｌ”レベルとなり、Ｎ型トランジス
タＮＭ１及びＭＮ２が非導通状態に、Ｐ型トランジスタ
ＭＰ１が導通状態となり、複数のメモリセルの共通のソ
ース線に消去電圧ＶＰＰが印加される。
去活性化信号）ＥＲＡＳＥ￣が“Ｌ”レベル、制御信号
ＥＲＡＳＥ２￣が“Ｌ”レベルとなり、Ｎ型トランジス
タＮＭ１及びＭＮ２が非導通状態に、Ｐ型トランジスタ
ＭＰ１が導通状態となり、複数のメモリセルの共通のソ
ース線に消去電圧ＶＰＰが印加される。
【００３１】消去パルス印加から消去ベリファイ移行時
には、消去パルス制御信号ＥＲＡＳＥ￣が“Ｈ”とな
り、Ｐ型トランジスタＭＰ１が非導通状態になり、複数
のメモリセルの共通のソース線に印加されていた消去電
圧ＶＰＰが印加されなくなると同時に、電流駆動能力の
小さいＮ型トランジスタＭＮ２が導通状態となり、前記
メモリセルソース線の電位を接地電位にまでゆっくりと
引き抜く。
には、消去パルス制御信号ＥＲＡＳＥ￣が“Ｈ”とな
り、Ｐ型トランジスタＭＰ１が非導通状態になり、複数
のメモリセルの共通のソース線に印加されていた消去電
圧ＶＰＰが印加されなくなると同時に、電流駆動能力の
小さいＮ型トランジスタＭＮ２が導通状態となり、前記
メモリセルソース線の電位を接地電位にまでゆっくりと
引き抜く。
【００３２】次に、予め設定された時間の後ＥＲＡＳＥ
２￣が“Ｈ”となり、電流駆動能力の大きいＮ型トラン
ジスタＭＮ１が導通状態となり、Ｎ型トランジスタＭＮ
２では引き抜ききれなかったメモリセルソース線の電位
を接地電位まで引き抜き、消去ベリファイを行なう。
２￣が“Ｈ”となり、電流駆動能力の大きいＮ型トラン
ジスタＭＮ１が導通状態となり、Ｎ型トランジスタＭＮ
２では引き抜ききれなかったメモリセルソース線の電位
を接地電位まで引き抜き、消去ベリファイを行なう。
【００３３】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例の構成を示す図で
ある。図２において、図１と同一又は同等の要素には同
一の参照符号が付されている。図２を参照して、本実施
例の基本的な構成は、前記第１の実施例と同様である
が、本実施例では、メモリソース線の電位を判定し、制
御信号ＥＲ２￣をＮ型トランジスタＭＮ１のゲートに出
力する電圧判定回路２０１を備えた点が相違している。
図４は、本発明の第２の実施例の動作を説明するための
信号波形図である。
する。図３は、本発明の第２の実施例の構成を示す図で
ある。図２において、図１と同一又は同等の要素には同
一の参照符号が付されている。図２を参照して、本実施
例の基本的な構成は、前記第１の実施例と同様である
が、本実施例では、メモリソース線の電位を判定し、制
御信号ＥＲ２￣をＮ型トランジスタＭＮ１のゲートに出
力する電圧判定回路２０１を備えた点が相違している。
図４は、本発明の第２の実施例の動作を説明するための
信号波形図である。
【００３４】消去パルス印加から消去ベリファイ移行時
にＰ型トランジスタＭＰ１を非導通状態にすると同時
に、電流駆動能力の小さいＮ型トランジスタＭＮ２を導
通状態にし、メモリセルソース線の電位をゆっくりと接
地電位まで引き抜き、メモリセルソース線の電位が予め
設定された電位に達したら、電圧判定回路２０１により
ＥＲ２￣が活性化され、電流駆動能力の大きいＮ型トラ
ンジスタＭＮ１が導通状態になり、メモリセルソース線
の電位を接地電位まで引き抜き消去ベリファイ動作を行
なう。
にＰ型トランジスタＭＰ１を非導通状態にすると同時
に、電流駆動能力の小さいＮ型トランジスタＭＮ２を導
通状態にし、メモリセルソース線の電位をゆっくりと接
地電位まで引き抜き、メモリセルソース線の電位が予め
設定された電位に達したら、電圧判定回路２０１により
ＥＲ２￣が活性化され、電流駆動能力の大きいＮ型トラ
ンジスタＭＮ１が導通状態になり、メモリセルソース線
の電位を接地電位まで引き抜き消去ベリファイ動作を行
なう。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
消去パルス印加から消去ベリファイ移行時のメモリセル
ソース線の電位をゆっくりと引き抜くことにより、読み
出し不良や読み出し不良によって過剰な消去をされるこ
とを防ぐことができる、という効果を奏する。
消去パルス印加から消去ベリファイ移行時のメモリセル
ソース線の電位をゆっくりと引き抜くことにより、読み
出し不良や読み出し不良によって過剰な消去をされるこ
とを防ぐことができる、という効果を奏する。
【００３６】その理由は、本発明においては、メモリセ
ルソースの電位をゆっくり引き抜くことにより、ソース
線電位の沈み込みを抑え、これに伴うワード線電位の沈
み込みを抑えることにより、正常な読み出しが可能とな
るためである。
ルソースの電位をゆっくり引き抜くことにより、ソース
線電位の沈み込みを抑え、これに伴うワード線電位の沈
み込みを抑えることにより、正常な読み出しが可能とな
るためである。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の消去動作波形を示す図であ
る。
る。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第２の実施例の消去動作波形を示す図
である。
である。
【図５】従来の不揮発性半導体記憶装置の構成を示すブ
ロック図である。
ロック図である。
【図６】従来の消去パルス印加回路を示す図である。
【図７】従来の消去パルス印加回路の消去動作波形を示
す図である。
す図である。
ｄ0〜ｄn ビット線 Ｗ0，Ｗ1，Ｗm ワード線 Ｍ00〜Ｍmn メモリセルトランジスタ ＭＰ１ Ｐ型トランジスタ ＭＮ１，ＭＮ２ ｎ型トランジスタ ＥＲＡＳＥ￣（反転），ＥＲＡＳＥ２￣（反転） 消去
活性化信号
活性化信号
Claims (5)
- 【請求項１】複数の書換え可能なメモリセルを含むメモ
リアレイを含む半導体記憶装置において、 メモリセルソース線と基準電位との間に接続されたトラ
ンジスタを含むスイッチを備え、 前記スイッチのトランジスタが電流供給能力の異なる複
数のトランジスタが並列接続されてなる、ことを特徴と
する半導体記憶装置。 - 【請求項２】前記メモリセルソース線に高電圧が印加さ
れた状態から、それに引き続いてメモリセルの状態をベ
リファイ（検査）する場合に、前記メモリセルソースの
電位を前記高電圧よりも低い電位に保つ状態への移行さ
せるに際して、 まず前記スイッチの電流供給能力の小さなトランジスタ
を動作させ、その後、電流供給能力の大きなトランジス
タを動作させる、ことを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】前記電流供給能力の大きなトランジスタ
が、前記電流供給能力の小さなトランジスタが動作し、
前記メモリセルソース線の電位が予め設定された電位に
達した状態を検知して動作する、ように構成されてなる
ことを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】複数の書換え可能なメモリセルを含むメモ
リアレイを含む不揮発性型の半導体記憶装置において、 メモリセルソース線と低位側電源との間に並列接続され
た電流駆動能力の相対的に大及び小の第１、第２のトラ
ンジスタを少なくとも備え、 消去中は前記メモリセルソース線には消去用高電圧が印
加され、消去ベリファイに移行時に、前記メモリセルソ
ース線へ前記消去用高電圧が印加されなくなると共に、
電流駆動能力の小さい方の前記第２のトランジスタが導
通状態とされ、前記メモリセルソース線の電位を前記低
電位側にまでゆくり引き抜き、予め定められた時間の後
に、電流駆動能力の大きい方の前記第１のトランジスタ
が導通状態とされる、ことを特徴とする半導体記憶装
置。 - 【請求項５】複数の書換え可能なメモリセルを含むメモ
リアレイを含む不揮発性型の半導体記憶装置において、 メモリセルソース線と低位側電源との間に並列接続され
た電流駆動能力の相対的に大及び小の少なくとも第１、
第２のトランジスタと、 前記メモリセルソース線の電位を判定する電圧判定回路
と、を備え消去中は前記メモリセルソース線には消去用
高電圧が印加され、消去ベリファイに移行時に、前記メ
モリセルソース線へ前記消去用高電圧が印加されなくな
ると共に、電流駆動能力の小さい方の前記第２のトラン
ジスタが導通状態とされ、前記メモリセルソース線の電
位を前記低電位側にまで緩く引き抜き、前記電圧判定回
路にて前記メモリセルソース線の電位が予め定められた
電位に達した時に、電流駆動能力の大きい方の前記第１
のトランジスタを導通状態する、ことを特徴とする半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21602297A JPH1145588A (ja) | 1997-07-25 | 1997-07-25 | 不揮発性半導体記憶装置 |
| US09/120,742 US5936891A (en) | 1997-07-25 | 1998-07-23 | Non-volatile semiconductor memory device |
| KR1019980029981A KR19990014177A (ko) | 1997-07-25 | 1998-07-24 | 비휘발성 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21602297A JPH1145588A (ja) | 1997-07-25 | 1997-07-25 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145588A true JPH1145588A (ja) | 1999-02-16 |
Family
ID=16682078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21602297A Pending JPH1145588A (ja) | 1997-07-25 | 1997-07-25 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5936891A (ja) |
| JP (1) | JPH1145588A (ja) |
| KR (1) | KR19990014177A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313611A (ja) * | 2005-05-04 | 2006-11-16 | Samsung Electronics Co Ltd | メモリ装置の消去電圧のディスチャージ方法及びそのディスチャージ回路 |
| JP2008541325A (ja) * | 2005-05-02 | 2008-11-20 | フリースケール セミコンダクター インコーポレイテッド | 放電速度制御を備える不揮発性メモリを有する集積回路及び放電速度制御方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069824A (en) * | 1999-03-03 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP3802763B2 (ja) * | 2001-01-29 | 2006-07-26 | シャープ株式会社 | 不揮発性半導体メモリ装置およびその消去方法 |
| KR100732257B1 (ko) * | 2004-11-30 | 2007-06-25 | 주식회사 하이닉스반도체 | 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 소거검증 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014438B2 (ja) * | 1979-08-29 | 1985-04-13 | 株式会社東芝 | 不揮発性半導体メモリ− |
| JPH03219721A (ja) * | 1989-11-25 | 1991-09-27 | Fuji Electric Co Ltd | プッシュプル形スイッチング回路および回路装置 |
| WO1993019470A1 (en) * | 1992-03-25 | 1993-09-30 | Seiko Epson Corporation | Nonvolatile semiconductor device |
| JPH07226097A (ja) * | 1994-02-15 | 1995-08-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
1997
- 1997-07-25 JP JP21602297A patent/JPH1145588A/ja active Pending
-
1998
- 1998-07-23 US US09/120,742 patent/US5936891A/en not_active Expired - Fee Related
- 1998-07-24 KR KR1019980029981A patent/KR19990014177A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541325A (ja) * | 2005-05-02 | 2008-11-20 | フリースケール セミコンダクター インコーポレイテッド | 放電速度制御を備える不揮発性メモリを有する集積回路及び放電速度制御方法 |
| JP2006313611A (ja) * | 2005-05-04 | 2006-11-16 | Samsung Electronics Co Ltd | メモリ装置の消去電圧のディスチャージ方法及びそのディスチャージ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5936891A (en) | 1999-08-10 |
| KR19990014177A (ko) | 1999-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |