JP4251717B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的消去・再書き込み可能な不揮発性半導体記憶装置に係り、特に自動書き込み又は自動消去機能を有するフラッシュメモリのような半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリは、その不揮発性、消去・再書き込み容易性及びメモリセルが１トランジスタで構成されることから、近年大幅に需要が増大している。
【０００３】
フラッシュメモリセルは、ＭＯＳトランジスタのゲート酸化膜中にフロウティングゲート電極が埋め込まれたスタックドゲート型であり、書き込みでは、ドレイン・ソース間に電圧を印加した状態で制御ゲート電極に高電圧を印加して、フロウティングゲート電極にチャンネル電子を注入する。これにより、制御ゲートから見たトランジスタ閾値電圧が上昇する。
【０００４】
フラッシュメモリでは、書き込み前に、ドレインをオープンにした状態でソースに高電圧を印加してフロウティングゲート電極中の電子をトンネル効果で放出させるという消去動作を行う必要がある。過剰消去すると、メモリセルのフロウティンゲートが正に帯電して、制御ゲート電極を０Ｖにしてもソース・ドレイン間に電流が流れて誤読み出しが生ずる。また、メモリセル間には特性にばらつきがある。そこで、幅の短い消去パルスをメモリセルに供給し、このメモリセルから読み出しを行って消去が適正に行われているかどうかを判定するという処理が繰り返し行われる。書き込みにおいても、過剰書き込みを防止するために、幅の短い書き込みパルスをメモリセルに供給し、このメモリセルから読み出しを行って書き込みが適正に行われているかどうかを判定するという処理が繰り返し行われる。
【０００５】
このような繰り返し処理は、自動書き込みコマンド又は自動消去コマンドに応答して、フラッシュメモリ内の制御回路により自動的に行われ、自動書き込み又は自動消去の動作の完了前に繰り返しカウントが所定値を越えると、そのカウンタからのエラー信号が活性になって、制御動作が異常終了する。
【０００６】
【発明が解決しようとする課題】
しかし、例えばカウンタの回路不良や配線の断線又は短絡により、上記繰り返しが所定回数を越えても該エラー信号の活性が制御回路に伝達されなかった場合には、繰り返し動作が終了せず、無限ループに陥る。また、エラーセルが存在しなければ、該繰り返しが所定回数を越えないので、エラー信号が正常に出力されるかどうかを試験することができない。
【０００７】
本発明の目的は、このような問題点に鑑み、簡単な構成を付加することにより製品出荷前の試験において異常終了動作が正常に行われるかどうかを確認することが可能な不揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、
各セルがフローティングゲートを備えたセルアレイと、
アドレス指定されたセルから読み出された信号値を参照値と比較して該セルの論理値を決定するセンスアンプと、
計数値が所定値になったときにエラー信号を活性にするカウンタと、
自動書き込みコマンド又は自動消去コマンドに応答して、アドレス指定された該セルに対し、該論理値が期待値になるまで、書き込み又は消去動作を繰り返し行い、この繰り返し毎に該カウンタに対し計数値信号を供給し、この繰り返し動作中に該エラー信号が活性になった場合には動作を異常終了し、また、テスト信号を受け取る制御回路とを備えた不揮発性半導体記憶装置において、
該制御回路は、例えエラーセルが存在しなくても該計数値が該所定値になり且つ該エラー信号が活性になるか否かを確認するために、該テスト信号が活性であるとき、該計数値が該所定値になるまで該繰り返しが実行されても、該論理値が該期待値に一致しないように、該参照値を変える。
【００１２】
この不揮発性半導体記憶装置によれば、エラーセルが存在しなくても、自動書き込みまたは自動消去において繰り返し処理によりカウンタの計数値が必ず設定値になって、正常な場合にはエラー信号が活性になり、エラー信号が正常に出力されるかどうかを判定することができるので、エラーセルが存在するか否かに拘わらずその試験が確実に行われるという効果を奏する。
【００１４】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１６】
［第１実施形態］
図１は、本発明の第１実施形態のフラッシュメモリを示す概略ブロック図である。メモリセルアレイ１０は、互いに同一構成のメモリブロックＢＬＫ０〜ＢＬＫ３からなり、ブロック単位で消去可能となっている。
【００１７】
図２は、メモリブロックＢＬＫ０の回路を示す。ＢＬＫ０は、２５６行６４列のメモリセルアレイであり、メモリセルはＮＭＯＳトランジスタのゲート酸化膜中にＦＧが埋め込まれたスタックドゲート型のＥＥＰＲＯＭセルである。ｉ＝０〜２５５、ｋ＝０〜６３の任意のｉ及びｋについて、第ｉ行の制御ゲートはワード線ＷＬｉに接続され、第ｋ列のセルトランジスタのドレインはビット線ＢＬｋに接続され、メモリブロックＢＬＫ０内の全てのセルトランジスタのソースがソース線ＳＬ０に接続されている。メモリセルに対する書き込み、消去及び読み出しの動作は当業者に周知の従来動作と同一であるので、その説明を省略する。
【００１８】
図１に戻って、外部からのアドレスＡＤＤＲ及びデータＤＡＴＡはそれぞれアドレス入力回路１１及びデータ入出力回路１２に供給される。アドレス入力回路１１及びデータ入出力回路１２はいずれも、バッファゲート回路とこれに接続されたバッファレジスタとを備えている。アドレス入力回路１１及びデータ入出力回路１２の出力はコマンドデコーダ１３に供給され、そのデコード結果は制御回路１４に供給される。制御回路１４は、読み出しコマンド、書き込みコマンド、消去コマンド自動書き込みコマンド又は自動消去コマンドのいずれが活性であるかに応じて、そのコマンドを実行するための各種制御を行う。
【００１９】
チップ内でアドレスを自動的にインクリメントして自動書き込み又は自動消去を行う場合には、アドレスカウンタ１５の出力が用いられる。マルチプレクサ１６は、アドレス入力回路１１とアドレスカウンタ１５の出力の一方を、制御回路１４からの制御信号に応答して選択し、例えば、アドレスＡ１５〜Ａ０のうちの上位８ビットＡ１５〜Ａ８をロウデコーダ１７に供給し、次の２ビットＡ７及びＡ６をソースデコーダ１８に供給し、下位６ビットＡ５〜Ａ０をカラムデコーダ１９に供給する。ロウデコーダ１７の出力によりメモリセルアレイ１０のワード線ＷＬ０〜ＷＬ２５５（図２）の１つが選択され、ソースデコーダ１８の出力によりソース線ＳＬ０〜ＳＬ３の１つが選択され、カラムデコーダ１９の出力によりカラムゲート２０内の１つのカラムスイッチが選択される。
【００２０】
読み出しの場合、ロウデコーダ１７、ソースデコーダ１８及びカラムゲート２０で選択されたセルから読み出された信号がセンスアンプ２１で参照値と比較され、増幅されて‘０’又は‘１’のデータＤＯとなり、データ入出力回路１２及び制御回路１４に供給される。書き込みの場合、データＤＡＴＡがデータ入出力回路１２及びカラムゲート２０を介して、選択されたビット線に供給される。
【００２１】
電源回路２２は、コマンドデコーダ１３からのコマンドに応じた制御回路１４からの制御信号に応じて、ロウデコーダ１７、ソースデコーダ１８及びカラムデコーダ１９に所定の電源電圧を供給する。これにより、ワードライン、ソースライン及びビットラインに印加される電圧が、書き込み、消去又は読み出しに依存して定まる。
【００２２】
自動書き込み又は自動消去においては、カウンタ２３が用いられる。カウンタ２３のクリア入力端ＣＬＲ、クロック入力端ＣＫ及びロード制御入力端ＬＤには制御回路１４からの信号が供給され、カウンタ２３の初期値ロード用データ入力端には設定値ＣＮｍａｘが供給される。カウンタ２３の計数値が設定値ＣＮｍａｘ、例えば最大値になった場合には、カウンタ２３の出力ＥＲＲが活性になる。エラー信号ＥＲＲは、制御回路１４の入力端に供給されるとともに、該入力端と外部端子との間に接続された配線を通って外部に出力される。また、外部端子から制御回路１４へテスト信号ＴＳが供給される。
【００２３】
次に、上記の如く構成されたフラッシュメモリのユーザ使用時及び製品出荷前試験時の動作を説明する。
【００２４】
図３は、自動書き込み処理を示すフロチャートである。以下、括弧内は図３中のステップ識別符号である。
【００２５】
（Ｓ１）テスト信号ＴＳが活性であればステップＳ２へ進み、そうでなければステップＳ３へ進む。
【００２６】
ユーザ使用時ではテスト信号ＴＳが不活性であり、試験時ではテスト信号ＴＳが活性にされる。
【００２７】
（Ｓ２）制御回路１４は、テスト信号ＴＳが活性のとき、カウンタ２３のロード制御入力端ＬＤを高レベルにして設定値ＣＮｍａｘをカウンタ２３にロードさせ、ＬＤを低レベルに戻し、ステップＳ４へ進む。
【００２８】
（Ｓ３）制御回路１４は、カウンタ２３のクリア入力端ＣＬＲにパルスを供給して計数値をゼロクリアする。
【００２９】
（Ｓ４）上記試験の場合には、ステップＳ２の処理によりエラー信号ＥＲＲが活性になるので、制御回路１４の動作が異常停止する。試験装置（不図示）は、エラー信号ＥＲＲが活性であるかどうかを検出することにより、フラッシュメモリからエラー信号ＥＲＲが正常に出力されるかどうかを確認することができる。エラー信号ＥＲＲが不活性の場合には、ユーザ使用時の自動書き込み又は消去動作が無限ループに陥るので、フラッシュメモリが不良品であると見なされる。
【００３０】
ユーザ使用時又はフラッシュメモリが不良であるために、エラー信号ＥＲＲが不活性である場合、ステップＳ５へ進む。ユーザ使用時において、ステップＳ４〜Ｓ８の処理がＣＮｍａｘ回繰り返されることによりエラー信号ＥＲＲが活性になると、制御回路１４の動作が異常停止する。
【００３１】
（Ｓ５）メモリセルアレイ１０内の選択されたセルに対する書き込み動作が行われる。
【００３２】
（Ｓ６）このセルからの読み出し処理が行われる。
【００３３】
（Ｓ７）制御回路１４は、カウンタ２３のクロック入力端ＣＫにパルスを供給してその計数値をインクリメントさせる。
【００３４】
（Ｓ８）制御回路１４は、データＤＯが期待値、すなわち書き込むべき値に等しくなければ、ステップＳ４へ戻り、そうでなければ１つのアドレスに対する書き込み動作を正常終了する。
【００３５】
ユーザ使用時において、複数のメモリセルに対し書き込み処理を連続実行する場合には、アドレスカウンタ１５の内容を変更する毎に図３の処理が繰り返し行われる。
【００３６】
図４は、選択されたメモリブロックの選択されたセル行に対する自動消去動作を示すフローチャートである。
【００３７】
自動消去の基本的な動作は、自動書き込みの場合と同一である。
【００３８】
ステップＳ５Ａでは、選択されたセル行に対する消去動作が１回行われる。これに対応して、ステップ６Ａ及び８Ａでは選択行の各セルから読み出しを行ってその全セルが期待値に等しいかどうかが判定される。
【００３９】
図４の処理は、消去すべきメモリブロックの各セル行について連続的かつ自動的に行われる。
【００４０】
本第１実施形態のフラッシュメモリによれば、フラッシュメモリの製品出荷前試験において、テスト信号ＴＳを活性にすることによりカウンタ２３に設定値Ｎｍａｘがロードされて、メモリセルへの書き込み又は消去が実行される前にエラー信号ＥＲＲが正常に出力されるかどうかを判定することができるので、エラーセルが存在しなくてもその試験が高速にかつ確実に行われる。また、この試験においてメモリセルアレイ１０に対しストレスが与えられないので、製品寿命が長くなる。
【００４１】
［第２実施形態］
図５は、本発明の第２実施形態のフラッシュメモリの一部を示す概略回路図である。以下、セルが、書き込み状態のとき‘０’、消去状態のとき‘１’とする。
【００４２】
センスアンプ２１には、レファランスセルアレイ３０の出力がセレクタ３１を介し参照信号として供給される。レファランスセルアレイ３０は、メモリセルアレイ１０内のセルと同一構成及びサイズのテスト時‘０’判定用レファランスセルＴＲ０、通常時‘０’判定用レファランスセルＲ０、通常時‘１’判定用レファランスセルＲ１及びテスト時‘１’判定用レファランスセルＴＲ１を備えている。図５では簡単化のために、読み出しコマンドの実行時に用いられるレファランスセルを図示省略している。
【００４３】
レファランスセルＴＲ０、レファランスセルＲ０、Ｒ１及びＴＲ１のフローティングゲートにはそれぞれ、制御ゲート電圧ＶＧとドレイン電流ＩＤの関係が図６に示すようになるように、電子が注入されている。これらレファランスセルは、そのソースがソース線ＳＬＸに接続され、制御ゲートがワード線ＷＬＸに接続され、ドレインがビット線ＢＬ０〜ＢＬ３を介してセレクタ３１の入力端に接続されている。セレクタ３１の選択制御入力端には、レファランスセル選択信号ＲＳと、テスト信号ＴＳ及びレファランスセル選択信号ＲＳをイクスクルーシブノアゲート３２に通した信号とが供給される。信号ＴＳは通常時に‘０’、テスト時に‘１’になる。信号ＲＳは図１の制御回路１４から出力され、書き込み動作時には‘０’、消去動作時には‘１’となる。
【００４４】
この実施形態では、図１において、カウンタ２３のロード制御入力端ＬＤには制御回路１４から信号が供給されず、カウンタ２３に設定値Ｎｍａｘがロードされない。
【００４５】
図７及び図８はそれぞれ、図３及び図４に対応しており、図３及び図４のステップＳ１及びＳ２が省略されている他は、図３及び図４と同一である。
【００４６】
自動書き込みの場合、図７のステップＳ５において、ＲＳ＝‘０’となり、通常（ユーザ）使用時（ＴＳ＝‘０’）にはビット線ＢＬＸ１が選択され且つワード線ＷＬＸが電圧Ｖｒ１にされ、試験時（ＴＳ＝‘１’）にはビット線ＢＬＸ０が選択され且つワード線ＷＬＸが電圧Ｖｒ１にされる。試験時にはレファランスセルＴＲ０の閾値電圧が高いので、メモリセルアレイ１０中の選択されたセルが正常であっても図７のステップＳ８での不一致の判定がＣＮｍａｘ回行われる。そして、正常な場合には図１中のエラー信号ＥＲＲが活性になって制御回路１４の動作が異常停止し、そうでない場合には外部に出力されたエラー信号ＥＲＲが不活性のままとなる。
【００４７】
自動消去の場合、図８のステップＳ５Ａにおいて、ＲＳ＝‘１’となり、通常使用時（ＴＳ＝‘０’）にはビット線ＢＬＸ２が選択され且つワード線ＷＬＸが電圧Ｖｒ１にされ、試験時（ＴＳ＝‘１’）にはビット線ＢＬＸ３が選択され且つワード線ＷＬＸが電圧Ｖｒ２にされる。試験時にはレファランスセルＴＲ１の閾値電圧が低いので、メモリセルアレイ１０中の選択されたセルが正常であっても図８のステップＳ７での不一致の判定がＣＮｍａｘ回行われる。そして、正常な場合には図１中のエラー信号ＥＲＲが活性になって制御回路１４の動作が異常停止し、そうでない場合には外部に出力されたエラー信号ＥＲＲが不活性のままとなる。
【００４８】
本第２実施形態によれば、エラーセルが存在しなくても、自動書き込みまたは自動消去において繰り返し処理によりカウンタ２３の計数値が必ず設定値になって、正常な場合にはエラー信号ＥＲＲが活性になり、上記第１実施形態と同じ試験を行うことができる。
【００４９】
［第３実施形態］
図９は本発明の第３実施形態のフラッシュメモリの１つのメモリセルブロックＢＬＫ０Ａとロウデコーダ１７Ａとを示す。
【００５０】
メモリブロックＢＬＫ０Ａは、図２のメモリブロックＢＬＫ０にさらに１行の冗長セル行３３が備えられたものとなっている。ロウデコーダ１７Ａには、ロウアドレスＡ１５〜Ａ８にさらにテスト信号ＴＳが供給される。テスト信号ＴＳが不活性の場合には、ロウアドレスＡ１５〜Ａ８の値に応答して図２の場合と同様にワード線ＷＬ０〜ＷＬ２５５の１つが選択される。テスト信号ＴＳが活性の場合には、ロウアドレスＡ１５〜Ａ８の値によらずワード線ＷＬ０〜ＷＬ２５５が非選択となり、ワード線ＷＬ２５６が選択される。
【００５１】
これにより、テスト時には冗長セル行３３に対して自動書き込み又は自動消去の繰り返し動作が行われるので、ユーザが使用するメモリセルアレイに対してはストレスが与えられず、その寿命が長くなる。
【００５２】
他の点は、上記第２実施例と同一である。
【００５３】
なお、本発明には外にも種々の変形例が含まれる。
【００５４】
例えば、図１中のカウンタ２３をダウンカウンタとし、自動書き込みの場合、通常使用時には設定値ＣＮｍａｘをカウンタ２３にロードし、試験時にはカウンタ２３をゼロクリアし、カウンタ２３が０又は−１になったときにエラー信号ＥＲＲが活性になるようにしてもよい。自動消去の場合についても同様である。自動書き込みと自動消去とで設定値ＣＮｍａｘの値が異なるようにしてもよいことは勿論である。
【図面の簡単な説明】
【図１】本発明の第１実施形態のフラッシュメモリを示す概略ブロック図である。
【図２】図１中のメモリブロックの回路を示す図である。
【図３】自動書き込み処理を示すフロチャートである。
【図４】選択されたメモリブロックの選択されたセル行に対する自動消去動作を示すフローチャートである。
【図５】本発明の第２実施形態のフラッシュメモリの一部を示す概略回路図である。
【図６】図５中の４つのレファランスセルの制御ゲート電圧とドレイン電流の関係を示す概略特性図である。
【図７】自動書き込み処理を示すフロチャートである。
【図８】選択されたメモリブロックの選択されたセル行に対する自動消去動作を示すフローチャートである。
【図９】本発明の第３実施形態のフラッシュメモリの１つのメモリセルブロックとロウデコーダとを示す図である。
【符号の説明】
１０ メモリセルアレイ
１１ アドレス入力回路
１２ データ入出力回路
１３ コマンドデコーダ
１４ 制御回路
１５ アドレスカウンタ
１６ マルチプレクサ
１７ ロウデコーダ
１８ ソースデコーダ
１９ カラムデコーダ
２０ カラムゲート
２１ センスアンプ
２２ 電源回路
３０ レファランスセル
３１ セレクタ
３２ イクスクルーシブノアゲート
３３ 冗長セル行
Ｒ０、Ｒ１、ＴＲ０、ＴＲ１ レファランスセル
ＴＳ テスト信号
ＲＳ レファランスセル選択信号
ＤＯ、ＤＡＴＡ データ
ＡＤＤＲ アドレス
ＣＮｍａｘ 設定値
ＷＬ０〜ＷＬ２５６、ＷＬＸ ワード線
ＢＬ０〜ＢＬ２５５、ＢＬＸ０〜ＢＬＸ３ ビット線
ＳＬ０〜ＳＬ３、ＳＬＸ ソース線
【発明の属する技術分野】
本発明は、電気的消去・再書き込み可能な不揮発性半導体記憶装置に係り、特に自動書き込み又は自動消去機能を有するフラッシュメモリのような半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリは、その不揮発性、消去・再書き込み容易性及びメモリセルが１トランジスタで構成されることから、近年大幅に需要が増大している。
【０００３】
フラッシュメモリセルは、ＭＯＳトランジスタのゲート酸化膜中にフロウティングゲート電極が埋め込まれたスタックドゲート型であり、書き込みでは、ドレイン・ソース間に電圧を印加した状態で制御ゲート電極に高電圧を印加して、フロウティングゲート電極にチャンネル電子を注入する。これにより、制御ゲートから見たトランジスタ閾値電圧が上昇する。
【０００４】
フラッシュメモリでは、書き込み前に、ドレインをオープンにした状態でソースに高電圧を印加してフロウティングゲート電極中の電子をトンネル効果で放出させるという消去動作を行う必要がある。過剰消去すると、メモリセルのフロウティンゲートが正に帯電して、制御ゲート電極を０Ｖにしてもソース・ドレイン間に電流が流れて誤読み出しが生ずる。また、メモリセル間には特性にばらつきがある。そこで、幅の短い消去パルスをメモリセルに供給し、このメモリセルから読み出しを行って消去が適正に行われているかどうかを判定するという処理が繰り返し行われる。書き込みにおいても、過剰書き込みを防止するために、幅の短い書き込みパルスをメモリセルに供給し、このメモリセルから読み出しを行って書き込みが適正に行われているかどうかを判定するという処理が繰り返し行われる。
【０００５】
このような繰り返し処理は、自動書き込みコマンド又は自動消去コマンドに応答して、フラッシュメモリ内の制御回路により自動的に行われ、自動書き込み又は自動消去の動作の完了前に繰り返しカウントが所定値を越えると、そのカウンタからのエラー信号が活性になって、制御動作が異常終了する。
【０００６】
【発明が解決しようとする課題】
しかし、例えばカウンタの回路不良や配線の断線又は短絡により、上記繰り返しが所定回数を越えても該エラー信号の活性が制御回路に伝達されなかった場合には、繰り返し動作が終了せず、無限ループに陥る。また、エラーセルが存在しなければ、該繰り返しが所定回数を越えないので、エラー信号が正常に出力されるかどうかを試験することができない。
【０００７】
本発明の目的は、このような問題点に鑑み、簡単な構成を付加することにより製品出荷前の試験において異常終了動作が正常に行われるかどうかを確認することが可能な不揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、
各セルがフローティングゲートを備えたセルアレイと、
アドレス指定されたセルから読み出された信号値を参照値と比較して該セルの論理値を決定するセンスアンプと、
計数値が所定値になったときにエラー信号を活性にするカウンタと、
自動書き込みコマンド又は自動消去コマンドに応答して、アドレス指定された該セルに対し、該論理値が期待値になるまで、書き込み又は消去動作を繰り返し行い、この繰り返し毎に該カウンタに対し計数値信号を供給し、この繰り返し動作中に該エラー信号が活性になった場合には動作を異常終了し、また、テスト信号を受け取る制御回路とを備えた不揮発性半導体記憶装置において、
該制御回路は、例えエラーセルが存在しなくても該計数値が該所定値になり且つ該エラー信号が活性になるか否かを確認するために、該テスト信号が活性であるとき、該計数値が該所定値になるまで該繰り返しが実行されても、該論理値が該期待値に一致しないように、該参照値を変える。
【００１２】
この不揮発性半導体記憶装置によれば、エラーセルが存在しなくても、自動書き込みまたは自動消去において繰り返し処理によりカウンタの計数値が必ず設定値になって、正常な場合にはエラー信号が活性になり、エラー信号が正常に出力されるかどうかを判定することができるので、エラーセルが存在するか否かに拘わらずその試験が確実に行われるという効果を奏する。
【００１４】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１６】
［第１実施形態］
図１は、本発明の第１実施形態のフラッシュメモリを示す概略ブロック図である。メモリセルアレイ１０は、互いに同一構成のメモリブロックＢＬＫ０〜ＢＬＫ３からなり、ブロック単位で消去可能となっている。
【００１７】
図２は、メモリブロックＢＬＫ０の回路を示す。ＢＬＫ０は、２５６行６４列のメモリセルアレイであり、メモリセルはＮＭＯＳトランジスタのゲート酸化膜中にＦＧが埋め込まれたスタックドゲート型のＥＥＰＲＯＭセルである。ｉ＝０〜２５５、ｋ＝０〜６３の任意のｉ及びｋについて、第ｉ行の制御ゲートはワード線ＷＬｉに接続され、第ｋ列のセルトランジスタのドレインはビット線ＢＬｋに接続され、メモリブロックＢＬＫ０内の全てのセルトランジスタのソースがソース線ＳＬ０に接続されている。メモリセルに対する書き込み、消去及び読み出しの動作は当業者に周知の従来動作と同一であるので、その説明を省略する。
【００１８】
図１に戻って、外部からのアドレスＡＤＤＲ及びデータＤＡＴＡはそれぞれアドレス入力回路１１及びデータ入出力回路１２に供給される。アドレス入力回路１１及びデータ入出力回路１２はいずれも、バッファゲート回路とこれに接続されたバッファレジスタとを備えている。アドレス入力回路１１及びデータ入出力回路１２の出力はコマンドデコーダ１３に供給され、そのデコード結果は制御回路１４に供給される。制御回路１４は、読み出しコマンド、書き込みコマンド、消去コマンド自動書き込みコマンド又は自動消去コマンドのいずれが活性であるかに応じて、そのコマンドを実行するための各種制御を行う。
【００１９】
チップ内でアドレスを自動的にインクリメントして自動書き込み又は自動消去を行う場合には、アドレスカウンタ１５の出力が用いられる。マルチプレクサ１６は、アドレス入力回路１１とアドレスカウンタ１５の出力の一方を、制御回路１４からの制御信号に応答して選択し、例えば、アドレスＡ１５〜Ａ０のうちの上位８ビットＡ１５〜Ａ８をロウデコーダ１７に供給し、次の２ビットＡ７及びＡ６をソースデコーダ１８に供給し、下位６ビットＡ５〜Ａ０をカラムデコーダ１９に供給する。ロウデコーダ１７の出力によりメモリセルアレイ１０のワード線ＷＬ０〜ＷＬ２５５（図２）の１つが選択され、ソースデコーダ１８の出力によりソース線ＳＬ０〜ＳＬ３の１つが選択され、カラムデコーダ１９の出力によりカラムゲート２０内の１つのカラムスイッチが選択される。
【００２０】
読み出しの場合、ロウデコーダ１７、ソースデコーダ１８及びカラムゲート２０で選択されたセルから読み出された信号がセンスアンプ２１で参照値と比較され、増幅されて‘０’又は‘１’のデータＤＯとなり、データ入出力回路１２及び制御回路１４に供給される。書き込みの場合、データＤＡＴＡがデータ入出力回路１２及びカラムゲート２０を介して、選択されたビット線に供給される。
【００２１】
電源回路２２は、コマンドデコーダ１３からのコマンドに応じた制御回路１４からの制御信号に応じて、ロウデコーダ１７、ソースデコーダ１８及びカラムデコーダ１９に所定の電源電圧を供給する。これにより、ワードライン、ソースライン及びビットラインに印加される電圧が、書き込み、消去又は読み出しに依存して定まる。
【００２２】
自動書き込み又は自動消去においては、カウンタ２３が用いられる。カウンタ２３のクリア入力端ＣＬＲ、クロック入力端ＣＫ及びロード制御入力端ＬＤには制御回路１４からの信号が供給され、カウンタ２３の初期値ロード用データ入力端には設定値ＣＮｍａｘが供給される。カウンタ２３の計数値が設定値ＣＮｍａｘ、例えば最大値になった場合には、カウンタ２３の出力ＥＲＲが活性になる。エラー信号ＥＲＲは、制御回路１４の入力端に供給されるとともに、該入力端と外部端子との間に接続された配線を通って外部に出力される。また、外部端子から制御回路１４へテスト信号ＴＳが供給される。
【００２３】
次に、上記の如く構成されたフラッシュメモリのユーザ使用時及び製品出荷前試験時の動作を説明する。
【００２４】
図３は、自動書き込み処理を示すフロチャートである。以下、括弧内は図３中のステップ識別符号である。
【００２５】
（Ｓ１）テスト信号ＴＳが活性であればステップＳ２へ進み、そうでなければステップＳ３へ進む。
【００２６】
ユーザ使用時ではテスト信号ＴＳが不活性であり、試験時ではテスト信号ＴＳが活性にされる。
【００２７】
（Ｓ２）制御回路１４は、テスト信号ＴＳが活性のとき、カウンタ２３のロード制御入力端ＬＤを高レベルにして設定値ＣＮｍａｘをカウンタ２３にロードさせ、ＬＤを低レベルに戻し、ステップＳ４へ進む。
【００２８】
（Ｓ３）制御回路１４は、カウンタ２３のクリア入力端ＣＬＲにパルスを供給して計数値をゼロクリアする。
【００２９】
（Ｓ４）上記試験の場合には、ステップＳ２の処理によりエラー信号ＥＲＲが活性になるので、制御回路１４の動作が異常停止する。試験装置（不図示）は、エラー信号ＥＲＲが活性であるかどうかを検出することにより、フラッシュメモリからエラー信号ＥＲＲが正常に出力されるかどうかを確認することができる。エラー信号ＥＲＲが不活性の場合には、ユーザ使用時の自動書き込み又は消去動作が無限ループに陥るので、フラッシュメモリが不良品であると見なされる。
【００３０】
ユーザ使用時又はフラッシュメモリが不良であるために、エラー信号ＥＲＲが不活性である場合、ステップＳ５へ進む。ユーザ使用時において、ステップＳ４〜Ｓ８の処理がＣＮｍａｘ回繰り返されることによりエラー信号ＥＲＲが活性になると、制御回路１４の動作が異常停止する。
【００３１】
（Ｓ５）メモリセルアレイ１０内の選択されたセルに対する書き込み動作が行われる。
【００３２】
（Ｓ６）このセルからの読み出し処理が行われる。
【００３３】
（Ｓ７）制御回路１４は、カウンタ２３のクロック入力端ＣＫにパルスを供給してその計数値をインクリメントさせる。
【００３４】
（Ｓ８）制御回路１４は、データＤＯが期待値、すなわち書き込むべき値に等しくなければ、ステップＳ４へ戻り、そうでなければ１つのアドレスに対する書き込み動作を正常終了する。
【００３５】
ユーザ使用時において、複数のメモリセルに対し書き込み処理を連続実行する場合には、アドレスカウンタ１５の内容を変更する毎に図３の処理が繰り返し行われる。
【００３６】
図４は、選択されたメモリブロックの選択されたセル行に対する自動消去動作を示すフローチャートである。
【００３７】
自動消去の基本的な動作は、自動書き込みの場合と同一である。
【００３８】
ステップＳ５Ａでは、選択されたセル行に対する消去動作が１回行われる。これに対応して、ステップ６Ａ及び８Ａでは選択行の各セルから読み出しを行ってその全セルが期待値に等しいかどうかが判定される。
【００３９】
図４の処理は、消去すべきメモリブロックの各セル行について連続的かつ自動的に行われる。
【００４０】
本第１実施形態のフラッシュメモリによれば、フラッシュメモリの製品出荷前試験において、テスト信号ＴＳを活性にすることによりカウンタ２３に設定値Ｎｍａｘがロードされて、メモリセルへの書き込み又は消去が実行される前にエラー信号ＥＲＲが正常に出力されるかどうかを判定することができるので、エラーセルが存在しなくてもその試験が高速にかつ確実に行われる。また、この試験においてメモリセルアレイ１０に対しストレスが与えられないので、製品寿命が長くなる。
【００４１】
［第２実施形態］
図５は、本発明の第２実施形態のフラッシュメモリの一部を示す概略回路図である。以下、セルが、書き込み状態のとき‘０’、消去状態のとき‘１’とする。
【００４２】
センスアンプ２１には、レファランスセルアレイ３０の出力がセレクタ３１を介し参照信号として供給される。レファランスセルアレイ３０は、メモリセルアレイ１０内のセルと同一構成及びサイズのテスト時‘０’判定用レファランスセルＴＲ０、通常時‘０’判定用レファランスセルＲ０、通常時‘１’判定用レファランスセルＲ１及びテスト時‘１’判定用レファランスセルＴＲ１を備えている。図５では簡単化のために、読み出しコマンドの実行時に用いられるレファランスセルを図示省略している。
【００４３】
レファランスセルＴＲ０、レファランスセルＲ０、Ｒ１及びＴＲ１のフローティングゲートにはそれぞれ、制御ゲート電圧ＶＧとドレイン電流ＩＤの関係が図６に示すようになるように、電子が注入されている。これらレファランスセルは、そのソースがソース線ＳＬＸに接続され、制御ゲートがワード線ＷＬＸに接続され、ドレインがビット線ＢＬ０〜ＢＬ３を介してセレクタ３１の入力端に接続されている。セレクタ３１の選択制御入力端には、レファランスセル選択信号ＲＳと、テスト信号ＴＳ及びレファランスセル選択信号ＲＳをイクスクルーシブノアゲート３２に通した信号とが供給される。信号ＴＳは通常時に‘０’、テスト時に‘１’になる。信号ＲＳは図１の制御回路１４から出力され、書き込み動作時には‘０’、消去動作時には‘１’となる。
【００４４】
この実施形態では、図１において、カウンタ２３のロード制御入力端ＬＤには制御回路１４から信号が供給されず、カウンタ２３に設定値Ｎｍａｘがロードされない。
【００４５】
図７及び図８はそれぞれ、図３及び図４に対応しており、図３及び図４のステップＳ１及びＳ２が省略されている他は、図３及び図４と同一である。
【００４６】
自動書き込みの場合、図７のステップＳ５において、ＲＳ＝‘０’となり、通常（ユーザ）使用時（ＴＳ＝‘０’）にはビット線ＢＬＸ１が選択され且つワード線ＷＬＸが電圧Ｖｒ１にされ、試験時（ＴＳ＝‘１’）にはビット線ＢＬＸ０が選択され且つワード線ＷＬＸが電圧Ｖｒ１にされる。試験時にはレファランスセルＴＲ０の閾値電圧が高いので、メモリセルアレイ１０中の選択されたセルが正常であっても図７のステップＳ８での不一致の判定がＣＮｍａｘ回行われる。そして、正常な場合には図１中のエラー信号ＥＲＲが活性になって制御回路１４の動作が異常停止し、そうでない場合には外部に出力されたエラー信号ＥＲＲが不活性のままとなる。
【００４７】
自動消去の場合、図８のステップＳ５Ａにおいて、ＲＳ＝‘１’となり、通常使用時（ＴＳ＝‘０’）にはビット線ＢＬＸ２が選択され且つワード線ＷＬＸが電圧Ｖｒ１にされ、試験時（ＴＳ＝‘１’）にはビット線ＢＬＸ３が選択され且つワード線ＷＬＸが電圧Ｖｒ２にされる。試験時にはレファランスセルＴＲ１の閾値電圧が低いので、メモリセルアレイ１０中の選択されたセルが正常であっても図８のステップＳ７での不一致の判定がＣＮｍａｘ回行われる。そして、正常な場合には図１中のエラー信号ＥＲＲが活性になって制御回路１４の動作が異常停止し、そうでない場合には外部に出力されたエラー信号ＥＲＲが不活性のままとなる。
【００４８】
本第２実施形態によれば、エラーセルが存在しなくても、自動書き込みまたは自動消去において繰り返し処理によりカウンタ２３の計数値が必ず設定値になって、正常な場合にはエラー信号ＥＲＲが活性になり、上記第１実施形態と同じ試験を行うことができる。
【００４９】
［第３実施形態］
図９は本発明の第３実施形態のフラッシュメモリの１つのメモリセルブロックＢＬＫ０Ａとロウデコーダ１７Ａとを示す。
【００５０】
メモリブロックＢＬＫ０Ａは、図２のメモリブロックＢＬＫ０にさらに１行の冗長セル行３３が備えられたものとなっている。ロウデコーダ１７Ａには、ロウアドレスＡ１５〜Ａ８にさらにテスト信号ＴＳが供給される。テスト信号ＴＳが不活性の場合には、ロウアドレスＡ１５〜Ａ８の値に応答して図２の場合と同様にワード線ＷＬ０〜ＷＬ２５５の１つが選択される。テスト信号ＴＳが活性の場合には、ロウアドレスＡ１５〜Ａ８の値によらずワード線ＷＬ０〜ＷＬ２５５が非選択となり、ワード線ＷＬ２５６が選択される。
【００５１】
これにより、テスト時には冗長セル行３３に対して自動書き込み又は自動消去の繰り返し動作が行われるので、ユーザが使用するメモリセルアレイに対してはストレスが与えられず、その寿命が長くなる。
【００５２】
他の点は、上記第２実施例と同一である。
【００５３】
なお、本発明には外にも種々の変形例が含まれる。
【００５４】
例えば、図１中のカウンタ２３をダウンカウンタとし、自動書き込みの場合、通常使用時には設定値ＣＮｍａｘをカウンタ２３にロードし、試験時にはカウンタ２３をゼロクリアし、カウンタ２３が０又は−１になったときにエラー信号ＥＲＲが活性になるようにしてもよい。自動消去の場合についても同様である。自動書き込みと自動消去とで設定値ＣＮｍａｘの値が異なるようにしてもよいことは勿論である。
【図面の簡単な説明】
【図１】本発明の第１実施形態のフラッシュメモリを示す概略ブロック図である。
【図２】図１中のメモリブロックの回路を示す図である。
【図３】自動書き込み処理を示すフロチャートである。
【図４】選択されたメモリブロックの選択されたセル行に対する自動消去動作を示すフローチャートである。
【図５】本発明の第２実施形態のフラッシュメモリの一部を示す概略回路図である。
【図６】図５中の４つのレファランスセルの制御ゲート電圧とドレイン電流の関係を示す概略特性図である。
【図７】自動書き込み処理を示すフロチャートである。
【図８】選択されたメモリブロックの選択されたセル行に対する自動消去動作を示すフローチャートである。
【図９】本発明の第３実施形態のフラッシュメモリの１つのメモリセルブロックとロウデコーダとを示す図である。
【符号の説明】
１０ メモリセルアレイ
１１ アドレス入力回路
１２ データ入出力回路
１３ コマンドデコーダ
１４ 制御回路
１５ アドレスカウンタ
１６ マルチプレクサ
１７ ロウデコーダ
１８ ソースデコーダ
１９ カラムデコーダ
２０ カラムゲート
２１ センスアンプ
２２ 電源回路
３０ レファランスセル
３１ セレクタ
３２ イクスクルーシブノアゲート
３３ 冗長セル行
Ｒ０、Ｒ１、ＴＲ０、ＴＲ１ レファランスセル
ＴＳ テスト信号
ＲＳ レファランスセル選択信号
ＤＯ、ＤＡＴＡ データ
ＡＤＤＲ アドレス
ＣＮｍａｘ 設定値
ＷＬ０〜ＷＬ２５６、ＷＬＸ ワード線
ＢＬ０〜ＢＬ２５５、ＢＬＸ０〜ＢＬＸ３ ビット線
ＳＬ０〜ＳＬ３、ＳＬＸ ソース線
Claims (6)
- 各セルがフローティングゲートを備えたセルアレイと、
アドレス指定されたセルから読み出された信号値を参照値と比較して該セルの論理値を決定するセンスアンプと、
計数値が所定値になったときにエラー信号を活性にするカウンタと、
自動書き込みコマンド又は自動消去コマンドに応答して、アドレス指定された該セルに対し、該論理値が期待値になるまで、書き込み又は消去動作を繰り返し行い、この繰り返し毎に該カウンタに対し計数値信号を供給し、この繰り返し動作中に該エラー信号が活性になった場合には動作を異常終了し、また、テスト信号を受け取る制御回路とを備えた不揮発性半導体記憶装置において、
該制御回路は、エラーセルが存在するか否かに拘わらず該計数値が該所定値になり且つ該エラー信号が活性になるか否かを確認するために、該テスト信号が活性であるとき、該計数値が該所定値になるまで該繰り返しが実行されても、該論理値が該期待値に一致しないように、該参照値を変えることを特徴とする不揮発性半導体記憶装置。 - フローティングゲートを備えた第１及び第２のレファランスセルと、
該テスト信号が不活性のときには該第１レファランスセルを選択し、該テスト信号が活性のときには該第２レファランスセルを選択するセレクタと、
をさらに有し、
該センスアンプは該セレクタで選択された信号値を該参照値とし、該フローティングゲートに蓄えられた電荷量により該参照値が定まる、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 該書き込み動作が行われたときに該第２参照セルが用いられ、
該第１参照セルは、該第２参照セルの閾値電圧よりも低い閾値電圧を有する、
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。 - 該セルアレイは、該テストにおいてのみアドレス指定可能なセル行を有することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 該消去動作が行われたとき該第２参照セルが用いられ、
該第１参照セルは、該第２参照セルの閾値電圧よりも高い閾値電圧を有する、
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。 - 該セルアレイは、該テストにおいてのみアドレス指定可能なセル行を有することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
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