JPH11176173A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11176173A JPH11176173A JP33456097A JP33456097A JPH11176173A JP H11176173 A JPH11176173 A JP H11176173A JP 33456097 A JP33456097 A JP 33456097A JP 33456097 A JP33456097 A JP 33456097A JP H11176173 A JPH11176173 A JP H11176173A
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Abstract
(57)【要約】
【課題】 過消去メモリセルが発生しても、当該過消去
メモリセルと同一のビット線に接続されたメモリセルに
対し正常な読み出し、書き込みを行うことである。 【解決手段】 書き込み時および読み出し時に、選択さ
れたビット線と非選択のワード線との間に接続されたメ
モリセルのソース電位を、同電位保持回路のトランジス
タが前記選択されたビット線の電位と同電位に保ち、前
記選択されたビット線と選択された前記ワード線との間
に接続されたメモリセルのソース電位を接地電位保持回
路のトランジスタが接地電位に保つように構成する。
メモリセルと同一のビット線に接続されたメモリセルに
対し正常な読み出し、書き込みを行うことである。 【解決手段】 書き込み時および読み出し時に、選択さ
れたビット線と非選択のワード線との間に接続されたメ
モリセルのソース電位を、同電位保持回路のトランジス
タが前記選択されたビット線の電位と同電位に保ち、前
記選択されたビット線と選択された前記ワード線との間
に接続されたメモリセルのソース電位を接地電位保持回
路のトランジスタが接地電位に保つように構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、過消去メモリセ
ルが発生するメモリセルアレーに対し書き込みおよび読
み出しを行う際の信頼性の向上と消費電流の抑制を実現
した電気的に書き込み消去可能な不揮発性半導体記憶装
置に関するものである。
ルが発生するメモリセルアレーに対し書き込みおよび読
み出しを行う際の信頼性の向上と消費電流の抑制を実現
した電気的に書き込み消去可能な不揮発性半導体記憶装
置に関するものである。
【０００２】
【従来の技術】図１１は、従来の不揮発性半導体記憶装
置であるフラッシュメモリのメモリセルアレーの部分構
成を示す回路図である。図１１において、１，２，３，
４は各メモリセルのコントロールゲートであるワード
線、５，６，７は各メモリセルのドレインに接続された
ビット線、８，９，１０は各メモリセルのソースに接続
されたフィールド拡散配線である。このフィールド拡散
配線８，９，１０は全てソース制御線１１に接続されて
いる。１６はソース電源ＶＳであり、書き込みおよび読
み出し時に接地電位（０Ｖ）、消去時には高電位（例え
ば、約１２Ｖ）に設定される。図１２は、図１１に示し
たフラッシュメモリのメモリセルアレーにおいて、読み
出し／書き込み／消去を実行する場合の前記ワード線、
前記ビット線、前記ソース電源ＶＳ１６の設定電位を示
す表図である。
置であるフラッシュメモリのメモリセルアレーの部分構
成を示す回路図である。図１１において、１，２，３，
４は各メモリセルのコントロールゲートであるワード
線、５，６，７は各メモリセルのドレインに接続された
ビット線、８，９，１０は各メモリセルのソースに接続
されたフィールド拡散配線である。このフィールド拡散
配線８，９，１０は全てソース制御線１１に接続されて
いる。１６はソース電源ＶＳであり、書き込みおよび読
み出し時に接地電位（０Ｖ）、消去時には高電位（例え
ば、約１２Ｖ）に設定される。図１２は、図１１に示し
たフラッシュメモリのメモリセルアレーにおいて、読み
出し／書き込み／消去を実行する場合の前記ワード線、
前記ビット線、前記ソース電源ＶＳ１６の設定電位を示
す表図である。
【０００３】次に、図１１と図１２を参照して、過消去
メモリセルが発生した場合の動作について説明する。例
えば、図１１に示すメモリセル１２が過消去メモリセル
になったものとする。ここで過消去メモリセルとは、消
去時にフローティングゲートから電子が引き抜かれ過ぎ
て、閾値電圧が０Ｖ以下に過剰に低くなってしまったメ
モリセルのことである。先ず、フローティングゲートに
電子を蓄積している、つまり情報が書き込まれたメモリ
セル１４に対し読み出しを行う場合について述べる。こ
のとき、図１２の読み出し時の設定電圧に従って、選択
されるワード線はワード線４、非選択ワード線はワード
線１，２，３、選択されるビット線はビット線６、非選
択のビット線はビット線５とビット線７である。この場
合、非選択のワード線２の電位が０Ｖであるにもかかわ
らず過消去メモリセル１２がＯＮするために、過消去メ
モリセル１２を通じてビット線６とフィールド拡散配線
９との間に電流が流れてビット線６の電位が低下する。
そして、図示していないセンスアンプはビット線６の電
位を判定して、読み出そうとしているメモリセル１４が
消去された状態にあると誤判定してしまう。
メモリセルが発生した場合の動作について説明する。例
えば、図１１に示すメモリセル１２が過消去メモリセル
になったものとする。ここで過消去メモリセルとは、消
去時にフローティングゲートから電子が引き抜かれ過ぎ
て、閾値電圧が０Ｖ以下に過剰に低くなってしまったメ
モリセルのことである。先ず、フローティングゲートに
電子を蓄積している、つまり情報が書き込まれたメモリ
セル１４に対し読み出しを行う場合について述べる。こ
のとき、図１２の読み出し時の設定電圧に従って、選択
されるワード線はワード線４、非選択ワード線はワード
線１，２，３、選択されるビット線はビット線６、非選
択のビット線はビット線５とビット線７である。この場
合、非選択のワード線２の電位が０Ｖであるにもかかわ
らず過消去メモリセル１２がＯＮするために、過消去メ
モリセル１２を通じてビット線６とフィールド拡散配線
９との間に電流が流れてビット線６の電位が低下する。
そして、図示していないセンスアンプはビット線６の電
位を判定して、読み出そうとしているメモリセル１４が
消去された状態にあると誤判定してしまう。
【０００４】次に、メモリセル１４に書き込みを行う場
合について述べる。図１２の書き込み時の設定電圧に従
って、選択されるワード線はワード線４、非選択ワード
線はワード線１，２，３、選択されるビット線はビット
線６、非選択ビット線はビット線５とビット線７であ
る。この場合、非選択ワード線２の電位は０Ｖに設定さ
れているにもかかわらず過消去メモリセル１２がＯＮす
るために、過消去メモリセル１２を通じてビット線６と
フィールド拡散配線９との間に電流が流れてビット線６
の電位は設定電位７Ｖより低下する。この結果、ビット
線６が所定の電位にならないためにメモリセル１４のフ
ローティングゲートに電子を注入することができない状
態になる。
合について述べる。図１２の書き込み時の設定電圧に従
って、選択されるワード線はワード線４、非選択ワード
線はワード線１，２，３、選択されるビット線はビット
線６、非選択ビット線はビット線５とビット線７であ
る。この場合、非選択ワード線２の電位は０Ｖに設定さ
れているにもかかわらず過消去メモリセル１２がＯＮす
るために、過消去メモリセル１２を通じてビット線６と
フィールド拡散配線９との間に電流が流れてビット線６
の電位は設定電位７Ｖより低下する。この結果、ビット
線６が所定の電位にならないためにメモリセル１４のフ
ローティングゲートに電子を注入することができない状
態になる。
【０００５】図１３は、負電位を供給できるワード線デ
コーダを付加した従来の不揮発性半導体記憶装置である
フラッシュメモリの部分構成を示す回路図である。図１
４は、図１３に示すフラッシュメモリの書き込み／読み
出し／消去実行時のワード線、ビット線の制御電位を示
す表図である。図１３において、図１１と同一または相
当の部分については同一の符号を付し説明を省略する。
図１３において、４３は前記負電位を供給するワード線
デコーダである。
コーダを付加した従来の不揮発性半導体記憶装置である
フラッシュメモリの部分構成を示す回路図である。図１
４は、図１３に示すフラッシュメモリの書き込み／読み
出し／消去実行時のワード線、ビット線の制御電位を示
す表図である。図１３において、図１１と同一または相
当の部分については同一の符号を付し説明を省略する。
図１３において、４３は前記負電位を供給するワード線
デコーダである。
【０００６】次に、図１３に示す従来のフラッシュメモ
リの過消去メモリセル対策について説明する。先ず、図
１３と図１４を参照して、メモリセル１４に対し読み出
しを行う場合について説明する。メモリセル１４に対し
読み出しを行う場合、選択されるワード線はワード線
４、選択されるビット線はビット線６であるから、図１
４に従ってワード線４は５Ｖ、非選択のワード線１，
２，３は例えば−２Ｖの負電位に設定され、またビット
線６の電位は１Ｖ、非選択のビット線５，７は開放にな
るよう制御される。この場合、メモリセル１２が過消去
メモリセルであったとしても、メモリセル１２の閾値電
圧が−２Ｖより大きい限り（これを条件１と呼ぶ）メモ
リセル１２がＯＮすることはないので、メモリセル１４
に対し正常に読み出しを行うことができる。
リの過消去メモリセル対策について説明する。先ず、図
１３と図１４を参照して、メモリセル１４に対し読み出
しを行う場合について説明する。メモリセル１４に対し
読み出しを行う場合、選択されるワード線はワード線
４、選択されるビット線はビット線６であるから、図１
４に従ってワード線４は５Ｖ、非選択のワード線１，
２，３は例えば−２Ｖの負電位に設定され、またビット
線６の電位は１Ｖ、非選択のビット線５，７は開放にな
るよう制御される。この場合、メモリセル１２が過消去
メモリセルであったとしても、メモリセル１２の閾値電
圧が−２Ｖより大きい限り（これを条件１と呼ぶ）メモ
リセル１２がＯＮすることはないので、メモリセル１４
に対し正常に読み出しを行うことができる。
【０００７】次に、図１３と図１４を参照して、メモリ
セル１４に書き込みを行う場合について説明する。メモ
リセル１４に書き込む場合、選択されるワード線はワー
ド線４、選択されるビット線はビット線６であるから、
図１４に従ってワード線４の電位は１２Ｖ、非選択のワ
ード線１，２，３の電位は例えば−２Ｖの負電位に設定
され、ビット線６の電位は７Ｖ、非選択のビット線５，
７は開放になるように制御される。この場合、メモリセ
ル１２が過消去メモリセルであったとしても、メモリセ
ル１２の閾値電圧が−２Ｖより大きい限り（前記条件
１）過消去のメモリセル１２はＯＮせず、従ってメモリ
セル１４に対し正常に読み出しを行うことができる。
セル１４に書き込みを行う場合について説明する。メモ
リセル１４に書き込む場合、選択されるワード線はワー
ド線４、選択されるビット線はビット線６であるから、
図１４に従ってワード線４の電位は１２Ｖ、非選択のワ
ード線１，２，３の電位は例えば−２Ｖの負電位に設定
され、ビット線６の電位は７Ｖ、非選択のビット線５，
７は開放になるように制御される。この場合、メモリセ
ル１２が過消去メモリセルであったとしても、メモリセ
ル１２の閾値電圧が−２Ｖより大きい限り（前記条件
１）過消去のメモリセル１２はＯＮせず、従ってメモリ
セル１４に対し正常に読み出しを行うことができる。
【０００８】また、図１３に示すフラッシュメモリで
は、書き込みの対象となるメモリセル１４自体が過消去
メモリセルであってもメモリセル１４に対し書き込みを
正常に実施できる。通常のフラッシュメモリでは、過消
去メモリセルが発生した場合には書き込みができなくな
るが、これは過消去メモリセル自体に問題があって、フ
ローティングゲートへ電子を注入できず書き込むことが
できないのではなく、前記例でも述べたように、書き込
みの対象となるメモリセルのビット線に連接して存在す
る非選択の過消去メモリセルからのリーク電流が、書き
込み時の前記ビット線の電位を下げてしまうからであ
る。図１３に示すフラッシュメモリでは上述したように
非選択の過消去メモリセルからのリーク電流が発生しな
いように制御されるので、書き込もうとしているメモリ
セル１４自体が過消去メモリセルであっても、ビット線
６の電位は所定の電位に設定することができ、電子をフ
ローティングゲートへ注入して正常にメモリセル１４へ
の書き込みを実施できる。
は、書き込みの対象となるメモリセル１４自体が過消去
メモリセルであってもメモリセル１４に対し書き込みを
正常に実施できる。通常のフラッシュメモリでは、過消
去メモリセルが発生した場合には書き込みができなくな
るが、これは過消去メモリセル自体に問題があって、フ
ローティングゲートへ電子を注入できず書き込むことが
できないのではなく、前記例でも述べたように、書き込
みの対象となるメモリセルのビット線に連接して存在す
る非選択の過消去メモリセルからのリーク電流が、書き
込み時の前記ビット線の電位を下げてしまうからであ
る。図１３に示すフラッシュメモリでは上述したように
非選択の過消去メモリセルからのリーク電流が発生しな
いように制御されるので、書き込もうとしているメモリ
セル１４自体が過消去メモリセルであっても、ビット線
６の電位は所定の電位に設定することができ、電子をフ
ローティングゲートへ注入して正常にメモリセル１４へ
の書き込みを実施できる。
【０００９】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されているので、上述した
前者の不揮発性半導体記憶装置では、過消去メモリセル
が発生した場合、当該過消去メモリセルと同一のビット
線に接続されたメモリセルに対し正常な読み出し、書き
込みができないという課題があった。
記憶装置は以上のように構成されているので、上述した
前者の不揮発性半導体記憶装置では、過消去メモリセル
が発生した場合、当該過消去メモリセルと同一のビット
線に接続されたメモリセルに対し正常な読み出し、書き
込みができないという課題があった。
【００１０】また、上述した後者の不揮発性半導体記憶
装置では、過消去メモリセル対策のためのワード線デコ
ーダ４３が設けられているが、フラッシュメモリ動作の
大半の時間を占める読み出し時、さらに過消去メモリセ
ルが全く存在しない場合でさえも負電位を常時発生させ
ておく必要があるためにワード線デコーダ４３において
常に電流が流れ、消費電力が増大するという課題があっ
た。
装置では、過消去メモリセル対策のためのワード線デコ
ーダ４３が設けられているが、フラッシュメモリ動作の
大半の時間を占める読み出し時、さらに過消去メモリセ
ルが全く存在しない場合でさえも負電位を常時発生させ
ておく必要があるためにワード線デコーダ４３において
常に電流が流れ、消費電力が増大するという課題があっ
た。
【００１１】この発明は、上記のような課題を解決する
ためになされたもので、過消去メモリセルが発生して
も、正常な書き込み、読み出しを行うことの可能な不揮
発性半導体記憶装置を得ることを目的とする。また、こ
の発明は、ワード線へ負電位を供給するなどの過消去メ
モリセル対策が施されている場合の消費電力の増大を抑
制できる不揮発性半導体記憶装置を得ることを目的とす
る。
ためになされたもので、過消去メモリセルが発生して
も、正常な書き込み、読み出しを行うことの可能な不揮
発性半導体記憶装置を得ることを目的とする。また、こ
の発明は、ワード線へ負電位を供給するなどの過消去メ
モリセル対策が施されている場合の消費電力の増大を抑
制できる不揮発性半導体記憶装置を得ることを目的とす
る。
【００１２】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、書き込み時および読み出し時に、選
択されたビット線と非選択のワード線との間に接続され
たメモリセルのソース電位を、前記選択されたビット線
の電位と同電位に保つトランジスタを有した同電位保持
回路と、前記選択されたビット線と選択された前記ワー
ド線との間に接続されたメモリセルのソース電位を接地
電位に保つトランジスタを有した接地電位保持回路とを
備えるようにしたものである。
半導体記憶装置は、書き込み時および読み出し時に、選
択されたビット線と非選択のワード線との間に接続され
たメモリセルのソース電位を、前記選択されたビット線
の電位と同電位に保つトランジスタを有した同電位保持
回路と、前記選択されたビット線と選択された前記ワー
ド線との間に接続されたメモリセルのソース電位を接地
電位に保つトランジスタを有した接地電位保持回路とを
備えるようにしたものである。
【００１３】この発明に係る不揮発性半導体記憶装置
は、他の行メモリセルと独立して行メモリセル毎に設け
られたソース拡散配線と、書き込み時および読み出し時
において選択されたビット線へ設定される電位に対し同
電位に設定される第１のソース電源との間に設けられ、
前記行メモリセルのワード線へ書き込み時および読み出
し時に前記ワード線の非選択に応じて印加されるワード
線印加電位により導通状態に制御されるトランジスタを
同電位保持回路が備え、前記行メモリセル毎の前記ソー
ス拡散配線と第２のソース電源との間に設けられ、前記
行メモリセルのワード線へ書き込み時および読み出し時
に前記ワード線の選択に応じて印加されるワード線印加
電位により導通状態に制御されるトランジスタを接地電
位保持回路が備えるようにしたものである。
は、他の行メモリセルと独立して行メモリセル毎に設け
られたソース拡散配線と、書き込み時および読み出し時
において選択されたビット線へ設定される電位に対し同
電位に設定される第１のソース電源との間に設けられ、
前記行メモリセルのワード線へ書き込み時および読み出
し時に前記ワード線の非選択に応じて印加されるワード
線印加電位により導通状態に制御されるトランジスタを
同電位保持回路が備え、前記行メモリセル毎の前記ソー
ス拡散配線と第２のソース電源との間に設けられ、前記
行メモリセルのワード線へ書き込み時および読み出し時
に前記ワード線の選択に応じて印加されるワード線印加
電位により導通状態に制御されるトランジスタを接地電
位保持回路が備えるようにしたものである。
【００１４】この発明に係る不揮発性半導体記憶装置
は、過消去メモリセルのアドレス情報を保持する記憶回
路と、前記過消去メモリセルのアドレスと書き込み時お
よび読み出し時のアドレスとをもとにビット線上の過消
去メモリセルの存在を判定するアドレス一致検出回路
と、該アドレス一致検出回路が前記過消去メモリセルの
存在を判定したときに限り、書き込み時および読み出し
時に非選択のワード線へ印加する負電位のワード線印加
電位を発生させ、前記ワード線へ供給するワード線負電
位供給回路とを備えるようにしたものである。
は、過消去メモリセルのアドレス情報を保持する記憶回
路と、前記過消去メモリセルのアドレスと書き込み時お
よび読み出し時のアドレスとをもとにビット線上の過消
去メモリセルの存在を判定するアドレス一致検出回路
と、該アドレス一致検出回路が前記過消去メモリセルの
存在を判定したときに限り、書き込み時および読み出し
時に非選択のワード線へ印加する負電位のワード線印加
電位を発生させ、前記ワード線へ供給するワード線負電
位供給回路とを備えるようにしたものである。
【００１５】この発明に係る不揮発性半導体記憶装置
は、電源投入時に過消去メモリセルのアドレスを自動検
出する過消去メモリセル検出回路を備えるようにしたも
のである。
は、電源投入時に過消去メモリセルのアドレスを自動検
出する過消去メモリセル検出回路を備えるようにしたも
のである。
【００１６】この発明に係る不揮発性半導体記憶装置
は、消去前書き込みおよび消去、該消去結果に対する消
去ベリファイを行なった後に過消去メモリセルを検出
し、検出した過消去メモリセルのアドレスを自動検出す
る過消去メモリセル検出回路を備えるようにしたもので
ある。
は、消去前書き込みおよび消去、該消去結果に対する消
去ベリファイを行なった後に過消去メモリセルを検出
し、検出した過消去メモリセルのアドレスを自動検出す
る過消去メモリセル検出回路を備えるようにしたもので
ある。
【００１７】この発明に係る不揮発性半導体記憶装置
は、過消去メモリセル検出回路が過消去メモリセルを検
出すると、前記過消去メモリセル検出回路が過消去メモ
リセルを検出しなくなるまで、前記過消去メモリセル検
出回路が検出した過消去メモリセルまたは全メモリセル
に対し消去前書き込みおよび消去、該消去結果に対する
消去ベリファイを繰り返し行う際の消去パルス幅を暫
時、小さく制御していく消去パルス幅制御回路を備える
ようにしたものである。
は、過消去メモリセル検出回路が過消去メモリセルを検
出すると、前記過消去メモリセル検出回路が過消去メモ
リセルを検出しなくなるまで、前記過消去メモリセル検
出回路が検出した過消去メモリセルまたは全メモリセル
に対し消去前書き込みおよび消去、該消去結果に対する
消去ベリファイを繰り返し行う際の消去パルス幅を暫
時、小さく制御していく消去パルス幅制御回路を備える
ようにしたものである。
【００１８】この発明に係る不揮発性半導体記憶装置
は、過消去メモリセル検出回路が過消去メモリセルを検
出すると、前記過消去メモリセル検出回路が過消去メモ
リセルを検出しなくなるまで、前記過消去メモリセル検
出回路が検出した過消去メモリセルまたは全メモリセル
に対し消去前書き込みおよび消去、該消去結果に対する
消去ベリファイを繰り返し行う際の消去パルスの電位で
ある消去パルス波高を暫時、小さく制御していく消去パ
ルス電位制御回路を備えるようにしたものである。
は、過消去メモリセル検出回路が過消去メモリセルを検
出すると、前記過消去メモリセル検出回路が過消去メモ
リセルを検出しなくなるまで、前記過消去メモリセル検
出回路が検出した過消去メモリセルまたは全メモリセル
に対し消去前書き込みおよび消去、該消去結果に対する
消去ベリファイを繰り返し行う際の消去パルスの電位で
ある消去パルス波高を暫時、小さく制御していく消去パ
ルス電位制御回路を備えるようにしたものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この実施の形態１による不揮発
性半導体記憶装置であるフラッシュメモリのメモリセル
アレーの部分構成を示す回路図である。図１において、
１７，１８，１９，２０はワード線、２１，２２，２３
はビット線、２４，２５，２６，２７はソース拡散配
線、３５，３６，３７，３８はソース拡散配線２４，２
５，２６，２７の電位制御用Ｐチャンネルトランジスタ
（同電位保持回路のトランジスタ）、３９，４０，４
１，４２はソース拡散配線２４，２５，２６，２７の電
位制御用Ｎチャンネルトランジスタ（接地電位保持回路
のトランジスタ）である。２９はソース電源ＶＢ（第１
のソース電源）、３２はソース電源ＶＳ（第２のソース
電源）である。これらビット線、ワード線、ソース電源
ＶＢ、ソース電源ＶＳの電位は、書き込み／読み出し／
消去時に図１０に示すような各電位に制御される。な
お、図１０に示す各電位の発生は図示していないフラッ
シュ電源発生回路により行われる。
ついて説明する。 実施の形態１．図１は、この実施の形態１による不揮発
性半導体記憶装置であるフラッシュメモリのメモリセル
アレーの部分構成を示す回路図である。図１において、
１７，１８，１９，２０はワード線、２１，２２，２３
はビット線、２４，２５，２６，２７はソース拡散配
線、３５，３６，３７，３８はソース拡散配線２４，２
５，２６，２７の電位制御用Ｐチャンネルトランジスタ
（同電位保持回路のトランジスタ）、３９，４０，４
１，４２はソース拡散配線２４，２５，２６，２７の電
位制御用Ｎチャンネルトランジスタ（接地電位保持回路
のトランジスタ）である。２９はソース電源ＶＢ（第１
のソース電源）、３２はソース電源ＶＳ（第２のソース
電源）である。これらビット線、ワード線、ソース電源
ＶＢ、ソース電源ＶＳの電位は、書き込み／読み出し／
消去時に図１０に示すような各電位に制御される。な
お、図１０に示す各電位の発生は図示していないフラッ
シュ電源発生回路により行われる。
【００２０】３０はソース電源ＶＢ２９を電位制御用Ｐ
チャンネルトランジスタ３５，３６，３７，３８へ供給
するための配線である。３１はソース電源ＶＳ３２を電
位制御用Ｎチャンネルトランジスタ３９，４０，４１，
４２へ供給するための配線である。このフラッシュメモ
リのメモリセルアレーの部分構成を、図１１に示した前
記従来のフラッシュメモリの各メモリセルの部分構成と
比較した場合の主な相違点は、ソース拡散配線２４，２
５，２６，２７の電位を制御するための電位制御用Ｐチ
ャンネルトランジスタ３５，３６，３７，３８と電位制
御用Ｎチャンネルトランジスタ３９，４０，４１，４２
が追加されている点と、図１１に示すソース拡散配線９
が、図１ではソース拡散配線２５とソース拡散配線２６
の２本に分けられている点である。
チャンネルトランジスタ３５，３６，３７，３８へ供給
するための配線である。３１はソース電源ＶＳ３２を電
位制御用Ｎチャンネルトランジスタ３９，４０，４１，
４２へ供給するための配線である。このフラッシュメモ
リのメモリセルアレーの部分構成を、図１１に示した前
記従来のフラッシュメモリの各メモリセルの部分構成と
比較した場合の主な相違点は、ソース拡散配線２４，２
５，２６，２７の電位を制御するための電位制御用Ｐチ
ャンネルトランジスタ３５，３６，３７，３８と電位制
御用Ｎチャンネルトランジスタ３９，４０，４１，４２
が追加されている点と、図１１に示すソース拡散配線９
が、図１ではソース拡散配線２５とソース拡散配線２６
の２本に分けられている点である。
【００２１】次に動作について説明する。先ず、図１と
図１０を参照して、メモリセル３４に対し読み出しを行
う場合についての動作を説明する。メモリセル３４に対
し読み出しを行う場合、選択されるワード線はワード線
２０、また選択されるビット線はビット線２２であるか
ら、図１０に従ってワード線２０の電位は５Ｖ、非選択
のワード線１７，１８，１９の電位は０Ｖ、ビット線２
２の電位は１Ｖ、非選択のビット線２１，２３の電位は
開放状態、ソース電源ＶＳの電位は０Ｖ、ソース電源Ｖ
Ｂ２９の電位は１Ｖに制御される。
図１０を参照して、メモリセル３４に対し読み出しを行
う場合についての動作を説明する。メモリセル３４に対
し読み出しを行う場合、選択されるワード線はワード線
２０、また選択されるビット線はビット線２２であるか
ら、図１０に従ってワード線２０の電位は５Ｖ、非選択
のワード線１７，１８，１９の電位は０Ｖ、ビット線２
２の電位は１Ｖ、非選択のビット線２１，２３の電位は
開放状態、ソース電源ＶＳの電位は０Ｖ、ソース電源Ｖ
Ｂ２９の電位は１Ｖに制御される。
【００２２】このとき、ソース拡散配線２４，２５，２
６の電位制御用Ｐチャンネルトランジスタ３５，３６，
３７は、ワード線１７，１８，１９が０Ｖに設定される
ためＯＮして、ソース拡散配線２４，２５，２６にはソ
ース電源ＶＢ２９（１Ｖ）が供給される。ソース拡散配
線２７の電位制御用Ｐチャンネルトランジスタ３８は、
ワード線２０が５Ｖに設定されるためＯＦＦとなる。ま
たこのとき、ソース拡散配線２７の電位制御用Ｎチャン
ネルトランジスタ４２はワード線２０の電位が５Ｖに制
御されるためＯＮして、ソース拡散配線２７にはソース
電源ＶＳ３２（０Ｖ）が供給され、さらに電位制御用Ｎ
チャンネルトランジスタ３９，４０，４１はワード線１
７，１８，１９の電位が０Ｖに設定されるためＯＦＦと
なる。このような制御を行なったとき、ビット線２２上
のメモリセル１３，３３，１５，３４に着目すると、読
み出しの対象となっているメモリセル３４のドレイン電
位は１Ｖ、ソース電位は０Ｖである。
６の電位制御用Ｐチャンネルトランジスタ３５，３６，
３７は、ワード線１７，１８，１９が０Ｖに設定される
ためＯＮして、ソース拡散配線２４，２５，２６にはソ
ース電源ＶＢ２９（１Ｖ）が供給される。ソース拡散配
線２７の電位制御用Ｐチャンネルトランジスタ３８は、
ワード線２０が５Ｖに設定されるためＯＦＦとなる。ま
たこのとき、ソース拡散配線２７の電位制御用Ｎチャン
ネルトランジスタ４２はワード線２０の電位が５Ｖに制
御されるためＯＮして、ソース拡散配線２７にはソース
電源ＶＳ３２（０Ｖ）が供給され、さらに電位制御用Ｎ
チャンネルトランジスタ３９，４０，４１はワード線１
７，１８，１９の電位が０Ｖに設定されるためＯＦＦと
なる。このような制御を行なったとき、ビット線２２上
のメモリセル１３，３３，１５，３４に着目すると、読
み出しの対象となっているメモリセル３４のドレイン電
位は１Ｖ、ソース電位は０Ｖである。
【００２３】一方、読み出しの対象になっていないメモ
リセル１３，３３，１５のドレイン電位とソース電位は
ともに１Ｖである。ここで、注目すべき点は非選択のメ
モリセル１３，３３，１５のドレイン電位とソース電位
が等しいことである。すなわち、非選択のメモリセル１
３，３３，１５が過消去メモリセルであっても読み出し
中にビット線２２からソース拡散配線２４，２５，２６
へ電流が流れることはなく、ビット線２２の電位は前記
電流により変化することはなく、従って選択されたメモ
リセル３４の読み出しに影響を及ぼさない。
リセル１３，３３，１５のドレイン電位とソース電位は
ともに１Ｖである。ここで、注目すべき点は非選択のメ
モリセル１３，３３，１５のドレイン電位とソース電位
が等しいことである。すなわち、非選択のメモリセル１
３，３３，１５が過消去メモリセルであっても読み出し
中にビット線２２からソース拡散配線２４，２５，２６
へ電流が流れることはなく、ビット線２２の電位は前記
電流により変化することはなく、従って選択されたメモ
リセル３４の読み出しに影響を及ぼさない。
【００２４】次に、図１および図１０を参照して、メモ
リセル３４に書き込みを行う場合の動作について説明す
る。メモリセル３４に対し書き込みを行う場合、選択さ
れるワード線は２０、選択されるビット線は２２である
から、図１０に従ってワード線２０の電位は１２Ｖ、非
選択のワード線１７，１８，１９の電位は０Ｖ、ビット
線２２の電位は７Ｖ、非選択のビット線２１，２３は開
放状態、ソース電源ＶＳ３２は０Ｖ、ソース電源ＶＢ２
９は７Ｖに制御される。このとき、ソース拡散配線２
４，２５，２６の電位制御用Ｐチャンネルトランジスタ
３５，３６，３７はワード線１７，１８，１９の電位が
０Ｖに設定されるためＯＮして、ソース拡散配線２４，
２５，２６にはソース電源ＶＢ２９（７Ｖ）が供給され
る。ソース拡散配線２７の電位制御用Ｐチャンネルトラ
ンジスタ３８は、ワード線２０の電位が１２Ｖに設定さ
れるためＯＦＦとなる。またこのとき、ソース拡散配線
２７の電位制御用Ｎチャンネルトランジスタ４２はワー
ド線２０の電位が１２Ｖに設定されるためＯＮして、ソ
ース拡散配線２７にはソース電源ＶＳ３２（０Ｖ）が供
給され、さらにソース拡散配線２４，２５，２６の電位
制御用Ｎチャンネルトランジスタ３９，４０，４１はワ
ード線１７，１８，１９の電位が０ＶであることからＯ
ＦＦとなる。このような制御を行なったとき、ビット線
２２上のメモリセル１３，３３，１５，３４に着目する
と、書き込みの対象となっているメモリセル３４のドレ
イン電位は７Ｖ、ソース電位は０Ｖである。一方、書き
込みの対象となっていないメモリセル１３，３３，１５
のドレイン電位とソース電位はともに７Ｖである。ここ
で、注目すべき点は非選択のメモリセル１３，３３，１
５のドレイン電位とソース電位が等しいことである。す
なわち、非選択のメモリセル１３，３３，１５が過消去
メモリセルであっても書き込み中にビット線２２からソ
ース拡散配線へ電流が流れることはなくビット線２２の
電位は７Ｖを維持する。従ってメモリセル３４への書き
込みに影響を及ぼすことがない。
リセル３４に書き込みを行う場合の動作について説明す
る。メモリセル３４に対し書き込みを行う場合、選択さ
れるワード線は２０、選択されるビット線は２２である
から、図１０に従ってワード線２０の電位は１２Ｖ、非
選択のワード線１７，１８，１９の電位は０Ｖ、ビット
線２２の電位は７Ｖ、非選択のビット線２１，２３は開
放状態、ソース電源ＶＳ３２は０Ｖ、ソース電源ＶＢ２
９は７Ｖに制御される。このとき、ソース拡散配線２
４，２５，２６の電位制御用Ｐチャンネルトランジスタ
３５，３６，３７はワード線１７，１８，１９の電位が
０Ｖに設定されるためＯＮして、ソース拡散配線２４，
２５，２６にはソース電源ＶＢ２９（７Ｖ）が供給され
る。ソース拡散配線２７の電位制御用Ｐチャンネルトラ
ンジスタ３８は、ワード線２０の電位が１２Ｖに設定さ
れるためＯＦＦとなる。またこのとき、ソース拡散配線
２７の電位制御用Ｎチャンネルトランジスタ４２はワー
ド線２０の電位が１２Ｖに設定されるためＯＮして、ソ
ース拡散配線２７にはソース電源ＶＳ３２（０Ｖ）が供
給され、さらにソース拡散配線２４，２５，２６の電位
制御用Ｎチャンネルトランジスタ３９，４０，４１はワ
ード線１７，１８，１９の電位が０ＶであることからＯ
ＦＦとなる。このような制御を行なったとき、ビット線
２２上のメモリセル１３，３３，１５，３４に着目する
と、書き込みの対象となっているメモリセル３４のドレ
イン電位は７Ｖ、ソース電位は０Ｖである。一方、書き
込みの対象となっていないメモリセル１３，３３，１５
のドレイン電位とソース電位はともに７Ｖである。ここ
で、注目すべき点は非選択のメモリセル１３，３３，１
５のドレイン電位とソース電位が等しいことである。す
なわち、非選択のメモリセル１３，３３，１５が過消去
メモリセルであっても書き込み中にビット線２２からソ
ース拡散配線へ電流が流れることはなくビット線２２の
電位は７Ｖを維持する。従ってメモリセル３４への書き
込みに影響を及ぼすことがない。
【００２５】また、書き込みの対象となっているメモリ
セル３４自体が過消去メモリセルである場合であっても
メモリセル３４に対し正常に書き込みを実施できる。従
来のフラッシュメモリでは過消去メモリセルが発生した
場合、書き込みを実施できなくなるが、これは過消去メ
モリセル自体に問題があってフローティングゲートへ電
子を注入できず書き込みが不可能になるわけではなく、
従来の技術でも述べたように、書き込もうとしているメ
モリセルのビット線に接続されている非選択の過消去メ
モリセルからのリーク電流が、書き込み時のビット線電
位を下げてしまうのが原因である。従って、この実施の
形態のフラッシュメモリでは、過消去メモリセルのドレ
イン電位とソース電位を等しくして非選択の過消去メモ
リセルからのリーク電流が発生しないように制御するの
で、書き込みの対象となっているメモリセル３４自体が
過消去メモリセルであっても、ビット線２２の電位を７
Ｖの所定の電位に維持することができ、電子をフローテ
ィングゲートへ注入することができ、正常にメモリセル
３４へ書き込むことが可能になる。
セル３４自体が過消去メモリセルである場合であっても
メモリセル３４に対し正常に書き込みを実施できる。従
来のフラッシュメモリでは過消去メモリセルが発生した
場合、書き込みを実施できなくなるが、これは過消去メ
モリセル自体に問題があってフローティングゲートへ電
子を注入できず書き込みが不可能になるわけではなく、
従来の技術でも述べたように、書き込もうとしているメ
モリセルのビット線に接続されている非選択の過消去メ
モリセルからのリーク電流が、書き込み時のビット線電
位を下げてしまうのが原因である。従って、この実施の
形態のフラッシュメモリでは、過消去メモリセルのドレ
イン電位とソース電位を等しくして非選択の過消去メモ
リセルからのリーク電流が発生しないように制御するの
で、書き込みの対象となっているメモリセル３４自体が
過消去メモリセルであっても、ビット線２２の電位を７
Ｖの所定の電位に維持することができ、電子をフローテ
ィングゲートへ注入することができ、正常にメモリセル
３４へ書き込むことが可能になる。
【００２６】以上、説明したように、この実施の形態１
によれば、書き込み、読み出しの対象となるメモリセル
のビット線に接続された他のメモリセルに過消去メモリ
セルが存在していても、前記対象となるメモリセル以外
の前記他のメモリセルのドレイン電位とソース電位とを
同電位にすることで、前記過消去メモリセルを介した前
記ビット線から当該過消去メモリセルのソース拡散配線
への電流の流れ込みを無くすことができ、この結果、前
記ビット線の電位を書き込み時には７Ｖの所定の電位に
維持し、また読み出し時には１Ｖの所定の電位に維持
し、前記対象となるメモリセルに記憶されたビットデー
タの読み出しや書き込みを正常に行うことのできる不揮
発性半導体記憶装置が得られる効果がある。また、書き
込み、読み出しの対象となるメモリセル自体が過消去メ
モリセルになっている場合であっても、前記対象となる
メモリセルに接続されたビット線の電位は、当該ビット
線に接続された他のメモリセルによって影響を受けない
ので、前記対象となるメモリセルに対し正常に書き込
み、読み出しを行うことができる不揮発性半導体記憶装
置が得られる効果がある。
によれば、書き込み、読み出しの対象となるメモリセル
のビット線に接続された他のメモリセルに過消去メモリ
セルが存在していても、前記対象となるメモリセル以外
の前記他のメモリセルのドレイン電位とソース電位とを
同電位にすることで、前記過消去メモリセルを介した前
記ビット線から当該過消去メモリセルのソース拡散配線
への電流の流れ込みを無くすことができ、この結果、前
記ビット線の電位を書き込み時には７Ｖの所定の電位に
維持し、また読み出し時には１Ｖの所定の電位に維持
し、前記対象となるメモリセルに記憶されたビットデー
タの読み出しや書き込みを正常に行うことのできる不揮
発性半導体記憶装置が得られる効果がある。また、書き
込み、読み出しの対象となるメモリセル自体が過消去メ
モリセルになっている場合であっても、前記対象となる
メモリセルに接続されたビット線の電位は、当該ビット
線に接続された他のメモリセルによって影響を受けない
ので、前記対象となるメモリセルに対し正常に書き込
み、読み出しを行うことができる不揮発性半導体記憶装
置が得られる効果がある。
【００２７】実施の形態２．図２は、この実施の形態２
の不揮発性半導体記憶装置を示す概略構成図であり、図
において、４３は図１３に示したワード線デコーダと同
一構成のワード線デコーダ（ワード線負電位供給回路）
である。４４はアドレス一致検出回路、４５は過消去メ
モリセルのアドレス情報を保持する記憶回路、４６は図
１３に示したメモリセル構造と同様のフラッシュメモリ
セルアレー、４７は負電位発生回路（ワード線負電位供
給回路）、４８はアドレスバス、５３はデータバス、５
４はビット線デコーダである。
の不揮発性半導体記憶装置を示す概略構成図であり、図
において、４３は図１３に示したワード線デコーダと同
一構成のワード線デコーダ（ワード線負電位供給回路）
である。４４はアドレス一致検出回路、４５は過消去メ
モリセルのアドレス情報を保持する記憶回路、４６は図
１３に示したメモリセル構造と同様のフラッシュメモリ
セルアレー、４７は負電位発生回路（ワード線負電位供
給回路）、４８はアドレスバス、５３はデータバス、５
４はビット線デコーダである。
【００２８】次に動作について説明する。先ず、テスタ
を用いた製品テストにおいて、過消去メモリセルの発生
が検出された場合、チップ外部のテスタにより過消去メ
モリセルのアドレス情報を記憶回路４５に書き込んでお
く。そして、製品テスト終了後のフラッシュメモリのチ
ップとしての動作は以下のようになる。
を用いた製品テストにおいて、過消去メモリセルの発生
が検出された場合、チップ外部のテスタにより過消去メ
モリセルのアドレス情報を記憶回路４５に書き込んでお
く。そして、製品テスト終了後のフラッシュメモリのチ
ップとしての動作は以下のようになる。
【００２９】書き込み／読み出しを行おうとするときに
は、アドレス一致検出回路４４はアドレスバス４８上の
ビット線に関係するアドレスの値と、過消去メモリセル
のアドレス情報を記憶した記憶回路４５から出力される
ビット線に関係するアドレスの値とを比較する。その結
果が一致すれば、読み出そうとしているビット線上に過
消去メモリセルが存在することを意味するので、信号ａ
を出力して負電位発生回路４７を動作させる。この結
果、負電位発生回路４７はワード線デコーダ４３に負電
位を供給する。このようにして、ワード線デコーダ４３
が負電位を出力できるようになった後の具体的なフラッ
シュメモリセルアレー４６の各メモリセルへの書き込み
／読み出しの動作は、従来と同様に図１４の各設定内容
に従って実行される。
は、アドレス一致検出回路４４はアドレスバス４８上の
ビット線に関係するアドレスの値と、過消去メモリセル
のアドレス情報を記憶した記憶回路４５から出力される
ビット線に関係するアドレスの値とを比較する。その結
果が一致すれば、読み出そうとしているビット線上に過
消去メモリセルが存在することを意味するので、信号ａ
を出力して負電位発生回路４７を動作させる。この結
果、負電位発生回路４７はワード線デコーダ４３に負電
位を供給する。このようにして、ワード線デコーダ４３
が負電位を出力できるようになった後の具体的なフラッ
シュメモリセルアレー４６の各メモリセルへの書き込み
／読み出しの動作は、従来と同様に図１４の各設定内容
に従って実行される。
【００３０】一方、アドレス一致検出回路４４で一致が
検出されないときにはアドレス一致検出回路４４は信号
ａを出力しないので、負電位発生回路４７からワード線
デコーダ４３へは負電位は供給されず、従ってフラッシ
ュメモリセルアレー４６の各メモリセルへの書き込み／
読み出しの動作は図１２に示す各設定内容に従って実行
される。この実施の形態では、図１２の各設定内容に示
す電位は図示していないフラッシュ電源電圧発生回路に
より行われるが、このフラッシュ電源電圧発生回路で生
成され書き込み／読み出し／消去時に非選択ワード線へ
供給される０Ｖの電位は、前記信号ａが出力されること
で負電位発生回路４７から供給される例えば−２Ｖの前
記負電位に切り替えられる。
検出されないときにはアドレス一致検出回路４４は信号
ａを出力しないので、負電位発生回路４７からワード線
デコーダ４３へは負電位は供給されず、従ってフラッシ
ュメモリセルアレー４６の各メモリセルへの書き込み／
読み出しの動作は図１２に示す各設定内容に従って実行
される。この実施の形態では、図１２の各設定内容に示
す電位は図示していないフラッシュ電源電圧発生回路に
より行われるが、このフラッシュ電源電圧発生回路で生
成され書き込み／読み出し／消去時に非選択ワード線へ
供給される０Ｖの電位は、前記信号ａが出力されること
で負電位発生回路４７から供給される例えば−２Ｖの前
記負電位に切り替えられる。
【００３１】以上、説明したように、この実施の形態２
によれば、選択されたビット線上に過消去メモリセルが
存在する場合のみ図１４の設定内容に従ってワード線デ
コーダ４３は負電位を発生させ、フラッシュメモリセル
アレー４６の非選択メモリセルのワード線へ負電位を供
給することになるので、負電位発生回路４７における消
費電力を従来に比べて低減できる不揮発性半導体記憶装
置が得られる効果がある。
によれば、選択されたビット線上に過消去メモリセルが
存在する場合のみ図１４の設定内容に従ってワード線デ
コーダ４３は負電位を発生させ、フラッシュメモリセル
アレー４６の非選択メモリセルのワード線へ負電位を供
給することになるので、負電位発生回路４７における消
費電力を従来に比べて低減できる不揮発性半導体記憶装
置が得られる効果がある。
【００３２】実施の形態３．図３は、この実施の形態３
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図３において、図２と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図３において、
４９は電源の投入を検出すると信号ｂを出力する電源投
入検出回路、５０は前記信号ｂを受けて過消去メモリ検
出テスト（コラムビットテスト等を含む）を行う過消去
メモリセル検出回路である。この過消去メモリ検出テス
トは、読み出し対象のメモリセルの選択ワード線の電位
を正常なメモリセルではＯＮしない０Ｖに設定し、また
非読み出し対象のメモリセルの非選択ワード線の電位を
−２Ｖに設定し、前記読み出し対象のメモリセルのビッ
ト線を選択し、このときの各メモリセルから読み出され
た値が期待値と同じであるか否かを判断することにより
過消去メモリセルを検出するテストである。
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図３において、図２と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図３において、
４９は電源の投入を検出すると信号ｂを出力する電源投
入検出回路、５０は前記信号ｂを受けて過消去メモリ検
出テスト（コラムビットテスト等を含む）を行う過消去
メモリセル検出回路である。この過消去メモリ検出テス
トは、読み出し対象のメモリセルの選択ワード線の電位
を正常なメモリセルではＯＮしない０Ｖに設定し、また
非読み出し対象のメモリセルの非選択ワード線の電位を
−２Ｖに設定し、前記読み出し対象のメモリセルのビッ
ト線を選択し、このときの各メモリセルから読み出され
た値が期待値と同じであるか否かを判断することにより
過消去メモリセルを検出するテストである。
【００３３】次に動作について説明する。先ず、電源を
投入すると、電源投入検出回路４９は信号ｂを過消去メ
モリセル検出回路５０に出力する。過消去メモリセル検
出回路５０は前記信号ｂを受けると、フラッシュメモリ
セルアレー４６の各メモリセルに対して前記過消去メモ
リ検出テストを行う。そして、過消去メモリが存在して
いれば、そのアドレス情報を記憶回路４５に書き込む。
その後の書き込み／読み出しの動作は前記実施の形態２
で説明した動作と同様である。
投入すると、電源投入検出回路４９は信号ｂを過消去メ
モリセル検出回路５０に出力する。過消去メモリセル検
出回路５０は前記信号ｂを受けると、フラッシュメモリ
セルアレー４６の各メモリセルに対して前記過消去メモ
リ検出テストを行う。そして、過消去メモリが存在して
いれば、そのアドレス情報を記憶回路４５に書き込む。
その後の書き込み／読み出しの動作は前記実施の形態２
で説明した動作と同様である。
【００３４】以上、説明したように、この実施の形態３
によれば、電源投入時に過消去メモリセルの検出テスト
が過消去メモリセル検出回路５０により自動的に行われ
る。そして、電源投入のたびに過消去メモリセルのアド
レス情報が更新されるので、製品集荷後に過消去メモリ
セルが発生した場合でも、書き込み／読み出しの動作を
正常に実行できる不揮発性半導体記憶装置が得られる効
果がある。
によれば、電源投入時に過消去メモリセルの検出テスト
が過消去メモリセル検出回路５０により自動的に行われ
る。そして、電源投入のたびに過消去メモリセルのアド
レス情報が更新されるので、製品集荷後に過消去メモリ
セルが発生した場合でも、書き込み／読み出しの動作を
正常に実行できる不揮発性半導体記憶装置が得られる効
果がある。
【００３５】実施の形態４．図４は、この実施の形態４
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図４において、図３と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図４において、
５１は消去パルスの幅を制御する消去パルス幅制御回路
である。またフラッシュメモリセルアレー４６はバイト
消去できる構成とする。
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図４において、図３と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図４において、
５１は消去パルスの幅を制御する消去パルス幅制御回路
である。またフラッシュメモリセルアレー４６はバイト
消去できる構成とする。
【００３６】次に、この実施の形態４のフラッシュメモ
リにおける消去動作について説明する。図５は、前記消
去動作を示すフローチャートである。先ず、最初に消去
前書き込みを実行し（ステップＳＴ１）、次いで消去お
よび消去ベリファイを実行し（ステップＳＴ２）、さら
に過消去メモリセル検出回路５０によるフラッシュメモ
リセルアレー４６に対する過消去メモリ検出テスト（コ
ラムビットテスト等）を行う（ステップＳＴ３）。この
結果、過消去メモリセルが存在していれば、そのアドレ
ス情報を記憶回路４５に保持する。次に、記憶回路４５
に記憶されたアドレス情報に従って、過消去メモリセル
に対してのみ消去前書き込みを実行する（ステップＳＴ
４）。このときの過消去メモリセルへの書き込みは、図
１４の設定内容に従って前記実施の形態３と同様に行
う。次に、前記消去前書き込みを行なったメモリセルに
対してのみ、再度、消去を実行する。このとき、消去パ
ルス幅制御回路５１により消去パルスの幅を通常の半分
に制御する（ステップＳＴ５）。消去パルスの幅を通常
の半分にすることにより、過消去状態になりやすい、す
なわち負の閾値になりやすいメモリセルを、正の閾値を
もつ正常な消去状態にすることができる。そして消去お
よび消去ベリファイが完了した後、再度、過消去メモリ
セル検出回路５０により過消去メモリ検出テスト（コラ
ムビットテスト等）を行う。ここで、過消去メモリセル
が検出されなければ終了する（ステップＳＴ６）。前
記、再度の過消去メモリ検出テストで過消去メモリセル
が検出された場合、ステップＳＴ４およびステップＳＴ
５を繰り返す。ただし、このときの消去パルスの幅は、
前回実行時のさらに半分になるように消去パルス幅制御
回路５１により制御し、過消去メモリセルの発生を抑え
るようにする。
リにおける消去動作について説明する。図５は、前記消
去動作を示すフローチャートである。先ず、最初に消去
前書き込みを実行し（ステップＳＴ１）、次いで消去お
よび消去ベリファイを実行し（ステップＳＴ２）、さら
に過消去メモリセル検出回路５０によるフラッシュメモ
リセルアレー４６に対する過消去メモリ検出テスト（コ
ラムビットテスト等）を行う（ステップＳＴ３）。この
結果、過消去メモリセルが存在していれば、そのアドレ
ス情報を記憶回路４５に保持する。次に、記憶回路４５
に記憶されたアドレス情報に従って、過消去メモリセル
に対してのみ消去前書き込みを実行する（ステップＳＴ
４）。このときの過消去メモリセルへの書き込みは、図
１４の設定内容に従って前記実施の形態３と同様に行
う。次に、前記消去前書き込みを行なったメモリセルに
対してのみ、再度、消去を実行する。このとき、消去パ
ルス幅制御回路５１により消去パルスの幅を通常の半分
に制御する（ステップＳＴ５）。消去パルスの幅を通常
の半分にすることにより、過消去状態になりやすい、す
なわち負の閾値になりやすいメモリセルを、正の閾値を
もつ正常な消去状態にすることができる。そして消去お
よび消去ベリファイが完了した後、再度、過消去メモリ
セル検出回路５０により過消去メモリ検出テスト（コラ
ムビットテスト等）を行う。ここで、過消去メモリセル
が検出されなければ終了する（ステップＳＴ６）。前
記、再度の過消去メモリ検出テストで過消去メモリセル
が検出された場合、ステップＳＴ４およびステップＳＴ
５を繰り返す。ただし、このときの消去パルスの幅は、
前回実行時のさらに半分になるように消去パルス幅制御
回路５１により制御し、過消去メモリセルの発生を抑え
るようにする。
【００３７】以上、説明したように、この実施の形態４
によれば、過消去メモリセルになりやすいメモリセルに
対する消去を行う場合に、消去パルスの幅を暫時、小さ
く制御し、１回の消去動作だけで閾値を過剰に下げない
ようにして過消去メモリセルの発生を防止することがで
きるので、通常の書き込み／読み出し時に負電位をワー
ド線へ供給する必要がなくなり、図１２に示した設定内
容の電位によりワード線、ビット線の制御を行うことが
でき、負電位を使用することによる消費電流の増大を抑
制できる不揮発性半導体記憶装置が得られる効果があ
る。
によれば、過消去メモリセルになりやすいメモリセルに
対する消去を行う場合に、消去パルスの幅を暫時、小さ
く制御し、１回の消去動作だけで閾値を過剰に下げない
ようにして過消去メモリセルの発生を防止することがで
きるので、通常の書き込み／読み出し時に負電位をワー
ド線へ供給する必要がなくなり、図１２に示した設定内
容の電位によりワード線、ビット線の制御を行うことが
でき、負電位を使用することによる消費電流の増大を抑
制できる不揮発性半導体記憶装置が得られる効果があ
る。
【００３８】実施の形態５．図６は、この実施の形態５
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図６において、図４と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図６において、
６１は一括消去のみ可能な構成のフラッシュメモリセル
アレーである。
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図６において、図４と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図６において、
６１は一括消去のみ可能な構成のフラッシュメモリセル
アレーである。
【００３９】次に、この実施の形態５のフラッシュメモ
リにおける消去動作について説明する。図７は、前記消
去動作を示すフローチャートであるが、図５に示したフ
ローチャートのステップと同一処理内容のステップにつ
いては同一の符号を付し説明を省略する。消去前書き込
みの実行、次いで行う消去および当該消去についての消
去ベリファイの実行、過消去メモリセル検出回路５０に
よるフラッシュメモリセルアレー６１に対する過消去メ
モリ検出テスト（コラムビットテスト等を含む）の実行
は前記実施の形態４と同様である。そして、過消去メモ
リセルが存在していれば、全アドレスのメモリセルに対
し消去前書き込みを実行する（ステップＳＴ１１）。こ
のときのメモリセルへの書き込みは図１４の設定内容に
従って従来技術で説明した図１３に示したフラッシュメ
モリに対し行う書き込みと同様に行う。次に、再度、一
括消去および当該消去に対する消去ベリファイを実行す
る（ステップＳＴ１２）。このとき、消去パルス幅制御
回路５１により消去パルス幅を通常の半分とする。消去
パルス幅を通常の半分にすることにより、過消去状態に
なりやすい、すなわち負の閾値になりやすいメモリセル
を、正の閾値の正常な消去状態にすることができる。こ
のようにして一括消去が完了した後、再度、過消去メモ
リセル検出回路５０により過消去メモリ検出テスト（コ
ラムビットテスト等）を行う。ここで、過消去メモリセ
ルが検出されなければ、動作は終了である。もし、過消
去メモリセルが検出されれば、ステップＳＴ３，ステッ
プＳＴ１１，ステップＳＴ１２の処理を再度実行する。
ただし、このときは消去パルス幅を前回実行時の半分に
して、過消去メモリセルの発生を抑えるようにする。
リにおける消去動作について説明する。図７は、前記消
去動作を示すフローチャートであるが、図５に示したフ
ローチャートのステップと同一処理内容のステップにつ
いては同一の符号を付し説明を省略する。消去前書き込
みの実行、次いで行う消去および当該消去についての消
去ベリファイの実行、過消去メモリセル検出回路５０に
よるフラッシュメモリセルアレー６１に対する過消去メ
モリ検出テスト（コラムビットテスト等を含む）の実行
は前記実施の形態４と同様である。そして、過消去メモ
リセルが存在していれば、全アドレスのメモリセルに対
し消去前書き込みを実行する（ステップＳＴ１１）。こ
のときのメモリセルへの書き込みは図１４の設定内容に
従って従来技術で説明した図１３に示したフラッシュメ
モリに対し行う書き込みと同様に行う。次に、再度、一
括消去および当該消去に対する消去ベリファイを実行す
る（ステップＳＴ１２）。このとき、消去パルス幅制御
回路５１により消去パルス幅を通常の半分とする。消去
パルス幅を通常の半分にすることにより、過消去状態に
なりやすい、すなわち負の閾値になりやすいメモリセル
を、正の閾値の正常な消去状態にすることができる。こ
のようにして一括消去が完了した後、再度、過消去メモ
リセル検出回路５０により過消去メモリ検出テスト（コ
ラムビットテスト等）を行う。ここで、過消去メモリセ
ルが検出されなければ、動作は終了である。もし、過消
去メモリセルが検出されれば、ステップＳＴ３，ステッ
プＳＴ１１，ステップＳＴ１２の処理を再度実行する。
ただし、このときは消去パルス幅を前回実行時の半分に
して、過消去メモリセルの発生を抑えるようにする。
【００４０】以上、説明したように、この実施の形態５
によれば、一括消去のみ可能なフラッシュメモリに対し
消去パルスのパルス幅を前回実行時より小さくし、１回
の消去動作だけで閾値を過剰に下げないようにして過消
去メモリセルの発生を防ぐことができるので、通常の書
き込み／読み出し時には負電位を発生させる必要がな
く、図１２の設定内容に従ってワード線、ビット線の制
御を行えばよく、負電位を使用することによる消費電流
の増大を抑制できる不揮発性半導体記憶装置が得られる
効果がある。
によれば、一括消去のみ可能なフラッシュメモリに対し
消去パルスのパルス幅を前回実行時より小さくし、１回
の消去動作だけで閾値を過剰に下げないようにして過消
去メモリセルの発生を防ぐことができるので、通常の書
き込み／読み出し時には負電位を発生させる必要がな
く、図１２の設定内容に従ってワード線、ビット線の制
御を行えばよく、負電位を使用することによる消費電流
の増大を抑制できる不揮発性半導体記憶装置が得られる
効果がある。
【００４１】実施の形態６．図８は、この実施の形態６
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図８において、図６と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図８において、
５２は消去パルスのパルス波高である電位を制御する消
去パルス電位制御回路である。
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図８において、図６と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図８において、
５２は消去パルスのパルス波高である電位を制御する消
去パルス電位制御回路である。
【００４２】次に、この実施の形態６のフラッシュメモ
リにおける消去動作について説明する。図９は、前記消
去動作を示すフローチャートであるが、図７に示したフ
ローチャートのステップと同一処理内容のステップにつ
いては同一の符号を付し説明を省略する。消去前書き込
みの実行、次いで行う消去および当該消去についての消
去ベリファイの実行、過消去メモリセル検出回路５０に
よるフラッシュメモリセルアレー６１に対する過消去メ
モリ検出テスト（コラムビットテスト等を含む）の実
行、過消去メモリセルが存在しているときの全アドレス
に対する消去前書き込みの実行などは前記実施の形態５
と同様である。ステップＳＴ１１での消去前書き込みの
実行後、次に、再度、一括消去および当該消去に対する
消去ベリファイを実行する（ステップＳＴ２１）。この
とき、消去パルス電位制御回路５１により消去パルスの
パルス波高を通常より小さくする。消去パルス幅を通常
より小さくすることにより、過消去状態になりやすい、
すなわち負の閾値になりやすいメモリセルを、正の閾値
の正常な消去状態にすることができる。このようにして
一括消去が完了した後、再度、過消去メモリセル検出回
路５０により過消去メモリ検出テスト（コラムビットテ
スト等を含む）を行う。ここで、過消去メモリセルが検
出されなければ動作は終了である。もし、過消去メモリ
セルが検出されれば、ステップＳＴ３，ステップＳＴ１
１，ステップＳＴ２１の処理を再度実行する。ただし、
このときは消去パルスのパルス波高を前回実行時よりさ
らに小さくして、過消去メモリセルの発生を抑えるよう
にする。
リにおける消去動作について説明する。図９は、前記消
去動作を示すフローチャートであるが、図７に示したフ
ローチャートのステップと同一処理内容のステップにつ
いては同一の符号を付し説明を省略する。消去前書き込
みの実行、次いで行う消去および当該消去についての消
去ベリファイの実行、過消去メモリセル検出回路５０に
よるフラッシュメモリセルアレー６１に対する過消去メ
モリ検出テスト（コラムビットテスト等を含む）の実
行、過消去メモリセルが存在しているときの全アドレス
に対する消去前書き込みの実行などは前記実施の形態５
と同様である。ステップＳＴ１１での消去前書き込みの
実行後、次に、再度、一括消去および当該消去に対する
消去ベリファイを実行する（ステップＳＴ２１）。この
とき、消去パルス電位制御回路５１により消去パルスの
パルス波高を通常より小さくする。消去パルス幅を通常
より小さくすることにより、過消去状態になりやすい、
すなわち負の閾値になりやすいメモリセルを、正の閾値
の正常な消去状態にすることができる。このようにして
一括消去が完了した後、再度、過消去メモリセル検出回
路５０により過消去メモリ検出テスト（コラムビットテ
スト等を含む）を行う。ここで、過消去メモリセルが検
出されなければ動作は終了である。もし、過消去メモリ
セルが検出されれば、ステップＳＴ３，ステップＳＴ１
１，ステップＳＴ２１の処理を再度実行する。ただし、
このときは消去パルスのパルス波高を前回実行時よりさ
らに小さくして、過消去メモリセルの発生を抑えるよう
にする。
【００４３】以上、説明したように、この実施の形態６
によれば、一括消去のみ可能なフラッシュメモリに対し
消去パルスのパルス波高、すなわち電位を前回実行時よ
り小さくし、１回の消去動作だけで閾値を過剰に下げな
いようにして過消去メモリセルの発生を防ぐことができ
るので、通常の書き込み／読み出し時には負電位を発生
させる必要がなく、図１２の設定内容に従ってワード
線、ビット線の制御を行えばよく、負電位を使用するこ
とによる消費電流の増大を抑制できる不揮発性半導体記
憶装置が得られる効果がある。
によれば、一括消去のみ可能なフラッシュメモリに対し
消去パルスのパルス波高、すなわち電位を前回実行時よ
り小さくし、１回の消去動作だけで閾値を過剰に下げな
いようにして過消去メモリセルの発生を防ぐことができ
るので、通常の書き込み／読み出し時には負電位を発生
させる必要がなく、図１２の設定内容に従ってワード
線、ビット線の制御を行えばよく、負電位を使用するこ
とによる消費電流の増大を抑制できる不揮発性半導体記
憶装置が得られる効果がある。
【００４４】
【発明の効果】以上のように、この発明によれば、書き
込み時および読み出し時に、選択されたビット線と非選
択のワード線との間に接続されたメモリセルのソース電
位を、同電位保持回路のトランジスタが前記選択された
ビット線の電位と同電位に保ち、前記選択されたビット
線と選択された前記ワード線との間に接続されたメモリ
セルのソース電位を接地電位保持回路のトランジスタが
接地電位に保つように構成したので、書き込み対象およ
び読み出し対象のメモリセル以外の選択されたビット線
上のメモリセルが過消去メモリセルになっていても、前
記選択されたビット線からソース側へ前記過消去メモリ
セルを介して電流の流れ出しは発生せず、これによる書
き込み／読み出しに対する影響はなくなり、前記書き込
み対象および読み出し対象のメモリセルへの書き込み／
読み出しを正常に実施でき、さらに書き込み対象および
読み出し対象のメモリセル自体が過消去メモリセルにな
っていても当該メモリセルへの書き込み／読み出しを正
常に実施できる効果がある。
込み時および読み出し時に、選択されたビット線と非選
択のワード線との間に接続されたメモリセルのソース電
位を、同電位保持回路のトランジスタが前記選択された
ビット線の電位と同電位に保ち、前記選択されたビット
線と選択された前記ワード線との間に接続されたメモリ
セルのソース電位を接地電位保持回路のトランジスタが
接地電位に保つように構成したので、書き込み対象およ
び読み出し対象のメモリセル以外の選択されたビット線
上のメモリセルが過消去メモリセルになっていても、前
記選択されたビット線からソース側へ前記過消去メモリ
セルを介して電流の流れ出しは発生せず、これによる書
き込み／読み出しに対する影響はなくなり、前記書き込
み対象および読み出し対象のメモリセルへの書き込み／
読み出しを正常に実施でき、さらに書き込み対象および
読み出し対象のメモリセル自体が過消去メモリセルにな
っていても当該メモリセルへの書き込み／読み出しを正
常に実施できる効果がある。
【００４５】この発明によれば、過消去メモリセルのア
ドレス情報を記憶回路で保持し、該保持した過消去メモ
リセルのアドレスと書き込み時および読み出し時のアド
レスとをもとにビット線上の過消去メモリセルの存在を
アドレス一致検出回路が判定し、該アドレス一致検出回
路が前記過消去メモリセルの存在を判定したときに限
り、ワード線負電位供給回路は、前記書き込み時および
読み出し時に非選択のワード線へ印加する負電位のワー
ド線印加電位を発生し、前記ワード線へ供給するように
構成したので、負電位の発生は過消去メモリセルが存在
している場合であって前記書き込み時および読み出し時
にのみ行なわれ、常時発生していないことから、消費電
力を抑制できる効果がある。
ドレス情報を記憶回路で保持し、該保持した過消去メモ
リセルのアドレスと書き込み時および読み出し時のアド
レスとをもとにビット線上の過消去メモリセルの存在を
アドレス一致検出回路が判定し、該アドレス一致検出回
路が前記過消去メモリセルの存在を判定したときに限
り、ワード線負電位供給回路は、前記書き込み時および
読み出し時に非選択のワード線へ印加する負電位のワー
ド線印加電位を発生し、前記ワード線へ供給するように
構成したので、負電位の発生は過消去メモリセルが存在
している場合であって前記書き込み時および読み出し時
にのみ行なわれ、常時発生していないことから、消費電
力を抑制できる効果がある。
【００４６】この発明によれば、電源投入時に過消去メ
モリセルのアドレスを自動検出する過消去メモリセル検
出回路を備えるように構成したので、例えばシステムの
立ち上がり時毎に過消去メモリセルのアドレスの自動検
出が実行され、過消去メモリセルの発生に対し迅速に対
応できる効果がある。
モリセルのアドレスを自動検出する過消去メモリセル検
出回路を備えるように構成したので、例えばシステムの
立ち上がり時毎に過消去メモリセルのアドレスの自動検
出が実行され、過消去メモリセルの発生に対し迅速に対
応できる効果がある。
【００４７】この発明によれば、過消去メモリセル検出
回路が過消去メモリセルを検出しなくなるまで、前記過
消去メモリセル検出回路が検出した過消去メモリセルま
たは全メモリセルに対し消去前書き込みおよび消去、該
消去結果に対する消去ベリファイを繰り返し行う際の消
去パルス幅を暫時、小さく制御していく消去パルス幅制
御回路を備えるように構成したので、バイト消去可能で
ある不揮発性半導体記憶装置、一括消去可能な不揮発性
半導体記憶装置のいずれに対しても過消去メモリセルに
なりやすいメモリセルがあっても、過消去メモリセルの
発生を防止できる効果がある。
回路が過消去メモリセルを検出しなくなるまで、前記過
消去メモリセル検出回路が検出した過消去メモリセルま
たは全メモリセルに対し消去前書き込みおよび消去、該
消去結果に対する消去ベリファイを繰り返し行う際の消
去パルス幅を暫時、小さく制御していく消去パルス幅制
御回路を備えるように構成したので、バイト消去可能で
ある不揮発性半導体記憶装置、一括消去可能な不揮発性
半導体記憶装置のいずれに対しても過消去メモリセルに
なりやすいメモリセルがあっても、過消去メモリセルの
発生を防止できる効果がある。
【００４８】この発明によれば、過消去メモリセル検出
回路が過消去メモリセルを検出しなくなるまで、前記過
消去メモリセル検出回路が検出した過消去メモリセルま
たは全メモリセルに対し消去前書き込みおよび消去、該
消去結果に対する消去ベリファイを繰り返し行う際の消
去パルスの電位である消去パルス波高を暫時、小さく制
御していく消去パルス電位制御回路を備えるように構成
したので、バイト消去可能である不揮発性半導体記憶装
置、一括消去可能な不揮発性半導体記憶装置のいずれに
対しても過消去メモリセルになりやすいメモリセルがあ
っても、過消去メモリセルの発生を防止できる効果があ
る。
回路が過消去メモリセルを検出しなくなるまで、前記過
消去メモリセル検出回路が検出した過消去メモリセルま
たは全メモリセルに対し消去前書き込みおよび消去、該
消去結果に対する消去ベリファイを繰り返し行う際の消
去パルスの電位である消去パルス波高を暫時、小さく制
御していく消去パルス電位制御回路を備えるように構成
したので、バイト消去可能である不揮発性半導体記憶装
置、一括消去可能な不揮発性半導体記憶装置のいずれに
対しても過消去メモリセルになりやすいメモリセルがあ
っても、過消去メモリセルの発生を防止できる効果があ
る。
【図１】 この発明の実施の形態１による不揮発性半導
体記憶装置であるフラッシュメモリのメモリセルアレー
の部分構成を示す回路図である。
体記憶装置であるフラッシュメモリのメモリセルアレー
の部分構成を示す回路図である。
【図２】 この発明の実施の形態２の不揮発性半導体記
憶装置を示す概略構成図である。
憶装置を示す概略構成図である。
【図３】 この発明の実施の形態３の不揮発性半導体記
憶装置を示す概略構成図である。
憶装置を示す概略構成図である。
【図４】 この発明の実施の形態４の不揮発性半導体記
憶装置を示す概略構成図である。
憶装置を示す概略構成図である。
【図５】 この発明の実施の形態４の不揮発性半導体記
憶装置における消去動作を示すフローチャートである。
憶装置における消去動作を示すフローチャートである。
【図６】 この発明の実施の形態５の不揮発性半導体記
憶装置を示す概略構成図である。
憶装置を示す概略構成図である。
【図７】 この発明の実施の形態５の不揮発性半導体記
憶装置における消去動作を示すフローチャートである。
憶装置における消去動作を示すフローチャートである。
【図８】 この発明の実施の形態６の不揮発性半導体記
憶装置を示す概略構成図である。
憶装置を示す概略構成図である。
【図９】 この発明の実施の形態６の不揮発性半導体記
憶装置における消去動作を示すフローチャートである。
憶装置における消去動作を示すフローチャートである。
【図１０】 この発明の実施の形態１の不揮発性半導体
記憶装置における書き込み／読み出し／消去時にビット
線、ワード線、ソース電源ＶＢ、ソース電源ＶＳに対し
設定される電位を示す表図である。
記憶装置における書き込み／読み出し／消去時にビット
線、ワード線、ソース電源ＶＢ、ソース電源ＶＳに対し
設定される電位を示す表図である。
【図１１】 従来の不揮発性半導体記憶装置であるフラ
ッシュメモリのメモリセルアレーの部分構成を示す回路
図である。
ッシュメモリのメモリセルアレーの部分構成を示す回路
図である。
【図１２】 従来の不揮発性半導体記憶装置であるフラ
ッシュメモリのメモリセルアレーにおいて、読み出し／
書き込み／消去を実行する場合のワード線、ビット線、
ソース電源ＶＳの設定電位を示す表図である。
ッシュメモリのメモリセルアレーにおいて、読み出し／
書き込み／消去を実行する場合のワード線、ビット線、
ソース電源ＶＳの設定電位を示す表図である。
【図１３】 負電位を供給できるワード線デコーダを付
加した従来の不揮発性半導体記憶装置であるフラッシュ
メモリの部分構成を示す回路図である。
加した従来の不揮発性半導体記憶装置であるフラッシュ
メモリの部分構成を示す回路図である。
【図１４】 従来の不揮発性半導体記憶装置であるフラ
ッシュメモリの書き込み／読み出し／消去実行時のワー
ド線、ビット線の制御電位を示す表図である。
ッシュメモリの書き込み／読み出し／消去実行時のワー
ド線、ビット線の制御電位を示す表図である。
１７，１８，１９，２０ ワード線、２１，２２，２３
ビット線、２４，２５，２６，２７ ソース拡散配
線、２９ ソース電源ＶＢ（第１のソース電源）、３２
ソース電源ＶＳ（第２のソース電源）、３５，３６，
３７，３８ 電位制御用Ｐチャンネルトランジスタ（同
電位保持回路のトランジスタ）、３９，４０，４１，４
２ 電位制御用Ｎチャンネルトランジスタ（接地電位保
持回路のトランジスタ）、４３ ワード線デコーダ（ワ
ード線負電位供給回路）、４４ アドレス一致検出回
路、４５ 記憶回路、４７ 負電位発生回路（ワード線
負電位供給回路）、５０ 過消去メモリセル検出回路、
５１ 消去パルス幅制御回路、５２ 消去パルス電位制
御回路。
ビット線、２４，２５，２６，２７ ソース拡散配
線、２９ ソース電源ＶＢ（第１のソース電源）、３２
ソース電源ＶＳ（第２のソース電源）、３５，３６，
３７，３８ 電位制御用Ｐチャンネルトランジスタ（同
電位保持回路のトランジスタ）、３９，４０，４１，４
２ 電位制御用Ｎチャンネルトランジスタ（接地電位保
持回路のトランジスタ）、４３ ワード線デコーダ（ワ
ード線負電位供給回路）、４４ アドレス一致検出回
路、４５ 記憶回路、４７ 負電位発生回路（ワード線
負電位供給回路）、５０ 過消去メモリセル検出回路、
５１ 消去パルス幅制御回路、５２ 消去パルス電位制
御回路。
Claims (7)
- 【請求項１】 ビット線に印加するビット線印加電位お
よびワード線へ印加するワード線印加電位を制御し、２
層ゲート構造のメモリセルのフローティングゲートに対
する電子の注入や電子の引き抜きにより情報の書き込み
を行うとともに、前記書き込んだ情報の読み出しを行う
不揮発性半導体記憶装置において、 書き込み時および読み出し時に、選択された前記ビット
線と非選択の前記ワード線との間に接続されたメモリセ
ルのソース電位を、前記選択されたビット線の電位と同
電位に保つトランジスタを有した同電位保持回路と、 前記選択されたビット線と選択された前記ワード線との
間に接続されたメモリセルのソース電位を接地電位に保
つトランジスタを有した接地電位保持回路とを備えてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 同電位保持回路のトランジスタは、 他の行メモリセルと独立して行メモリセル毎に設けられ
たソース拡散配線と、書き込み時および読み出し時にお
いて選択されたビット線へ設定される電位に対し同電位
に設定される第１のソース電源との間に設けられ、前記
行メモリセルのワード線へ書き込み時および読み出し時
に前記ワード線の非選択に応じて印加されるワード線印
加電位により導通状態に制御され、 接地電位保持回路のトランジスタは、 前記行メモリセル毎の前記ソース拡散配線と第２のソー
ス電源との間に設けられ、前記行メモリセルのワード線
へ書き込み時および読み出し時に前記ワード線の選択に
応じて印加されるワード線印加電位により導通状態に制
御されることを特徴とする請求項１記載の不揮発性半導
体記憶装置。 - 【請求項３】 書き込み時および読み出し時に非選択の
ワード線へ印加するワード線印加電位を負電位にするこ
とで書き込み時および読み出し時に過消去メモリセルが
導通状態へ移行するのを防止する不揮発性半導体記憶装
置において、 過消去メモリセルのアドレス情報を保持する記憶回路
と、 前記過消去メモリセルのアドレスと書き込み時および読
み出し時のアドレスとをもとにビット線上の過消去メモ
リセルの存在を判定するアドレス一致検出回路と、 該アドレス一致検出回路が前記過消去メモリセルの存在
を判定したときに限り、書き込み時および読み出し時に
非選択のワード線へ印加する負電位のワード線印加電位
を発生させ、前記ワード線へ供給するワード線負電位供
給回路とを備えていることを特徴とする不揮発性半導体
記憶装置。 - 【請求項４】 電源投入時に過消去メモリセルのアドレ
スを自動検出する過消去メモリセル検出回路を備えてい
ることを特徴とする請求項３記載の不揮発性半導体記憶
装置。 - 【請求項５】 過消去メモリセル検出回路は、 消去前書き込みおよび消去、該消去結果に対する消去ベ
リファイを行なった後に過消去メモリセルを検出し、検
出した過消去メモリセルのアドレスを自動検出すること
を特徴とする請求項３または請求項４記載の不揮発性半
導体記憶装置。 - 【請求項６】 過消去メモリセル検出回路が過消去メモ
リセルを検出すると、前記過消去メモリセル検出回路が
過消去メモリセルを検出しなくなるまで、前記過消去メ
モリセル検出回路が検出した過消去メモリセルまたは全
メモリセルに対し消去前書き込みおよび消去、該消去結
果に対する消去ベリファイを繰り返し行う際の消去パル
ス幅を暫時、小さく制御していく消去パルス幅制御回路
を備えていることを特徴とする請求項５記載の不揮発性
半導体記憶装置。 - 【請求項７】 過消去メモリセル検出回路が過消去メモ
リセルを検出すると、前記過消去メモリセル検出回路が
過消去メモリセルを検出しなくなるまで、前記過消去メ
モリセル検出回路が検出した過消去メモリセルまたは全
メモリセルに対し消去前書き込みおよび消去、該消去結
果に対する消去ベリファイを繰り返し行う際の消去パル
スの電位である消去パルス波高を暫時、小さく制御して
いく消去パルス電位制御回路を備えていることを特徴と
する請求項５記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33456097A JPH11176173A (ja) | 1997-12-04 | 1997-12-04 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33456097A JPH11176173A (ja) | 1997-12-04 | 1997-12-04 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176173A true JPH11176173A (ja) | 1999-07-02 |
Family
ID=18278774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33456097A Pending JPH11176173A (ja) | 1997-12-04 | 1997-12-04 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11176173A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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