JP2000137992A - フラッシュメモリ装置及びその検証方法 - Google Patents
フラッシュメモリ装置及びその検証方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 安定された検証感知動作を実施する不揮発性
半導体メモリ装置を提供する。 【解決手段】 不揮発性半導体メモリ装置のワードライ
ン電圧供給回路は、検証感知動作の間、高電圧発生器５
２を非活性化させることによって、電源ノイズを減らす
ことができる。ワードライン電圧供給回路は、コントロ
ーラ５８から出力される制御信号に応じて高電圧信号を
発生する高電圧発生器５２を含む。電圧レギュレータ５
４は、高電圧信号を調節して選択されたメモリセルに印
加される検証電圧信号を発生する。コントローラ５８
は、高電圧発生器５２のポンピング動作によって発する
電源ノイズを除去するために、検証感知動作の間、制御
信号を非活性化させる。
半導体メモリ装置を提供する。 【解決手段】 不揮発性半導体メモリ装置のワードライ
ン電圧供給回路は、検証感知動作の間、高電圧発生器５
２を非活性化させることによって、電源ノイズを減らす
ことができる。ワードライン電圧供給回路は、コントロ
ーラ５８から出力される制御信号に応じて高電圧信号を
発生する高電圧発生器５２を含む。電圧レギュレータ５
４は、高電圧信号を調節して選択されたメモリセルに印
加される検証電圧信号を発生する。コントローラ５８
は、高電圧発生器５２のポンピング動作によって発する
電源ノイズを除去するために、検証感知動作の間、制御
信号を非活性化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に係り、より詳しくは、ＮＯＲ型フラッシュメ
モリ装置及びその検証方法に関する。
モリ装置に係り、より詳しくは、ＮＯＲ型フラッシュメ
モリ装置及びその検証方法に関する。
【０００２】
【従来の技術】図１は、従来のＮＯＲ型フラッシュメモ
リ装置のブロック図である。図２は、列選択器と共にメ
モリセルと関連する図１のワードライン電圧供給回路の
詳細回路を示す回路図である。図１を参照すると、フラ
ッシュメモリ装置は、図面には図示しないが、複数のワ
ードラインと、複数のビットラインと、ワードラインと
ビットラインとの交差点に各々配列された複数のメモリ
セルとを有するメモリセルアレイ１０を含む。メモリセ
ルの各々は、対応するワードラインに結合された制御ゲ
ートと、フローティングゲートと、接地されたソース
と、対応するビットラインに結合されたドレインとを有
し、これは図２に図示されている。図３は、図２に図示
されたメモリセルの断面図である。
リ装置のブロック図である。図２は、列選択器と共にメ
モリセルと関連する図１のワードライン電圧供給回路の
詳細回路を示す回路図である。図１を参照すると、フラ
ッシュメモリ装置は、図面には図示しないが、複数のワ
ードラインと、複数のビットラインと、ワードラインと
ビットラインとの交差点に各々配列された複数のメモリ
セルとを有するメモリセルアレイ１０を含む。メモリセ
ルの各々は、対応するワードラインに結合された制御ゲ
ートと、フローティングゲートと、接地されたソース
と、対応するビットラインに結合されたドレインとを有
し、これは図２に図示されている。図３は、図２に図示
されたメモリセルの断面図である。
【０００３】再び、図１を参照すると、アレイ１０の左
側には、アドレスバッファ３０から出力される行アドレ
スに従ってワードラインを選択する行選択器２０が配列
されている。図２に図示されたように、行選択器２０
は、図２に図示されたように連結され、デコーディング
された行アドレス信号ＤＲＡｉを受け入れるＮＡＮＤゲ
ートＧ１、インバータＩＮＶ１、そしてレベルシフタＬ
Ｓ１を含む。行選択器２０は、デコーディングされた行
アドレス信号ＤＲＡｉに応じてワードラインのうち、１
つを選択し、ワードライン電圧供給回路５０から供給さ
れるワードライン電圧信号で選択されたワードラインを
駆動する。
側には、アドレスバッファ３０から出力される行アドレ
スに従ってワードラインを選択する行選択器２０が配列
されている。図２に図示されたように、行選択器２０
は、図２に図示されたように連結され、デコーディング
された行アドレス信号ＤＲＡｉを受け入れるＮＡＮＤゲ
ートＧ１、インバータＩＮＶ１、そしてレベルシフタＬ
Ｓ１を含む。行選択器２０は、デコーディングされた行
アドレス信号ＤＲＡｉに応じてワードラインのうち、１
つを選択し、ワードライン電圧供給回路５０から供給さ
れるワードライン電圧信号で選択されたワードラインを
駆動する。
【０００４】ワードライン電圧供給回路５０は、高電圧
発生器５２、電圧レギュレータ５４、そしてスイッチ回
路５６を含む。高電圧発生器５２は、検証動作の間、検
証活性化信号ＶＥ＿ＥＮに応じて高電圧信号ＶＰＩ（例
えば、１０Ｖ）を発生する。高電圧発生器５２は、周知
のチャージポンピング回路を用いて実現することができ
る。電圧レギュレータ５４は、高電圧信号ＶＰＩのレベ
ルを制御して様々の動作モードのために必要な電圧信号
ＶＰＰを供給する。電圧レギュレータ５４は、周知の抵
抗性、又は容量性分配技術を用いて実現することができ
る。
発生器５２、電圧レギュレータ５４、そしてスイッチ回
路５６を含む。高電圧発生器５２は、検証動作の間、検
証活性化信号ＶＥ＿ＥＮに応じて高電圧信号ＶＰＩ（例
えば、１０Ｖ）を発生する。高電圧発生器５２は、周知
のチャージポンピング回路を用いて実現することができ
る。電圧レギュレータ５４は、高電圧信号ＶＰＩのレベ
ルを制御して様々の動作モードのために必要な電圧信号
ＶＰＰを供給する。電圧レギュレータ５４は、周知の抵
抗性、又は容量性分配技術を用いて実現することができ
る。
【０００５】スイッチ回路５６は、図２に図示されたよ
うに連結された２つのレベルシフタＬＳ２及びＬＳ３、
そして２つのＰＭＯＳトランジスタＭＰ１及びＭＰ２を
含む。スイッチ回路５６は、検証活性化信号ＶＰＰに応
じて電圧レギュレータ５４から出力される電圧ＶＰＰ、
又は電源電圧ＶＣＣを行選択器２０に伝達する。例え
ば、信号ＶＥ＿ＥＮがロジック低レベルであるとき、Ｐ
ＭＯＳトランジスタＭＰ１は、ターンオフされ、ＰＭＯ
ＳトランジスタＭＰ２は、ターンオンされ、その結果ワ
ードライン電圧として電源電圧ＶＣＣが行選択器２０に
伝達される。信号ＶＥ＿ＥＮがロジック高レベルである
とき、ＰＭＯＳトランジスタＭＰ１はターンオンされ、
ＰＭＯＳトランジスタＭＰ２はターンオフされ、その結
果ワードライン電圧として電圧ＶＰＰが行選択器２０に
伝達される。
うに連結された２つのレベルシフタＬＳ２及びＬＳ３、
そして２つのＰＭＯＳトランジスタＭＰ１及びＭＰ２を
含む。スイッチ回路５６は、検証活性化信号ＶＰＰに応
じて電圧レギュレータ５４から出力される電圧ＶＰＰ、
又は電源電圧ＶＣＣを行選択器２０に伝達する。例え
ば、信号ＶＥ＿ＥＮがロジック低レベルであるとき、Ｐ
ＭＯＳトランジスタＭＰ１は、ターンオフされ、ＰＭＯ
ＳトランジスタＭＰ２は、ターンオンされ、その結果ワ
ードライン電圧として電源電圧ＶＣＣが行選択器２０に
伝達される。信号ＶＥ＿ＥＮがロジック高レベルである
とき、ＰＭＯＳトランジスタＭＰ１はターンオンされ、
ＰＭＯＳトランジスタＭＰ２はターンオフされ、その結
果ワードライン電圧として電圧ＶＰＰが行選択器２０に
伝達される。
【０００６】再び図１を参照すると、フラッシュメモリ
装置は、感知増幅器回路６０、入出力バッファ回路７
０、そして制御ロジック及び命令レジスタ８０を含む。
アドレスバッファ回路３０、列選択器４０、感知増幅器
回路６０、そして入／出力バッファ回路７０は、制御ロ
ジック及び命令レジスタ８０によって制御される。メモ
リセルの各々は、例えば制御ゲートに１０Ｖの高電圧を
印加し、接地電圧のような低い電圧をソース及びバルク
に印加し、例えばドレインに５Ｖ乃至６Ｖの電圧を印加
することによってプログラムされる。プログラムされた
メモリセルは、“オフセル”と称され、６Ｖ乃至７Ｖの
スレッショルド電圧分布を各々有する。アレイ１０のメ
モリセルは、例えば−１０Ｖの負の高電圧を制御ゲート
に印加し、５Ｖの電圧をバルクに印加することによって
同時に消去される。このとき、ドレインとソースは、フ
ローティング状態に維持される。消去されたメモリセル
は、“オンセル”と称され、１Ｖ乃至３Ｖのスレッショ
ルド電圧分布を各々有する。オンセルとオフセルとに関
連するスレッショルド電圧分布が図４に図示されてい
る。
装置は、感知増幅器回路６０、入出力バッファ回路７
０、そして制御ロジック及び命令レジスタ８０を含む。
アドレスバッファ回路３０、列選択器４０、感知増幅器
回路６０、そして入／出力バッファ回路７０は、制御ロ
ジック及び命令レジスタ８０によって制御される。メモ
リセルの各々は、例えば制御ゲートに１０Ｖの高電圧を
印加し、接地電圧のような低い電圧をソース及びバルク
に印加し、例えばドレインに５Ｖ乃至６Ｖの電圧を印加
することによってプログラムされる。プログラムされた
メモリセルは、“オフセル”と称され、６Ｖ乃至７Ｖの
スレッショルド電圧分布を各々有する。アレイ１０のメ
モリセルは、例えば−１０Ｖの負の高電圧を制御ゲート
に印加し、５Ｖの電圧をバルクに印加することによって
同時に消去される。このとき、ドレインとソースは、フ
ローティング状態に維持される。消去されたメモリセル
は、“オンセル”と称され、１Ｖ乃至３Ｖのスレッショ
ルド電圧分布を各々有する。オンセルとオフセルとに関
連するスレッショルド電圧分布が図４に図示されてい
る。
【０００７】メモリセルがプログラムされているか、消
去されているかを決定するためには、消去及びプログラ
ム動作の後に、検証動作が一般に実施される。検証動作
は、過消去検証動作、消去検証動作、およびプログラム
検証動作に区分される。検証動作は、読み出し動作に使
用されるワードライン電圧が検証動作に使用されるワー
ドライン電圧と違う点を除外して読み出し動作と同一で
ある。例えば、過消去検証動作の間、約２．８Ｖの電圧
が選択されたワードラインに印加され、消去検証動作の
間、約３．５Ｖの電圧が選択されたワードラインに印加
され、プログラム検証動作の間、約６．５Ｖの電圧が選
択されたワードラインに印加される。
去されているかを決定するためには、消去及びプログラ
ム動作の後に、検証動作が一般に実施される。検証動作
は、過消去検証動作、消去検証動作、およびプログラム
検証動作に区分される。検証動作は、読み出し動作に使
用されるワードライン電圧が検証動作に使用されるワー
ドライン電圧と違う点を除外して読み出し動作と同一で
ある。例えば、過消去検証動作の間、約２．８Ｖの電圧
が選択されたワードラインに印加され、消去検証動作の
間、約３．５Ｖの電圧が選択されたワードラインに印加
され、プログラム検証動作の間、約６．５Ｖの電圧が選
択されたワードラインに印加される。
【０００８】図５は、従来のフラッシュメモリ装置の検
証動作を示すタイミング図である。図５を参照すると、
信号ＶＥ＿ＥＮがロジック低レベルからロジック高レベ
ルに遷移することによって検証動作が始まる。具体的
に、高電圧発生器５２は、信号ＶＥ＿ＥＮの低−高遷移
に応じて高電圧ＶＰＩを発生する。このとき、スイッチ
回路５６のＰＭＯＳトランジスタＭＰ１は、ターンオン
され、ＰＭＯＳトランジスタＭＰ２は、ターンオフされ
る。高電圧ＶＰＩが増加することによって電圧レギュレ
ータ５４によって調節された電圧ＶＰＰ（以後、検証電
圧と称する）が行選択器２０を介して選択されたメモリ
セルに結合されたワードラインＷＬに伝達される。つい
で、感知活性化信号ＳＡ＿ＥＮが活性化されるとき、感
知増幅器５０は、基準セルからの基準電圧を使用して選
択されたメモリセルのスレッショルド電圧を検出し、そ
の検出結果によって選択されたメモリセルがプログラム
されたか（消去されたか、又は過消去されたか）を決定
する。
証動作を示すタイミング図である。図５を参照すると、
信号ＶＥ＿ＥＮがロジック低レベルからロジック高レベ
ルに遷移することによって検証動作が始まる。具体的
に、高電圧発生器５２は、信号ＶＥ＿ＥＮの低−高遷移
に応じて高電圧ＶＰＩを発生する。このとき、スイッチ
回路５６のＰＭＯＳトランジスタＭＰ１は、ターンオン
され、ＰＭＯＳトランジスタＭＰ２は、ターンオフされ
る。高電圧ＶＰＩが増加することによって電圧レギュレ
ータ５４によって調節された電圧ＶＰＰ（以後、検証電
圧と称する）が行選択器２０を介して選択されたメモリ
セルに結合されたワードラインＷＬに伝達される。つい
で、感知活性化信号ＳＡ＿ＥＮが活性化されるとき、感
知増幅器５０は、基準セルからの基準電圧を使用して選
択されたメモリセルのスレッショルド電圧を検出し、そ
の検出結果によって選択されたメモリセルがプログラム
されたか（消去されたか、又は過消去されたか）を決定
する。
【０００９】
【発明が解決しようとする課題】前述のように、各々の
検証動作の間、高電圧発生器５２によって発生される高
電圧ＶＰＩから、２．８Ｖ、３．５Ｖそして６．５Ｖの
検証電圧が誘導される。しかし高電圧発生器５２が高電
圧ＶＰＩを発生するとき、図５に図示されたように電源
／接地ラインに電源ノイズ（例えば、１０ｍＶ乃至５０
ｍＶ）が発生することを避けることができない。これ
は、メモリセルに結合されたデータラインＤＬと基準セ
ルに連結された基準データラインＲＤＬとの間の微小な
電圧差（例えば、−３０ｍＶ）を検出する検証感知動作
の間、誤動作の原因になる。結果的にメモリセルのスレ
ッショルド電圧が目標スレッショルド電圧から外れ、そ
の結果前述された検証動作の後に実施される書き込み／
プログラム／消去動作に影響を及ぼす。
検証動作の間、高電圧発生器５２によって発生される高
電圧ＶＰＩから、２．８Ｖ、３．５Ｖそして６．５Ｖの
検証電圧が誘導される。しかし高電圧発生器５２が高電
圧ＶＰＩを発生するとき、図５に図示されたように電源
／接地ラインに電源ノイズ（例えば、１０ｍＶ乃至５０
ｍＶ）が発生することを避けることができない。これ
は、メモリセルに結合されたデータラインＤＬと基準セ
ルに連結された基準データラインＲＤＬとの間の微小な
電圧差（例えば、−３０ｍＶ）を検出する検証感知動作
の間、誤動作の原因になる。結果的にメモリセルのスレ
ッショルド電圧が目標スレッショルド電圧から外れ、そ
の結果前述された検証動作の後に実施される書き込み／
プログラム／消去動作に影響を及ぼす。
【００１０】従って、本発明は、安定された検証感知動
作を実施する不揮発性半導体メモリ装置を提供すること
を目的とする。
作を実施する不揮発性半導体メモリ装置を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】上述の目的を達成するた
めの本発明による不揮発性半導体メモリ装置のメモリセ
ルアレイは、複数のワードラインと、複数のビットライ
ンと、ワードラインとビットラインとの交差点に配列さ
れた複数のメモリセルとを有する。行アドレスに応じて
ワードラインのうち、１つを選択する行選択器と、列ア
ドレスに応じてビットラインのうち、１つを選択する列
選択器とを有し、列選択器に結合され、感知活性化信号
に応じて選択されたワードライン及びビットラインによ
ってアクセスされるメモリセルのデータを感知する。さ
らに、行選択器に結合され、検証電圧信号を発生するワ
ードライン電圧供給回路を含み、ワードライン電圧供給
回路は、高電圧発生器を発生し、ワードライン電圧供給
回路は、検証感知動作の間、高電圧発生器を非活性化さ
せる。
めの本発明による不揮発性半導体メモリ装置のメモリセ
ルアレイは、複数のワードラインと、複数のビットライ
ンと、ワードラインとビットラインとの交差点に配列さ
れた複数のメモリセルとを有する。行アドレスに応じて
ワードラインのうち、１つを選択する行選択器と、列ア
ドレスに応じてビットラインのうち、１つを選択する列
選択器とを有し、列選択器に結合され、感知活性化信号
に応じて選択されたワードライン及びビットラインによ
ってアクセスされるメモリセルのデータを感知する。さ
らに、行選択器に結合され、検証電圧信号を発生するワ
ードライン電圧供給回路を含み、ワードライン電圧供給
回路は、高電圧発生器を発生し、ワードライン電圧供給
回路は、検証感知動作の間、高電圧発生器を非活性化さ
せる。
【００１２】また本発明の不揮発性半導体メモリ装置に
おいて、ワードライン電圧供給回路は、高電圧発生器に
結合され、高電圧信号を調節して選択された行に印加さ
れる検証電圧信号を発生する高電圧レギュレータと、行
選択器と電圧レギュレータとの間に結合され、検証電圧
信号を行選択器に伝達するスイッチ回路と、高電圧発生
器に結合され、感知活性化信号に応じて高電圧発生器を
非活性化させるコントローラとを含む。
おいて、ワードライン電圧供給回路は、高電圧発生器に
結合され、高電圧信号を調節して選択された行に印加さ
れる検証電圧信号を発生する高電圧レギュレータと、行
選択器と電圧レギュレータとの間に結合され、検証電圧
信号を行選択器に伝達するスイッチ回路と、高電圧発生
器に結合され、感知活性化信号に応じて高電圧発生器を
非活性化させるコントローラとを含む。
【００１３】このような装置によって、検証感知動作の
間、高電圧発生器を非活性化させることによって不揮発
性半導体メモリ装置が発生させる電源ノイズを減少させ
ることができる。
間、高電圧発生器を非活性化させることによって不揮発
性半導体メモリ装置が発生させる電源ノイズを減少させ
ることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を参照
図面に基づいて詳細に説明する。図６は、本発明による
フラッシュメモリ装置を示す図である。図６において、
１つのメモリセルに関連する行選択器、ワードライン電
圧供給回路、および感知増幅器回路が図示されている
が、図１に示した他の構成要素も本発明のフラッシュメ
モリ装置に使用される。図６において、図１に示した構
成要素と同一の構成要素には、同一の参照番号を付して
ある。
図面に基づいて詳細に説明する。図６は、本発明による
フラッシュメモリ装置を示す図である。図６において、
１つのメモリセルに関連する行選択器、ワードライン電
圧供給回路、および感知増幅器回路が図示されている
が、図１に示した他の構成要素も本発明のフラッシュメ
モリ装置に使用される。図６において、図１に示した構
成要素と同一の構成要素には、同一の参照番号を付して
ある。
【００１５】本発明のワードライン電圧供給回路５０
は、信号ＶＥ＿ＥＮ及びＳＡ＿ＥＮに応じて高電圧発生
器５２の活性化及び非活性化を制御するコントローラ５
８を追加した点で従来のフラッシュメモリ装置と異な
る。コントローラ５８は、図６に図示されたように結合
されたＮＯＲゲートＧ２とインバータＩＮＶ２とを含
む。信号ＳＡ＿ＥＮは、感知動作を示し、信号ＶＥ＿Ｅ
Ｎは、検証動作を示す。本発明の回路構成によると、高
電圧発生器５２は、信号ＳＡ＿ＥＮが信号ＶＥ＿ＥＮの
活性化の間、活性化されるとき非活性化される。高電圧
発生器５２は、信号ＳＡ＿ＥＮが信号ＶＥ＿ＥＮの活性
化の間、非活性化されるとき活性化される。そのため、
検証感知動作の間、電源ノイズが発生せず、誤動作が防
止される。
は、信号ＶＥ＿ＥＮ及びＳＡ＿ＥＮに応じて高電圧発生
器５２の活性化及び非活性化を制御するコントローラ５
８を追加した点で従来のフラッシュメモリ装置と異な
る。コントローラ５８は、図６に図示されたように結合
されたＮＯＲゲートＧ２とインバータＩＮＶ２とを含
む。信号ＳＡ＿ＥＮは、感知動作を示し、信号ＶＥ＿Ｅ
Ｎは、検証動作を示す。本発明の回路構成によると、高
電圧発生器５２は、信号ＳＡ＿ＥＮが信号ＶＥ＿ＥＮの
活性化の間、活性化されるとき非活性化される。高電圧
発生器５２は、信号ＳＡ＿ＥＮが信号ＶＥ＿ＥＮの活性
化の間、非活性化されるとき活性化される。そのため、
検証感知動作の間、電源ノイズが発生せず、誤動作が防
止される。
【００１６】本発明による検証動作が図７に基づいて、
以下詳細に説明される。図７を参照すると、信号ＶＥ＿
ＥＮがロジック低レベルからロジック高レベルに遷移す
るとき、検証動作が始まる。信号ＶＥ＿ＥＮが高レベル
になるとき、スイッチ回路５６は、選択されたワードラ
インＷＬに検証電圧信号ＶＰＰを伝達するように電圧レ
ギュレーター５４を行選択器２０に結合する。具体的
に、スイッチ回路５６のＰＭＯＳトランジスタ５６は、
ターンオンされ、ＰＭＯＳトランジシスタＭＰ２はター
ンオフされる。
以下詳細に説明される。図７を参照すると、信号ＶＥ＿
ＥＮがロジック低レベルからロジック高レベルに遷移す
るとき、検証動作が始まる。信号ＶＥ＿ＥＮが高レベル
になるとき、スイッチ回路５６は、選択されたワードラ
インＷＬに検証電圧信号ＶＰＰを伝達するように電圧レ
ギュレーター５４を行選択器２０に結合する。具体的
に、スイッチ回路５６のＰＭＯＳトランジスタ５６は、
ターンオンされ、ＰＭＯＳトランジシスタＭＰ２はター
ンオフされる。
【００１７】コントローラ５８は、信号ＶＥ＿ＥＮがロ
ジック高レベルであるとき、そして信号ＳＡ＿ＥＮがロ
ジック低レベルであるとき、高電圧発生器５２を活性化
させる。高電圧発生器５２が活性化されることによっ
て、高電圧信号ＶＰＩの電圧レベルは、図７に図示され
たように増加する。高電圧ＶＰＩが各検証動作に必要な
電圧に達するとき、高電圧信号ＶＰＩは電圧レギュレー
タ５４によって検証電圧レベルＶＰＰに制限される。そ
のように制限された検証電圧ＶＰＰは、ＰＭＯＳトラン
ジスタＭＰ１と行選択器２０とを介して選択されたワー
ドラインＷＬに伝達される。
ジック高レベルであるとき、そして信号ＳＡ＿ＥＮがロ
ジック低レベルであるとき、高電圧発生器５２を活性化
させる。高電圧発生器５２が活性化されることによっ
て、高電圧信号ＶＰＩの電圧レベルは、図７に図示され
たように増加する。高電圧ＶＰＩが各検証動作に必要な
電圧に達するとき、高電圧信号ＶＰＩは電圧レギュレー
タ５４によって検証電圧レベルＶＰＰに制限される。そ
のように制限された検証電圧ＶＰＰは、ＰＭＯＳトラン
ジスタＭＰ１と行選択器２０とを介して選択されたワー
ドラインＷＬに伝達される。
【００１８】図７に図示されたように、信号ＳＡ＿ＥＮ
が活性化される間、感知増幅回路６０は、基準セルの基
準電圧を使用して選択されたメモリセルのスレッショル
ド電圧を検出する。従来のフラッシュメモリ装置と異な
り、高電圧発生器５２は、検証感知動作の間、コントロ
ーラ５８によって非活性化される。即ち、信号ＳＡ＿Ｅ
Ｎが高レベルになるとき、コントローラ５８の出力は、
ロジック高レベルからロジック低レベルに遷移し、その
結果高電圧発生器５２は、非活性化される。従って、高
電圧発生器５２は、信号ＳＡ＿ＥＮが活性化されている
間、ポンピング動作を実施しない。結果的に図７に図示
されたように検証感知動作の間、電源ノイズは発しな
い。信号ＳＡ＿ＥＮが再び非活性化されるとき、高電圧
発生器５２は、ポンピング動作を実施し、その結果高電
圧信号ＶＰＩは目標レベルに増加する。ついで、信号Ｖ
Ｅ＿ＥＮを非活性化させることによって検証動作が終了
する。
が活性化される間、感知増幅回路６０は、基準セルの基
準電圧を使用して選択されたメモリセルのスレッショル
ド電圧を検出する。従来のフラッシュメモリ装置と異な
り、高電圧発生器５２は、検証感知動作の間、コントロ
ーラ５８によって非活性化される。即ち、信号ＳＡ＿Ｅ
Ｎが高レベルになるとき、コントローラ５８の出力は、
ロジック高レベルからロジック低レベルに遷移し、その
結果高電圧発生器５２は、非活性化される。従って、高
電圧発生器５２は、信号ＳＡ＿ＥＮが活性化されている
間、ポンピング動作を実施しない。結果的に図７に図示
されたように検証感知動作の間、電源ノイズは発しな
い。信号ＳＡ＿ＥＮが再び非活性化されるとき、高電圧
発生器５２は、ポンピング動作を実施し、その結果高電
圧信号ＶＰＩは目標レベルに増加する。ついで、信号Ｖ
Ｅ＿ＥＮを非活性化させることによって検証動作が終了
する。
【００１９】
【発明の効果】本発明によると、高電圧発生器５２のポ
ンピング動作のための電源ノイズが発生しないように高
電圧発生器５２は検証感知動作の間非活性化される。従
って、安定された検証動作が達成され、その結果従来フ
ラッシュメモリ装置の問題点、例えば検証感知動作の誤
動作及びスレショルド電圧変動を防止することができ
る。
ンピング動作のための電源ノイズが発生しないように高
電圧発生器５２は検証感知動作の間非活性化される。従
って、安定された検証動作が達成され、その結果従来フ
ラッシュメモリ装置の問題点、例えば検証感知動作の誤
動作及びスレショルド電圧変動を防止することができ
る。
【図１】従来のＮＯＲ型フラッシュメモリ装置のブロッ
ク図である。
ク図である。
【図２】メモリセルと関連する行選択器及びワードライ
ン供給回路と共に図１に示すワードライン電圧供給回路
の詳細回路を示す回路図である。
ン供給回路と共に図１に示すワードライン電圧供給回路
の詳細回路を示す回路図である。
【図３】図２に図示されたメモリセルの断面図である。
【図４】オンセルとオフセルのスレッショルド電圧分布
を示す図面である。
を示す図面である。
【図５】従来のフラッシュメモリ装置の検証動作を示す
タイミング図である。
タイミング図である。
【図６】本発明によるワードライン電圧供給回路の望ま
しい実施形態のブロック図である。
しい実施形態のブロック図である。
【図７】本発明によるフラッシュメモリ装置の検証動作
を示すタイミング図である。
を示すタイミング図である。
１０ ：メモリセルアレイ ２０ ：行選択器 ３０ ：アドレスバッファ ４０ ：列選択器 ５０ ：ワードライン電圧供給回路 ６０ ：感知増幅回路 ７０ ：入／出力バッファ回路 ８０ ：制御ロジック及び命令レジスタ
Claims (14)
- 【請求項１】 行と列とに配列された複数のメモリセル
を有するメモリセルアレイと、 制御信号に応じて高電圧信号を発生する高電圧発生器
と、 前記高電圧発生器に結合され、前記高電圧信号を調節し
て選択された行に印加される検証電圧信号を発生する電
圧レギュレータと、 前記高電圧発生器に結合され、前記制御信号を発生する
コントローラとを含み、 前記コントローラは、前記高電圧発生器が非活性化され
るように検証感知動作の間、前記制御信号を非活性化さ
せることを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 前記コントローラは、感知活性化信号に
応じて前記制御信号を非活性化させることを特徴とする
請求項１に記載の不揮発性半導体メモリ装置。 - 【請求項３】 前記コントローラは、 検証活性化信号を受け入れる入力端子を有するインバー
タと、 前記インバータの出力端子に結合された１入力端子と感
知活性化信号を受け入れる他入力端子を有するＮＯＲゲ
ートと、を含むことを特徴とする請求項１に記載の不揮
発性半導体メモリ装置。 - 【請求項４】 前記メモリセルアレイに結合され、前記
行のうち、１つを選択する行選択器と、 前記行選択器と前記電圧レギュレータとの間に結合さ
れ、検証活性化信号に応じて、前記検証電圧信号を前記
行選択器に伝達するスイッチ回路と、を含むことを特徴
とする請求項１に記載の非揮発性半導体メモリ装置。 - 【請求項５】 前記メモリセル各々は、フローティング
ゲートを有するトランジスタを含むことを特徴とする請
求項４に記載の非揮発性半導体メモリ装置。 - 【請求項６】 複数のワードラインと、複数のビットラ
インと、前記ワードラインと前記ビットラインとの交点
に配列された複数のメモリセルとを有するメモリセルア
レイと、 前記メモリセルアレイに結合され、行アドレスに応じて
前記ワードラインのうちの１つを選択する行選択器と、 前記メモリセルアレイに結合され、列アドレスに応じて
前記ビットラインのうちの１つを選択する列選択器と、 前記列選択器に結合され、感知活性化信号に応じて、前
記選択されたワードライン及びビットラインによってア
クセスされるメモリセルのデータを感知する感知増幅器
と、 前記行選択器に結合され、検証電圧信号を発生するワー
ドライン電圧供給回路とを含み、 前記ワードライン電圧供給回路は、高電圧発生器を含
み、前記ワードライン電圧供給回路は、検証感知動作の
間、前記高電圧発生器を非活性化させることを特徴とす
る非揮発性半導体メモリ装置。 - 【請求項７】 前記ワードライン電圧供給回路は、 前記高電圧発生器に結合され、前記高電圧信号に応じて
選択された行に印加される検証電圧信号を発生する電圧
レギュレータと、 前記行選択器と前記電圧レギュレータとの間に結合さ
れ、前記検証電圧信号を行選択器に伝達するスイッチ回
路と、 前記高電圧発生器に結合され、感知活性化信号に応じて
前記高電圧発生器を非活性化させるコントローラと、を
含むことを特徴とする請求項６に記載の不揮発性半導体
メモリ装置。 - 【請求項８】 前記コントローラは、 検証活性化信号を受け入れる入力端子を有するインバー
タと、 前記インバータの出力端子に結合された１入力端子と感
知活性化信号を受け入れる他入力端子とを有するＮＯＲ
ゲートとを含むことを特徴とする請求項７に記載の不揮
発性半導体メモリ装置。 - 【請求項９】 前記メモリセル各々は、フローティング
ゲートを有するトランジスタを含むことを特徴とする請
求項６に記載の不揮発性半導体メモリ装置。 - 【請求項１０】 データを貯蔵するメモリセルのアレイ
と高電圧信号を発生する高電圧発生器とを有する不揮発
性メモリ装置で検証動作を実施する方法において、 検証活性化信号に応じて高電圧発生器を活性化させる段
階と、 前記高電圧信号を調節して検証電圧信号を発生する段階
と、 検証感知動作の間、前記高電圧発生器を非活性化させる
段階と、を含むことを特徴とする方法。 - 【請求項１１】 前記検証感知動作が完了された後、前
記高電圧発生器を活性化させる段階をさらに含むことを
特徴とする請求項１０に記載の方法。 - 【請求項１２】 検証感知動作の間、前記高電圧発生器
を非活性化させる段階は、感知活性化信号に応じて、前
記高電圧発生器を非活性化させる段階を含むことを特徴
とする請求項１０に記載の方法。 - 【請求項１３】 行と列とに配列された複数のメモリセ
ルを有するメモリセルアレイと、 高電圧信号を発生する手段と、 前記高電圧信号を調節して選択された行に印加される検
証電圧信号を発生する手段と、 検証感知動作の間、高電圧信号を発生する手段を非活性
化させる手段と、を含むことを特徴とする不揮発性半導
体メモリ装置。 - 【請求項１４】 高電圧信号を発生する手段を非活性化
させる手段は、 検証活性化信号を受け入れる入力端子を有するインバー
タと、 前記インバータの出力端子に結合された１入力端子と感
知活性化信号を受け入れる他入力端子とを有するＮＯＲ
ゲートと、を含むことを特徴とする請求項１３に記載の
不揮発性半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998P-46482 | 1998-10-30 | ||
| KR1019980046482A KR100281798B1 (ko) | 1998-10-30 | 1998-10-30 | 플래시 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000137992A true JP2000137992A (ja) | 2000-05-16 |
Family
ID=19556659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30812299A Pending JP2000137992A (ja) | 1998-10-30 | 1999-10-29 | フラッシュメモリ装置及びその検証方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6151250A (ja) |
| JP (1) | JP2000137992A (ja) |
| KR (1) | KR100281798B1 (ja) |
| TW (1) | TW526494B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017162532A (ja) * | 2016-03-10 | 2017-09-14 | 凸版印刷株式会社 | 電圧発生回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1316269B1 (it) | 2000-12-28 | 2003-04-03 | Micron Technology Inc | Riduzione di rumore di alimentazione nella selezione di colonna indispositivi di memoria. |
| KR100521364B1 (ko) * | 2002-11-18 | 2005-10-12 | 삼성전자주식회사 | 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법 |
| US7259993B2 (en) * | 2005-06-03 | 2007-08-21 | Infineon Technologies Ag | Reference scheme for a non-volatile semiconductor memory device |
| US7190621B2 (en) * | 2005-06-03 | 2007-03-13 | Infineon Technologies Ag | Sensing scheme for a non-volatile semiconductor memory cell |
| KR100769255B1 (ko) * | 2006-05-24 | 2007-10-22 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 위한 고전압 발생회로 |
| KR100769258B1 (ko) | 2006-10-23 | 2007-10-22 | 삼성전자주식회사 | 문턱 전압 분포를 줄일 수 있는 불 휘발성 메모리 장치 |
| KR100965072B1 (ko) * | 2007-10-10 | 2010-06-21 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 프로그램 방법 |
| CN103871472A (zh) * | 2012-12-12 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 存储器的列地址译码电路 |
| CN103093819B (zh) * | 2013-02-01 | 2017-03-08 | 上海华虹宏力半导体制造有限公司 | 非易失性存储器的数据擦除电路 |
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|---|---|---|---|---|
| US4829482A (en) * | 1985-10-18 | 1989-05-09 | Xicor, Inc. | Current metering apparatus for optimally inducing field emission of electrons in tunneling devices and the like |
| US5357462A (en) * | 1991-09-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller |
| KR0113252Y1 (ko) * | 1991-12-24 | 1998-04-14 | 문정환 | 워드라인 전압 공급회로 |
| US5355347A (en) * | 1993-11-08 | 1994-10-11 | Turbo Ic, Inc. | Single transistor per cell EEPROM memory device with bit line sector page programming |
-
1998
- 1998-10-30 KR KR1019980046482A patent/KR100281798B1/ko not_active IP Right Cessation
-
1999
- 1999-05-25 TW TW088108529A patent/TW526494B/zh not_active IP Right Cessation
- 1999-10-29 US US09/430,444 patent/US6151250A/en not_active Expired - Fee Related
- 1999-10-29 JP JP30812299A patent/JP2000137992A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017162532A (ja) * | 2016-03-10 | 2017-09-14 | 凸版印刷株式会社 | 電圧発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW526494B (en) | 2003-04-01 |
| KR20000028302A (ko) | 2000-05-25 |
| KR100281798B1 (ko) | 2001-03-02 |
| US6151250A (en) | 2000-11-21 |
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|
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