JP2982676B2 - 不揮発性半導体記憶装置の過消去救済方法 - Google Patents
不揮発性半導体記憶装置の過消去救済方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特にフローティングゲートを有する電気的
に書き込みと消去が可能な不揮発性半導体記憶装置に関
する。
装置に関し、特にフローティングゲートを有する電気的
に書き込みと消去が可能な不揮発性半導体記憶装置に関
する。
【０００２】
【従来の技術】この種の従来の不揮発性半導体記憶装置
の構成を図１を参照して以下に説明する。従来の不揮発
性半導体記憶装置は、フローティングゲートを有する電
気的に書き込みと消去が可能なメモリセル（Ｍ１１〜Ｍ
ｍｎ）を行方向及び列方向に複数個配列して成るメモリ
セルアレイ１と、メモリセルを行方向に接続する複数の
ワード線（Ｗ１〜Ｗｍ）と、メモリセルを列方向に接続
する複数のディジット線（Ｄ１〜Ｄｎ）と、アドレス信
号Ａｄｄを入力としワード線（Ｗ１〜Ｗｍ）を選択する
ためのＸデコーダ２と、アドレス信号Ａｄｄを入力とし
ディジット線（Ｄ１〜Ｄｎ）を選択するためのＹデコー
ダ３と、メモリセルに記憶されたデータを読み出すため
のセンスアンプ４と、メモリセルに対して入力データＤ
ｉｎに従ってデータを書き込むための書き込み回路５
と、メモリセルに書き込まれたデータを消去するための
消去回路６と、を有する。
の構成を図１を参照して以下に説明する。従来の不揮発
性半導体記憶装置は、フローティングゲートを有する電
気的に書き込みと消去が可能なメモリセル（Ｍ１１〜Ｍ
ｍｎ）を行方向及び列方向に複数個配列して成るメモリ
セルアレイ１と、メモリセルを行方向に接続する複数の
ワード線（Ｗ１〜Ｗｍ）と、メモリセルを列方向に接続
する複数のディジット線（Ｄ１〜Ｄｎ）と、アドレス信
号Ａｄｄを入力としワード線（Ｗ１〜Ｗｍ）を選択する
ためのＸデコーダ２と、アドレス信号Ａｄｄを入力とし
ディジット線（Ｄ１〜Ｄｎ）を選択するためのＹデコー
ダ３と、メモリセルに記憶されたデータを読み出すため
のセンスアンプ４と、メモリセルに対して入力データＤ
ｉｎに従ってデータを書き込むための書き込み回路５
と、メモリセルに書き込まれたデータを消去するための
消去回路６と、を有する。
【０００３】消去後のメモリセルのしきい値電圧ＶＴＭ
（メモリセルのしきい値電圧を単に「ＶＴＭ」という）
は、例えば、図９に示すように、メモリセル間で大きく
ばらつき、極く少数ではあるが、ＶＴＭ＜０Ｖ若しくは
０Ｖ近傍のメモリセルが存在する場合があり、これらの
メモリセルは過消去（overerased）セルと呼ばれる。過
消去セルは例えば消去時間が長すぎた場合等によりメモ
リセルのしきい値電圧が負値となるデプリーション状態
にあるセルをいう。
（メモリセルのしきい値電圧を単に「ＶＴＭ」という）
は、例えば、図９に示すように、メモリセル間で大きく
ばらつき、極く少数ではあるが、ＶＴＭ＜０Ｖ若しくは
０Ｖ近傍のメモリセルが存在する場合があり、これらの
メモリセルは過消去（overerased）セルと呼ばれる。過
消去セルは例えば消去時間が長すぎた場合等によりメモ
リセルのしきい値電圧が負値となるデプリーション状態
にあるセルをいう。
【０００４】過消去セルがセルアレイ内に存在した場
合、ワード線が非選択状態の０Ｖとなっているにもかか
わらず、ＶＴＭ＜０Ｖであることから、過消去セルはオ
ン状態を維持し続けるため、過消去セルが接続されたデ
ィジット線からはオン状態（導通状態）のセルに対応す
るデータ（例えば“１”）のみが出力され、例えオフ状
態のセルが選択されたとしても“０”は出力されず、正
しいデータを読み出すことが不可能となる。
合、ワード線が非選択状態の０Ｖとなっているにもかか
わらず、ＶＴＭ＜０Ｖであることから、過消去セルはオ
ン状態を維持し続けるため、過消去セルが接続されたデ
ィジット線からはオン状態（導通状態）のセルに対応す
るデータ（例えば“１”）のみが出力され、例えオフ状
態のセルが選択されたとしても“０”は出力されず、正
しいデータを読み出すことが不可能となる。
【０００５】そこで、例えば特開平４−２２２９９４号
公報には、過消去状態になったメモリセルを正常な状態
に回復させることを目的として、図５（Ａ）に示すよう
に、消去後（ステップＳ２１）に過消去セルの有無を検
出し（ステップＳ２２）、過消去セルが存在した場合、
図５（Ｂ）に示すように、全てのワード線（Ｗ１〜Ｗ
ｍ）を例えば１２Ｖの高電圧とすることで、メモリセル
のフローティングゲートにトンネル現象により電子を注
入することにより（ステップＳ２３）、過消去状態のセ
ルのＶＴＭを上昇させて過消去セルを救済する方法が提
示されている。
公報には、過消去状態になったメモリセルを正常な状態
に回復させることを目的として、図５（Ａ）に示すよう
に、消去後（ステップＳ２１）に過消去セルの有無を検
出し（ステップＳ２２）、過消去セルが存在した場合、
図５（Ｂ）に示すように、全てのワード線（Ｗ１〜Ｗ
ｍ）を例えば１２Ｖの高電圧とすることで、メモリセル
のフローティングゲートにトンネル現象により電子を注
入することにより（ステップＳ２３）、過消去状態のセ
ルのＶＴＭを上昇させて過消去セルを救済する方法が提
示されている。
【０００６】この従来の方法はメモリセルアレイを構成
する全てのセルに対してトンネル現象により電子を注入
するため、過消去ではない正常なセルに対しても、図５
（Ｂ）に示したように書き込みが行われ、過消去是正書
き込み期間が終了した時点ではＶＴＭが上昇しており、
このため、読み出しスピードの低下や、最悪の場合に
は、読み出し動作動作不良となることがあるため、再び
消去を行いさらに過消去セルの有無を検出するという処
理を過消去セルが無くなるまで繰り返す。
する全てのセルに対してトンネル現象により電子を注入
するため、過消去ではない正常なセルに対しても、図５
（Ｂ）に示したように書き込みが行われ、過消去是正書
き込み期間が終了した時点ではＶＴＭが上昇しており、
このため、読み出しスピードの低下や、最悪の場合に
は、読み出し動作動作不良となることがあるため、再び
消去を行いさらに過消去セルの有無を検出するという処
理を過消去セルが無くなるまで繰り返す。
【０００７】また、特開平５−３１４７８３号公報に
は、図６及び図７に示すように、消去を行ったワード線
（図６は、ワード線Ｗ１の場合の例である）に接続され
たセルに対してディジット線毎に過消去セルの有無を検
出し、過消去セルが存在した場合、通常の書き込み条件
よりも弱い条件（例えばディジット線を４Ｖ、ワード線
を６Ｖに設定）の書き込みパルスを過消去状態が是正さ
れるまで印加し続けることによって過消去セルを救済す
る方法が提示されている。
は、図６及び図７に示すように、消去を行ったワード線
（図６は、ワード線Ｗ１の場合の例である）に接続され
たセルに対してディジット線毎に過消去セルの有無を検
出し、過消去セルが存在した場合、通常の書き込み条件
よりも弱い条件（例えばディジット線を４Ｖ、ワード線
を６Ｖに設定）の書き込みパルスを過消去状態が是正さ
れるまで印加し続けることによって過消去セルを救済す
る方法が提示されている。
【０００８】この方法は、ビット毎に過消去是正書き込
みを行うため、ワード線（図６及び図７の例では、ワー
ド線Ｗ１）の電位を設定すると共に、過消去セルの存在
するディジット線（Ｄ１、〜Ｄｎ）の電位を逐次設定し
て行く。すなわち、図６に示すように、カラムアドレス
（デジット線）毎に過消去セルの有無を判定し（ステッ
プＳ３１）、過消去セルが存在した場合、過剰消去是正
書き込み処理（ステップＳ３５）において、図７のタイ
ミング図に示すように、通常の書き込み条件よりも弱い
条件（例えばディジット線を４Ｖ、ワード線を６Ｖに設
定）の書き込みパルスを過消去状態が是正されるまで印
加する。
みを行うため、ワード線（図６及び図７の例では、ワー
ド線Ｗ１）の電位を設定すると共に、過消去セルの存在
するディジット線（Ｄ１、〜Ｄｎ）の電位を逐次設定し
て行く。すなわち、図６に示すように、カラムアドレス
（デジット線）毎に過消去セルの有無を判定し（ステッ
プＳ３１）、過消去セルが存在した場合、過剰消去是正
書き込み処理（ステップＳ３５）において、図７のタイ
ミング図に示すように、通常の書き込み条件よりも弱い
条件（例えばディジット線を４Ｖ、ワード線を６Ｖに設
定）の書き込みパルスを過消去状態が是正されるまで印
加する。
【０００９】さらに、米国特許ＵＳＰ５２３７５３５号
には、図８に示すように、ビット毎に過消去セルの有無
を検出（ステップ４０８）し、過消去セルが存在した場
合、書き込みによって過消去セルを救済（ステップ４１
０）するという動作を全てのワード線毎に逐次行い（ス
テップ４１４、４１６）、この書き込み動作を各ディジ
ット線毎に行って（ステップ４２６、４２８）、メモリ
セルアレイ内に存在する全ての過消去セルの是正を行
う。
には、図８に示すように、ビット毎に過消去セルの有無
を検出（ステップ４０８）し、過消去セルが存在した場
合、書き込みによって過消去セルを救済（ステップ４１
０）するという動作を全てのワード線毎に逐次行い（ス
テップ４１４、４１６）、この書き込み動作を各ディジ
ット線毎に行って（ステップ４２６、４２８）、メモリ
セルアレイ内に存在する全ての過消去セルの是正を行
う。
【００１０】この方法は、前述した特開平５−３１４７
８３号公報と同様に通常の書き込み条件よりも弱い条件
で書き込むことにより、過消去セルの是正を行うが、Ｖ
ｐｐ＝Ｖｓｔａｒｔ＋（Ｖｓｔｅｐ・ｃｏｕｎｔ）で与
えられる、ステップカウントに比例して上昇する、書き
込み電圧Ｖｐｐを印加することにより、過消去是正書き
込み時間の短縮が図られている。
８３号公報と同様に通常の書き込み条件よりも弱い条件
で書き込むことにより、過消去セルの是正を行うが、Ｖ
ｐｐ＝Ｖｓｔａｒｔ＋（Ｖｓｔｅｐ・ｃｏｕｎｔ）で与
えられる、ステップカウントに比例して上昇する、書き
込み電圧Ｖｐｐを印加することにより、過消去是正書き
込み時間の短縮が図られている。
【００１１】
【発明が解決しようとする課題】上記特開平４−２２２
９９４号公報に提案される過消去是正の方法は、メモリ
セルアレイ内に存在する全ての過消去セルの是正を同時
に行えるものの、図５（Ａ）に示したように、過消去是
正書き込みを行った後に、再度、消去及び過消去セルの
有無の検出という処理を行わなければならない。
９９４号公報に提案される過消去是正の方法は、メモリ
セルアレイ内に存在する全ての過消去セルの是正を同時
に行えるものの、図５（Ａ）に示したように、過消去是
正書き込みを行った後に、再度、消去及び過消去セルの
有無の検出という処理を行わなければならない。
【００１２】しかも、この処理シーケンスを過消去セル
が無くなるまで繰り返し実行することが必要とされ、過
消去セルを是正するために長時間を要すると共に、過消
去セルを是正するためのシーケンスを実行するための制
御回路（図１の制御回路７参照）が複雑となり、回路規
模の増大により、半導体チップ上に実現する場合には、
非常に大きな面積を必要とするという問題点を有してい
る。
が無くなるまで繰り返し実行することが必要とされ、過
消去セルを是正するために長時間を要すると共に、過消
去セルを是正するためのシーケンスを実行するための制
御回路（図１の制御回路７参照）が複雑となり、回路規
模の増大により、半導体チップ上に実現する場合には、
非常に大きな面積を必要とするという問題点を有してい
る。
【００１３】さらに、この方法では、過消去セル是正書
き込みの手段としてトンネル現象による電子の注入を利
用しているが、チャネルホットエレクトロンによる書き
込み（数十μｓを要する）と比較すると、数ｍｓを要す
るトンネル現象による電子の注入は１００倍程度遅く、
これも過消去セルを是正するために要する時間を長大化
させる大きな原因の一つとなっている。
き込みの手段としてトンネル現象による電子の注入を利
用しているが、チャネルホットエレクトロンによる書き
込み（数十μｓを要する）と比較すると、数ｍｓを要す
るトンネル現象による電子の注入は１００倍程度遅く、
これも過消去セルを是正するために要する時間を長大化
させる大きな原因の一つとなっている。
【００１４】また、上記特開平５−３１４７８３号公報
に提案される過消去是正の方法は、チャネルホットエレ
クトロンによる過消去是正書き込みを採用しているた
め、１個の過消去セルを是正するために要する時間は短
時間で終了するが、図６に示したように、ビット毎に是
正書き込みを行うことが必要とされるため、大記憶容量
の場合過消去セルを是正するためには、長時間を要す
る。しかも、上記特開平４−２２２９９４号公報の場合
と同様に、過消去セルを是正するためのシーケンスを実
行するための制御回路が複雑となり、これをチップ上に
実現する場合に非常に大きな面積を必要とするという問
題点も有している。
に提案される過消去是正の方法は、チャネルホットエレ
クトロンによる過消去是正書き込みを採用しているた
め、１個の過消去セルを是正するために要する時間は短
時間で終了するが、図６に示したように、ビット毎に是
正書き込みを行うことが必要とされるため、大記憶容量
の場合過消去セルを是正するためには、長時間を要す
る。しかも、上記特開平４−２２２９９４号公報の場合
と同様に、過消去セルを是正するためのシーケンスを実
行するための制御回路が複雑となり、これをチップ上に
実現する場合に非常に大きな面積を必要とするという問
題点も有している。
【００１５】一方、ＵＳＰ５２３７５３５の場合、ステ
ップカウントに比例して上昇する書き込み電圧Ｖｐｐを
印加することにより、１個の過消去セルを是正するため
に要する時間はさらに短縮されているが、過消去是正書
き込みのシーケンスがより複雑になるため、制御回路が
一層複雑となり、チップ上に実現する場合にはさらに大
きな面積が必要になるという問題点がある。
ップカウントに比例して上昇する書き込み電圧Ｖｐｐを
印加することにより、１個の過消去セルを是正するため
に要する時間はさらに短縮されているが、過消去是正書
き込みのシーケンスがより複雑になるため、制御回路が
一層複雑となり、チップ上に実現する場合にはさらに大
きな面積が必要になるという問題点がある。
【００１６】また、この過消去是正の方法も、ビット毎
に是正書き込みを行う必要があるため、特に大記憶容量
の場合には、上記特開平５−３１４７８３号公報に提案
された方法と同様、過消去セルを是正するために長時間
を要するという問題点を有している。
に是正書き込みを行う必要があるため、特に大記憶容量
の場合には、上記特開平５−３１４７８３号公報に提案
された方法と同様、過消去セルを是正するために長時間
を要するという問題点を有している。
【００１７】本発明は、上記従来技術の問題点に鑑みて
なされたものであって、フローティングゲートを有する
メモリセルを含む不揮発性半導体記憶装置において、過
消去セルの是正を短時間で行い、且つ回路規模の増大を
抑止低減し、チップ面積を削減することを可能とする不
揮発性半導体装置の過消去救済方法を提供することを目
的とする。
なされたものであって、フローティングゲートを有する
メモリセルを含む不揮発性半導体記憶装置において、過
消去セルの是正を短時間で行い、且つ回路規模の増大を
抑止低減し、チップ面積を削減することを可能とする不
揮発性半導体装置の過消去救済方法を提供することを目
的とする。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、（ａ）メモリセルに書き込まれたデータ
を消去する第１のステップと、（ｂ）前記第１のステッ
プで消去された前記メモリセルに過消去セルがあるか否
かを検出する第２のステップと、（ｃ）前記第２のステ
ップで過消去セルが存在した場合、書き込み時にディジ
ット線に印加する電圧以上の電圧を全てのディジット線
に同時に印加すると共に、過消去セルとなったメモリセ
ルのしきい値電圧よりも高く、過消去セルとはならなか
ったメモリセルのしきい値電圧よりも低い電圧を複数の
ワード線に印加して過消去セルとなったメモリセルのみ
のしきい値電圧を上昇させて該過消去セルの過消去を是
正する第３のステップと、（ｄ）前記第２のステップで
過消去セルが存在しなかったか、若しくは前記第３のス
テップを１度実行した後に、消去動作を終了する第４の
ステップと、を含むことを特徴とする不揮発性半導体記
憶装置の過消去救済方法を提供する。
め、本発明は、（ａ）メモリセルに書き込まれたデータ
を消去する第１のステップと、（ｂ）前記第１のステッ
プで消去された前記メモリセルに過消去セルがあるか否
かを検出する第２のステップと、（ｃ）前記第２のステ
ップで過消去セルが存在した場合、書き込み時にディジ
ット線に印加する電圧以上の電圧を全てのディジット線
に同時に印加すると共に、過消去セルとなったメモリセ
ルのしきい値電圧よりも高く、過消去セルとはならなか
ったメモリセルのしきい値電圧よりも低い電圧を複数の
ワード線に印加して過消去セルとなったメモリセルのみ
のしきい値電圧を上昇させて該過消去セルの過消去を是
正する第３のステップと、（ｄ）前記第２のステップで
過消去セルが存在しなかったか、若しくは前記第３のス
テップを１度実行した後に、消去動作を終了する第４の
ステップと、を含むことを特徴とする不揮発性半導体記
憶装置の過消去救済方法を提供する。
【００１９】また、本発明は、（ａ）メモリセルに書き
込まれたデータを消去する第１のステップと、（ｂ）前
記第１のステップ後に、過消去セルのメモリセルがある
か否かを検出することなく、書き込み時にディジット線
に印加する電圧以上の電圧を全てのディジット線に同時
に印加すると共に、過消去セルとなったメモリセルのし
きい値電圧よりも高く、過消去セルとはならなかったメ
モリセルのしきい値電圧よりも低い電圧を複数のワード
線に印加して過消去セルとなったメモリセルのみのしき
い値電圧を上昇させて該過消去セルの過消去を是正する
第２のステップと、（ｃ）前記第２のステップを１度実
行した後に、消去動作を終了する第３のステップと、を
含む。
込まれたデータを消去する第１のステップと、（ｂ）前
記第１のステップ後に、過消去セルのメモリセルがある
か否かを検出することなく、書き込み時にディジット線
に印加する電圧以上の電圧を全てのディジット線に同時
に印加すると共に、過消去セルとなったメモリセルのし
きい値電圧よりも高く、過消去セルとはならなかったメ
モリセルのしきい値電圧よりも低い電圧を複数のワード
線に印加して過消去セルとなったメモリセルのみのしき
い値電圧を上昇させて該過消去セルの過消去を是正する
第２のステップと、（ｃ）前記第２のステップを１度実
行した後に、消去動作を終了する第３のステップと、を
含む。
【００２０】さらに、本発明は、前記複数のワード線
が、全ワード線、もしくは分割されたワード線からな
る。
が、全ワード線、もしくは分割されたワード線からな
る。
【００２１】本発明によれば、メモリセルアレイ内に存
在する全ての過消去セルに対して同時に過消去是正書き
込みが行われ、しかもトンネル現象による電子注入より
も１００倍程度も高速なチャネルホットエレクトロン注
入により行われるようにしたことにより、過消去セルを
是正するために要する時間が大幅に短縮される。
在する全ての過消去セルに対して同時に過消去是正書き
込みが行われ、しかもトンネル現象による電子注入より
も１００倍程度も高速なチャネルホットエレクトロン注
入により行われるようにしたことにより、過消去セルを
是正するために要する時間が大幅に短縮される。
【００２２】また、本発明における過消去是正書き込み
においては、ワード線に印加される電圧が読み出し時に
設定される電圧以下のため、１個当りのセルに流れる電
流が非常に小さい。加えて、過消去状態または非常に低
いしきい値電圧のメモリセルの数は、実質的に非常に少
数であることから、過消去是正書き込み期間に消費され
る電力は、実使用上、特に問題とはならない。
においては、ワード線に印加される電圧が読み出し時に
設定される電圧以下のため、１個当りのセルに流れる電
流が非常に小さい。加えて、過消去状態または非常に低
いしきい値電圧のメモリセルの数は、実質的に非常に少
数であることから、過消去是正書き込み期間に消費され
る電力は、実使用上、特に問題とはならない。
【００２３】さらに、本発明によれば、過消去是正書き
込み期間内に過消去セルのしきい値電圧ＶＴＭが上昇し
た後、ワード線に印加された電位によって制御される値
（例えばＶＴＭ＝２Ｖ）に収束すると共に、正常なセル
のしきい値電圧ＶＴＭは変動することがないため、一回
の過消去是正書き込みでメモリセルアレイ中の全てのセ
ルが正常なしきい値電圧ＶＴＭとなり、このため、過消
去是正書き込み後に、正常セルについてそのしきい値の
上昇を是正するための再消去処理等のシーケンスを何等
必要とせず、直ちに消去終了となるので、過消去セルを
是正するために要する時間を大幅に短縮すると共に、過
消去セルが検出された場合には、一回の過消去是正書き
込み動作を行うだけよく、非常に単純な処理シーケンス
とされてる。このことから、本発明における制御回路は
極めて簡易な構成で済み、回路規模を縮減し、チップ面
積を削減することを可能としている。
込み期間内に過消去セルのしきい値電圧ＶＴＭが上昇し
た後、ワード線に印加された電位によって制御される値
（例えばＶＴＭ＝２Ｖ）に収束すると共に、正常なセル
のしきい値電圧ＶＴＭは変動することがないため、一回
の過消去是正書き込みでメモリセルアレイ中の全てのセ
ルが正常なしきい値電圧ＶＴＭとなり、このため、過消
去是正書き込み後に、正常セルについてそのしきい値の
上昇を是正するための再消去処理等のシーケンスを何等
必要とせず、直ちに消去終了となるので、過消去セルを
是正するために要する時間を大幅に短縮すると共に、過
消去セルが検出された場合には、一回の過消去是正書き
込み動作を行うだけよく、非常に単純な処理シーケンス
とされてる。このことから、本発明における制御回路は
極めて簡易な構成で済み、回路規模を縮減し、チップ面
積を削減することを可能としている。
【００２４】本発明においては、過消去是正書き込み期
間中、正常なセルのＶＴＭは変動することは無いため、
メモリセルアレイ中に過消去状態のセルが存在しない正
常なセルだけの状態において、過消去是正書き込みを実
行したとしても、この場合、セルのしきい値電圧ＶＴＭ
は何等変動することが無い。このため、過消去セルの有
無を検出し、過消去セルが存在する場合にのみ過消去是
正書き込みを実行するというシーケンスを省略すること
が可能となる。
間中、正常なセルのＶＴＭは変動することは無いため、
メモリセルアレイ中に過消去状態のセルが存在しない正
常なセルだけの状態において、過消去是正書き込みを実
行したとしても、この場合、セルのしきい値電圧ＶＴＭ
は何等変動することが無い。このため、過消去セルの有
無を検出し、過消去セルが存在する場合にのみ過消去是
正書き込みを実行するというシーケンスを省略すること
が可能となる。
【００２５】さらに、本発明においては、メモリセルア
レイ中に存在する過消去セルを複数回に分けて救済する
ように構成した場合、過消去是正書き込み期間中に流れ
る電流を削減することが可能となり、このため、電源／
ＧＮＤ配線幅も縮減することが可能とされ、チップ面積
を削減するという利点を有する。
レイ中に存在する過消去セルを複数回に分けて救済する
ように構成した場合、過消去是正書き込み期間中に流れ
る電流を削減することが可能となり、このため、電源／
ＧＮＤ配線幅も縮減することが可能とされ、チップ面積
を削減するという利点を有する。
【００２６】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００２７】
【実施形態１】図１は、本発明の第１の実施の形態に係
る不揮発性半導体記憶装置の概略構成を示すブロック図
である。本発明の第１の実施の形態に係る不揮発性半導
体記憶装置の構成自体は、前記従来技術と同様とされ
る。
る不揮発性半導体記憶装置の概略構成を示すブロック図
である。本発明の第１の実施の形態に係る不揮発性半導
体記憶装置の構成自体は、前記従来技術と同様とされ
る。
【００２８】図１を参照して、本発明の第１の実施形態
に係る不揮発性半導体記憶装置は、フローティングゲー
トを有する電気的に書き込みと消去が可能なメモリセル
（Ｍ１１〜Ｍｍｎ）を行方向及び列方向に複数個配列し
て成るメモリセルアレイ１と、メモリセルを行方向に接
続する複数のワード線（Ｗ１〜Ｗｍ）と、メモリセルを
列方向に接続する複数のディジット線（Ｄ１〜Ｄｎ）
と、アドレス信号Ａｄｄを入力としワード線（Ｗ１〜Ｗ
ｍ）を選択するためのＸデコーダ２と、アドレス信号Ａ
ｄｄを入力としディジット線（Ｄ１〜Ｄｎ）を選択する
ためのＹデコーダ３と、メモリセルに記憶されたデータ
を読み出すためのセンスアンプ４と、メモリセルにデー
タを書き込むための書き込み回路５と、メモリセルに書
き込まれたデータを消去するための消去回路６と、を有
する。
に係る不揮発性半導体記憶装置は、フローティングゲー
トを有する電気的に書き込みと消去が可能なメモリセル
（Ｍ１１〜Ｍｍｎ）を行方向及び列方向に複数個配列し
て成るメモリセルアレイ１と、メモリセルを行方向に接
続する複数のワード線（Ｗ１〜Ｗｍ）と、メモリセルを
列方向に接続する複数のディジット線（Ｄ１〜Ｄｎ）
と、アドレス信号Ａｄｄを入力としワード線（Ｗ１〜Ｗ
ｍ）を選択するためのＸデコーダ２と、アドレス信号Ａ
ｄｄを入力としディジット線（Ｄ１〜Ｄｎ）を選択する
ためのＹデコーダ３と、メモリセルに記憶されたデータ
を読み出すためのセンスアンプ４と、メモリセルにデー
タを書き込むための書き込み回路５と、メモリセルに書
き込まれたデータを消去するための消去回路６と、を有
する。
【００２９】本実施形態に係る不揮発性半導体記憶装置
は、消去後に過消去状態のセルを救済するために、Ｙデ
コーダ３及び書き込み回路５によってディジット線に高
電圧を印加する動作、及びＸデコーダ２によってワード
線を読み出し時に設定される電位以下にバイアスする動
作を制御するための制御回路７を有している。
は、消去後に過消去状態のセルを救済するために、Ｙデ
コーダ３及び書き込み回路５によってディジット線に高
電圧を印加する動作、及びＸデコーダ２によってワード
線を読み出し時に設定される電位以下にバイアスする動
作を制御するための制御回路７を有している。
【００３０】図１に示した本実施形態に係る不揮発性半
導体記憶装置において、メモリセル（例えばＭ１１）に
データを書き込む場合、Ｙデコーダ３を介して書き込み
回路５からディジット線（Ｄ１）に高電圧（例えば５
Ｖ）を印加すると共に、Ｘデコーダ２によってワード線
（Ｗ１）に高電圧（例えば１２Ｖ）を印加することによ
り、メモリセル（Ｍ１１）にチャネル電流を流し、この
チャネル電流で誘起されたチャネルホットエレクトロン
がフローティングゲートに注入されてＶＴＭが上昇す
る。
導体記憶装置において、メモリセル（例えばＭ１１）に
データを書き込む場合、Ｙデコーダ３を介して書き込み
回路５からディジット線（Ｄ１）に高電圧（例えば５
Ｖ）を印加すると共に、Ｘデコーダ２によってワード線
（Ｗ１）に高電圧（例えば１２Ｖ）を印加することによ
り、メモリセル（Ｍ１１）にチャネル電流を流し、この
チャネル電流で誘起されたチャネルホットエレクトロン
がフローティングゲートに注入されてＶＴＭが上昇す
る。
【００３１】一方、書き込まれたデータを消去する場
合、例えば消去回路６によってソース線（Ｓ１〜Ｓｍ）
に高電圧（例えば１２Ｖ）を印加すると共に、Ｘデコー
ダ２によってワード線（Ｗ１〜Ｗｍ）を０Ｖにバイアス
することにより、フローティングゲートに蓄えられてい
た電子をソース側に引き抜き、これによりメモリセルの
しきい値電圧ＶＴＭを低下させる。
合、例えば消去回路６によってソース線（Ｓ１〜Ｓｍ）
に高電圧（例えば１２Ｖ）を印加すると共に、Ｘデコー
ダ２によってワード線（Ｗ１〜Ｗｍ）を０Ｖにバイアス
することにより、フローティングゲートに蓄えられてい
た電子をソース側に引き抜き、これによりメモリセルの
しきい値電圧ＶＴＭを低下させる。
【００３２】この場合、メモリセルアレイ１中の全ての
ソース線（Ｓ１〜Ｓｍ）が高電圧にバイアスされている
ため、メモリセルアレイ１中の全てのメモリセル（Ｍ１
１〜Ｍｎｍ）が消去される。
ソース線（Ｓ１〜Ｓｍ）が高電圧にバイアスされている
ため、メモリセルアレイ１中の全てのメモリセル（Ｍ１
１〜Ｍｎｍ）が消去される。
【００３３】また、記憶データを読み出す場合、選択さ
れたメモリセル（例えばＭ１１）に接続されているワー
ド線（Ｗ１）を例えば５Ｖにバイアスすると共に、Ｙデ
コーダ３を介してディジット線（Ｄ１）とセンスアンプ
４とを接続することによって、センスアンプ４から記憶
データ（Ｄｏｕｔ）が出力される。
れたメモリセル（例えばＭ１１）に接続されているワー
ド線（Ｗ１）を例えば５Ｖにバイアスすると共に、Ｙデ
コーダ３を介してディジット線（Ｄ１）とセンスアンプ
４とを接続することによって、センスアンプ４から記憶
データ（Ｄｏｕｔ）が出力される。
【００３４】図２を参照して、本実施形態における、消
去動作時に生じた過消去状態のメモリセルを救済する処
理フローを詳細に説明する。
去動作時に生じた過消去状態のメモリセルを救済する処
理フローを詳細に説明する。
【００３５】図２（Ａ）に示したように、本実施形態に
おいては、消去後（ステップＳ１）、過消去セルの有無
を検出し（ステップＳ２）、もし過消去セルが存在しな
ければそのまま消去終了となるが、過消去セルが存在し
た場合には、過消去是正書き込みを行った（ステップＳ
３）後に消去終了となる。
おいては、消去後（ステップＳ１）、過消去セルの有無
を検出し（ステップＳ２）、もし過消去セルが存在しな
ければそのまま消去終了となるが、過消去セルが存在し
た場合には、過消去是正書き込みを行った（ステップＳ
３）後に消去終了となる。
【００３６】ステップ３の過消去是正書き込みは、図２
（Ｂ）に示すように、メモリセルアレイ１中の全てのデ
ィジット線（Ｄ１〜Ｄｎ）に同時に高電圧（例えば５
Ｖ）を印加し、且つ、メモリセルアレイ１中の全てのワ
ード線（Ｗ１〜Ｗｍ）すなわち全てのメモリセルのコン
トロールゲート（制御ゲート）を、同時に読み出し時に
設定される電位（例えば５Ｖ）以下の所定電位（例えば
２Ｖ）にバイアスする。
（Ｂ）に示すように、メモリセルアレイ１中の全てのデ
ィジット線（Ｄ１〜Ｄｎ）に同時に高電圧（例えば５
Ｖ）を印加し、且つ、メモリセルアレイ１中の全てのワ
ード線（Ｗ１〜Ｗｍ）すなわち全てのメモリセルのコン
トロールゲート（制御ゲート）を、同時に読み出し時に
設定される電位（例えば５Ｖ）以下の所定電位（例えば
２Ｖ）にバイアスする。
【００３７】この場合、過消去セルのＶＴＭは低い（例
えばＶＴＭ＝−１Ｖ）ため、過消去セルのコントロール
ゲートが２Ｖにバイアスされるとチャネル電流が流れ、
このチャネル電流によって誘起されたチャネルホットエ
レクトロンがフローティングゲートに注入されてＶＴＭ
が上昇してゆく。
えばＶＴＭ＝−１Ｖ）ため、過消去セルのコントロール
ゲートが２Ｖにバイアスされるとチャネル電流が流れ、
このチャネル電流によって誘起されたチャネルホットエ
レクトロンがフローティングゲートに注入されてＶＴＭ
が上昇してゆく。
【００３８】メモリセルのしきい値電圧ＶＴＭの上昇は
過消去状態にあったセルがオンしてチャネル電流が流れ
ている間中続き、ＶＴＭ＝ワード線電位（２Ｖ）まで上
昇したところで、セルがオフし、ＶＴＭの上昇も止ま
る。
過消去状態にあったセルがオンしてチャネル電流が流れ
ている間中続き、ＶＴＭ＝ワード線電位（２Ｖ）まで上
昇したところで、セルがオフし、ＶＴＭの上昇も止ま
る。
【００３９】一方、正常なセルのＶＴＭは高い（例えば
３Ｖ）ため、コントロールゲートが２Ｖにバイアスされ
てもオンせず、チャネル電流も流れないために、チャネ
ルホットエレクトロンが誘起されず、このためＶＴＭ
は、過消去是正書き込み期間中変動することはない。
３Ｖ）ため、コントロールゲートが２Ｖにバイアスされ
てもオンせず、チャネル電流も流れないために、チャネ
ルホットエレクトロンが誘起されず、このためＶＴＭ
は、過消去是正書き込み期間中変動することはない。
【００４０】本実施形態によれば、メモリセルアレイ内
に存在する全ての過消去セルに対して同時に過消去是正
書き込みが行われ、しかもトンネル現象による電子注入
よりも１００倍程度高速なチャネルホットエレクトロン
注入により行われるようにしたので、過消去セルを是正
するために要する時間が大幅に短縮される。
に存在する全ての過消去セルに対して同時に過消去是正
書き込みが行われ、しかもトンネル現象による電子注入
よりも１００倍程度高速なチャネルホットエレクトロン
注入により行われるようにしたので、過消去セルを是正
するために要する時間が大幅に短縮される。
【００４１】ところで、本実施形態における過消去是正
書き込みは、過消去セルにチャネル電流を流すことによ
って誘起されるチャネルホットエレクトロンを利用する
ため、過消去是正書き込み期間に消費される電力が大き
くなることが懸念されるが、ワード線に印加される電圧
が読み出し時に設定される電圧以下のため、１個当りの
セルに流れる電流が非常に小さいことに加えて、図９に
示したように、過消去状態または非常に低いＶＴＭのメ
モリセルの数は、通常非常に少数であることから、過消
去是正書き込み期間に消費される電力は、実使用上、特
に問題とはならない。
書き込みは、過消去セルにチャネル電流を流すことによ
って誘起されるチャネルホットエレクトロンを利用する
ため、過消去是正書き込み期間に消費される電力が大き
くなることが懸念されるが、ワード線に印加される電圧
が読み出し時に設定される電圧以下のため、１個当りの
セルに流れる電流が非常に小さいことに加えて、図９に
示したように、過消去状態または非常に低いＶＴＭのメ
モリセルの数は、通常非常に少数であることから、過消
去是正書き込み期間に消費される電力は、実使用上、特
に問題とはならない。
【００４２】さらに、本実施形態によれば、過消去是正
書き込み期間内に過消去セルのＶＴＭが上昇した後、ワ
ード線に印加された電位によって制御される値（例えば
ＶＴＭ＝２Ｖ）に収束すると共に、正常なセルのＶＴＭ
は変動することがないため、一回の過消去是正書き込み
でメモリセルアレイ中の全てのセルが正常なＶＴＭとな
る。このため、本実施形態においては、過消去是正書き
込み後に、正常セルのしきい値の上昇を抑制するための
再消去処理等のシーケンスを何等必要とせず、直ちに消
去終了となるので、過消去セルを是正するために要する
時間が大幅に短縮されると共に、過消去セルが検出され
た場合には、一回の過消去是正書き込み動作を行うだけ
でよいという具合に、非常に単純な処理シーケンスとさ
れていることから、このシーケンスを実行するための制
御回路（図１の制御回路７参照）は極めて簡易な構成で
よいことになる。このため回路規模の縮減し、チップ上
に実現する場合に、非常に小さな面積で構成することが
可能となる。
書き込み期間内に過消去セルのＶＴＭが上昇した後、ワ
ード線に印加された電位によって制御される値（例えば
ＶＴＭ＝２Ｖ）に収束すると共に、正常なセルのＶＴＭ
は変動することがないため、一回の過消去是正書き込み
でメモリセルアレイ中の全てのセルが正常なＶＴＭとな
る。このため、本実施形態においては、過消去是正書き
込み後に、正常セルのしきい値の上昇を抑制するための
再消去処理等のシーケンスを何等必要とせず、直ちに消
去終了となるので、過消去セルを是正するために要する
時間が大幅に短縮されると共に、過消去セルが検出され
た場合には、一回の過消去是正書き込み動作を行うだけ
でよいという具合に、非常に単純な処理シーケンスとさ
れていることから、このシーケンスを実行するための制
御回路（図１の制御回路７参照）は極めて簡易な構成で
よいことになる。このため回路規模の縮減し、チップ上
に実現する場合に、非常に小さな面積で構成することが
可能となる。
【００４３】
【実施形態２】図３は、本発明の第２の実施形態の処理
シーケンスを説明するためのフローチャートである。な
お、本実施形態において不揮発性半導体記憶装置の全体
構成は図１に示したものと同様とされ、その説明は省略
する。
シーケンスを説明するためのフローチャートである。な
お、本実施形態において不揮発性半導体記憶装置の全体
構成は図１に示したものと同様とされ、その説明は省略
する。
【００４４】本実施形態においては、消去動作（ステッ
プＳ１１）後に、無条件に過消去是正書き込みを行い
（ステップＳ１２）、消去を終了するというシーケンス
からなるものである。
プＳ１１）後に、無条件に過消去是正書き込みを行い
（ステップＳ１２）、消去を終了するというシーケンス
からなるものである。
【００４５】本実施形態による、全てのディジット線Ｄ
１〜Ｄｍに高電圧を印加すると同時に全てのワード線Ｗ
１〜Ｗｍを読み出し時に設定される電位以下にバイアス
してなる過消去是正書き込み（ステップＳ１２）におい
ては、前述したように、過消去状態にあるセルのみのし
きい値電圧ＶＴＭが上昇して過消去状態が是正される
が、この過消去是正書き込み期間中、正常なセルのＶＴ
Ｍは変動することは無い。このため、メモリセルアレイ
中に過消去状態のセルが存在しない正常なセルだけの状
態において、過消去是正書き込みを実行したとしても、
この場合、セルのしきい値電圧ＶＴＭは何等変動するこ
とが無いため、過消去セルの有無を検出し、過消去セル
が存在する場合にのみ過消去是正書き込みを実行すると
いうシーケンスを省略することが可能となる。
１〜Ｄｍに高電圧を印加すると同時に全てのワード線Ｗ
１〜Ｗｍを読み出し時に設定される電位以下にバイアス
してなる過消去是正書き込み（ステップＳ１２）におい
ては、前述したように、過消去状態にあるセルのみのし
きい値電圧ＶＴＭが上昇して過消去状態が是正される
が、この過消去是正書き込み期間中、正常なセルのＶＴ
Ｍは変動することは無い。このため、メモリセルアレイ
中に過消去状態のセルが存在しない正常なセルだけの状
態において、過消去是正書き込みを実行したとしても、
この場合、セルのしきい値電圧ＶＴＭは何等変動するこ
とが無いため、過消去セルの有無を検出し、過消去セル
が存在する場合にのみ過消去是正書き込みを実行すると
いうシーケンスを省略することが可能となる。
【００４６】この過消去セルの有無を検出するシーケン
スの省略により、さらに過消去是正書き込み期間が短縮
されると共に、過消去セルの有無を検出し、過消去セル
が存在した場合にのみ過消去是正書き込みを起動すると
いう制御が不要とされるため、制御回路（図１の制御回
路７参照）が非常に簡単なものとなり、チップ上に実現
する場合により小さな面積で構成可能となる。
スの省略により、さらに過消去是正書き込み期間が短縮
されると共に、過消去セルの有無を検出し、過消去セル
が存在した場合にのみ過消去是正書き込みを起動すると
いう制御が不要とされるため、制御回路（図１の制御回
路７参照）が非常に簡単なものとなり、チップ上に実現
する場合により小さな面積で構成可能となる。
【００４７】
【実施形態３】図４は、本発明の第３の実施形態を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【００４８】過消去是正書き込み期間中全てのディジッ
ト線（Ｄ１〜Ｄｎ）に高電圧（例えば５Ｖ）を印加する
と共に、過消去是正書き込み期間の前半においては、半
数のワード線（例えばＷ１〜Ｗｍ／２）を読み出し時に
設定される電位以下（例えば２Ｖ）にバイアスし、残り
半数のワード線（例えばＷｍ／２〜Ｗｍ）を非選択状態
（０Ｖにバイアス）に設定することによって、ワード線
（Ｗ１〜Ｗｍ／２）に接続された過消去状態のセルに電
流が流れ、過消去状態の是正が行われる。
ト線（Ｄ１〜Ｄｎ）に高電圧（例えば５Ｖ）を印加する
と共に、過消去是正書き込み期間の前半においては、半
数のワード線（例えばＷ１〜Ｗｍ／２）を読み出し時に
設定される電位以下（例えば２Ｖ）にバイアスし、残り
半数のワード線（例えばＷｍ／２〜Ｗｍ）を非選択状態
（０Ｖにバイアス）に設定することによって、ワード線
（Ｗ１〜Ｗｍ／２）に接続された過消去状態のセルに電
流が流れ、過消去状態の是正が行われる。
【００４９】また、過消去是正書き込み期間の後半では
残り半数のワード線（Ｗｍ／２〜Ｗｍ）を読み出し時に
設定される電位以下（例えば２Ｖ）にバイアスし、ワー
ド線（Ｗ１〜Ｗｍ／２）を非選択状態（０Ｖにバイア
ス）に設定することによって、ワード線（Ｗ１〜Ｗｍ／
２）に接続された過消去状態のセルに電流が流れて過消
去状態の是正が行われる。
残り半数のワード線（Ｗｍ／２〜Ｗｍ）を読み出し時に
設定される電位以下（例えば２Ｖ）にバイアスし、ワー
ド線（Ｗ１〜Ｗｍ／２）を非選択状態（０Ｖにバイア
ス）に設定することによって、ワード線（Ｗ１〜Ｗｍ／
２）に接続された過消去状態のセルに電流が流れて過消
去状態の是正が行われる。
【００５０】本実施形態によれば、メモリセルアレイ中
に存在する過消去セルを２回に分けて救済するため、過
消去是正書き込み期間中に流れる電流を１／２に削減す
ることが可能となり、このため、電源／ＧＮＤ配線幅も
１／２とすることが可能となり、チップ面積を削減する
ことができる。
に存在する過消去セルを２回に分けて救済するため、過
消去是正書き込み期間中に流れる電流を１／２に削減す
ることが可能となり、このため、電源／ＧＮＤ配線幅も
１／２とすることが可能となり、チップ面積を削減する
ことができる。
【００５１】本実施形態では、２回の過消去是正書き込
みでメモリセルアレイ中に存在する全ての過消去セルを
救済することができるため、トンネル現象を用いたり、
ビット毎に過消去セルを救済してゆくという、従来の方
法と比較すると、十分に短時間で過消去セルの救済が完
了することになる。従って、本実施形態は、過消去セル
救済の高速性を保ちつつ、更なるチップ面積削減を可能
としたものである。
みでメモリセルアレイ中に存在する全ての過消去セルを
救済することができるため、トンネル現象を用いたり、
ビット毎に過消去セルを救済してゆくという、従来の方
法と比較すると、十分に短時間で過消去セルの救済が完
了することになる。従って、本実施形態は、過消去セル
救済の高速性を保ちつつ、更なるチップ面積削減を可能
としたものである。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
ディジット線に高電圧を印加し、且つワード線を読み出
し時に設定される電位以下にバイアスすることによって
過消去是正書き込みを行うため、大記憶容量の不揮発性
半導体記憶装置についても、過消去セルの是正が短時間
で行えると共に、制御回路の構成を簡易化し、チップ面
積の削減を達成するという効果を有する。
ディジット線に高電圧を印加し、且つワード線を読み出
し時に設定される電位以下にバイアスすることによって
過消去是正書き込みを行うため、大記憶容量の不揮発性
半導体記憶装置についても、過消去セルの是正が短時間
で行えると共に、制御回路の構成を簡易化し、チップ面
積の削減を達成するという効果を有する。
【図１】本発明の一実施形態に係る不揮発性半導体記憶
装置の構成例を示すブロック図である。
装置の構成例を示すブロック図である。
【図２】（Ａ）本発明の第１の実施形態における、過消
去セル救済の処理シーケンスを示すフローチャートであ
る。 （Ｂ）本発明の第１の実施形態における、過消去セル救
済の処理動作を説明するための信号波形を示したタイミ
ング図である。
去セル救済の処理シーケンスを示すフローチャートであ
る。 （Ｂ）本発明の第１の実施形態における、過消去セル救
済の処理動作を説明するための信号波形を示したタイミ
ング図である。
【図３】本発明の第２の実施形態における過消去セル救
済の処理シーケンスを示す図である。
済の処理シーケンスを示す図である。
【図４】本発明の第３の実施形態における、過消去セル
救済処理動作を説明するための信号波形を示したタイミ
ング図である。
救済処理動作を説明するための信号波形を示したタイミ
ング図である。
【図５】（Ａ）第１の従来技術を説明するためのフロー
チャートである。 （Ｂ）第１の従来技術を説明するためのタイミングチャ
ートである。
チャートである。 （Ｂ）第１の従来技術を説明するためのタイミングチャ
ートである。
【図６】第２の従来技術を説明するためのフローチャー
トである。
トである。
【図７】第２の従来技術を説明するためのタイミングチ
ャートである。
ャートである。
【図８】第３の従来技術を説明するためのフローチャー
トである。
トである。
【図９】消去後のＶＴＭ分布の一例を示す図である。
１ メモリセルアレイ ２ Ｘデコーダ ３ Ｙデコーダ ４ センスアンプ ５ 書き込み回路 ６ 消去回路 ７ 制御回路 Ａｄｄ アドレス信号 Ｄ１〜Ｄｎ ディジット線 Ｄｉｎ 入力データ Ｄｏｕｔ 出力データ Ｍ１１〜Ｍｍｎ メモリセル Ｓ１〜Ｓｍ ソース線 Ｗ１〜Ｗｍ ワード線
Claims (3)
- 【請求項１】（ａ）メモリセルに書き込まれたデータを
消去する第１のステップと、 （ｂ）前記第１のステップで消去された前記メモリセル
に過消去セルがあるか否かを検出する第２のステップ
と、 （ｃ）前記第２のステップで過消去セルが存在した場
合、書き込み時にディジット線に印加する電圧以上の電
圧を全てのディジット線に同時に印加すると共に、過消
去セルとなったメモリセルのしきい値電圧よりも高く、
過消去セルとはならなかったメモリセルのしきい値電圧
よりも低い電圧を複数のワード線に印加して過消去セル
となったメモリセルのみのしきい値電圧を上昇させて該
過消去セルの過消去を是正する第３のステップと、（ｄ）前記第２のステップで過消去セルが存在しなかっ
たか、若しくは前記第３のステップを１度実行した後
に、消去動作を終了する第４のステップと、 を含むことを特徴とする不揮発性半導体記憶装置の過消
去救済方法。 - 【請求項２】（ａ）メモリセルに書き込まれたデータを
消去する第１のステップと、 （ｂ）前記第１のステップ後に、過消去セルのメモリセ
ルがあるか否かを検出することなく、書き込み時にディ
ジット線に印加する電圧以上の電圧を全てのディジット
線に同時に印加すると共に、過消去セルとなったメモリ
セルのしきい値電圧よりも高く、過消去セルとはならな
かったメモリセルのしきい値電圧よりも低い電圧を複数
のワード線に印加して過消去セルとなったメモリセルの
みのしきい値電圧を上昇させて該過消去セルの過消去を
是正する第２のステップと、（ｃ）前記第２のステップを１度実行した後に、消去動
作を終了する第３のステップと、 を含むことを特徴とする不揮発性半導体記憶装置の過消
去救済方法。 - 【請求項３】 前記複数のワード線が、全ワード線、も
しくは分割されたワード線からなる、ことを特徴とする
請求項１又は２記載の不揮発性半導体記憶装置の過消去
救済方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34587695A JP2982676B2 (ja) | 1995-12-08 | 1995-12-08 | 不揮発性半導体記憶装置の過消去救済方法 |
| US08/759,673 US5844847A (en) | 1995-12-08 | 1996-12-06 | Method and Nonvolatile semiconductor memory for repairing over-erased cells |
| EP96119635A EP0778583A3 (en) | 1995-12-08 | 1996-12-06 | Nonvolatile semiconductor memory and method for repairing over-erased cells |
| KR1019960062968A KR100273627B1 (ko) | 1995-12-08 | 1996-12-09 | 비휘발성 반도체 메모리 및 과소거된 메모리셀의 임계 전압 상승 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34587695A JP2982676B2 (ja) | 1995-12-08 | 1995-12-08 | 不揮発性半導体記憶装置の過消去救済方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09161490A JPH09161490A (ja) | 1997-06-20 |
| JP2982676B2 true JP2982676B2 (ja) | 1999-11-29 |
Family
ID=18379595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34587695A Expired - Fee Related JP2982676B2 (ja) | 1995-12-08 | 1995-12-08 | 不揮発性半導体記憶装置の過消去救済方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5844847A (ja) |
| EP (1) | EP0778583A3 (ja) |
| JP (1) | JP2982676B2 (ja) |
| KR (1) | KR100273627B1 (ja) |
Families Citing this family (19)
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