JP3974778B2 - 不揮発性半導体メモリ装置およびそのデータ消去方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 50
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000012795 verification Methods 0.000 claims description 102
- 239000002784 hot electron Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 4
- 230000002040 relaxant effect Effects 0.000 claims description 2
- 238000009826 distribution Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 17
- 239000010410 layer Substances 0.000 description 7
- 230000005641 tunneling Effects 0.000 description 7
- 238000012360 testing method Methods 0.000 description 6
- 238000013459 approach Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
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Description
【０００１】
【発明の属する技術分野】
この発明は不揮発性半導体メモリ装置およびそのデータ消去方法に関する。なお、不揮発性半導体メモリ装置は、典型的にはフラッシュメモリを指す。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置として最も一般的に用いられているフラッシュメモリセルは、図１に示すように、基板（ウエル）１０の表面に互いに離間して形成されたソース１１、ドレイン１２を備え、これらのソース・ドレイン間の基板１０上に順に形成されたトンネル酸化膜１３、フローティングゲートＦＧ、層間絶縁膜１４、コントロールゲートＣＧを備えている。
【０００３】
このタイプのフラッシュメモリの動作原理について述べる。書き込み（「プログラム」とも呼ばれる。）時は、下の表１中に示す電圧条件のように、コントロールゲートＣＧにＶｐｐ（例えば９Ｖ）を印加し、ソースを基準電圧Ｖｓｓ（例えば０Ｖ）、ドレインに５Ｖの電圧を印加する。なお、実際に書き込みを行うセルのドレインには５Ｖを印加するが、書き込みを行わないセルのドレインには０Ｖを印加する。これにより、チャネル層では、多くの電流がながれ、ドレインサイドの電界が高い部分で、ホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入され、図２中に示す書き込み状態の分布のようにしきい値電圧が上昇する。
【０００４】
【表１】
【０００５】
また、消去（「イレース」とも呼ばれる。）時は、図３に示すように、コントロールゲートＣＧにＶｎｎ（例えば−９Ｖ）、ソースにＶｐｅ（例えば６Ｖ）を印加し、ソースサイドでフローティングゲートＦＧから電子を引き抜いて、図２中に示す消去状態の分布のようにしきい値電圧を低下させる。図３中に示すように、この消去時には、ＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）電流が流れる。この電流が発生すると同時にホットホール、ホットエレクトロンが発生する。このうち、ホットエレクトロンはドレインに流れてしまうが、一方、ホットホールは、トンネル酸化膜側へ引かれ、トンネル酸化膜内にトラッップされる。この現象が一般的に、信頼性を悪化させると言われている。
【０００６】
読み出し時は、表１中に示す電圧条件のように、ドレインに１Ｖを印加し、コントロールゲートＣＧに５Ｖを印加する。メモリセルのしきい値電圧が低い場合、つまり消去状態である場合は、セルに電流が流れるので、そのメモリセルのデータは”１”と判定される。一方、メモリセルのしきい値電圧が高い場合、つまり書き込み状態である場合は、セルに電流がながれないので、そのメモリセルのデータは”０”と判定される。
【０００７】
このような動作原理を用いて、書き込み、消去、読み出しが行われているが、実際のデバイスでは、消去は、比較的大きな単位で、例えば６４ｋＢ（キロバイト）というようなブロック単位で行われる。この際、その消去されるべきブロック内のメモリセルは、書き込み状態のものもあれば、消去状態のものもあるため、これら異なるしきい値電圧をもつメモリセルを一括して適切に消去できるように、本出願人は先に、図４に示すようなデータ消去方法を提案した（特開平９−３２０２８２号公報）。
【０００８】
図４から分かるように、消去後のしきい値電圧分布をできるだけコンパクトなものにし、過消去（しきい値電圧が０Ｖ以下になることをいう。「オーバーイレース」とも呼ばれる。）をなくすため、まず通常のチャネルホットエレクトロンによる書き込み（消去前書き込み）を行う（Ｓ１）。これにより、一旦全てのセルをしきい値電圧５Ｖ以上の書き込み状態としている。このとき、例えば電源が５Ｖのデバイス（５Ｖ電源版）では、メモリセル８個を同時に行うことが可能である。１つのメモリセルの書き込み時間が２μｓとすると、この動作にかかる時間は以下の通りである。
２μｓ×６４×１０２４×８÷８＝１３１ｍｓ
である。この値は、図４中の全処理の実行に要する時間（これを「トータルのデータ消去時間」と呼ぶ。）を６００ｍｓとすると、その約２０％占めることになる。
【０００９】
なお、書き込みに必要な電圧は内部で電源からチャージポンプ回路を用いて昇圧して生成されているため、電源電圧が低い３Ｖ電源版となると、チャージポンプからの電流供給能力が減少してしまうため、１セル当たりの書き込み電流が大きいチャネルホットエレクトロンを用いる書き込み方式では、同時に書き込みができるセル数が制限されていく。５Ｖ電源版では８個のメモリセルを同時に書き込めたが、３Ｖ電源版では同時に書き込めるメモリセル数は４個と制限される。これにより、消去前書き込みに要する時間は２倍（つまり、２６２ｍｓ）となる。この問題は、電源電圧の低電圧化が進むにつれて、さらに顕著となる。
【００１０】
次に、消去前書き込みが正常に行われたか否かのベリファイ（これを「消去前書き込み後ベリファイ」と呼ぶ。）を行う（Ｓ２）。すなわち、メモリセルのしきい値電圧が５．０Ｖ以上であるかどうかを８ビット単位で検証する。この場合も、メモリセル８個単位で行われるので、
１００ｎｓ×６４×１０２４×８÷８＝６．６ｍｓ
程度かかることになる。
【００１１】
次に、実際の消去、つまり消去パルス印加を行う（Ｓ３）。このとき、ブロック一括で消去パルスを印加する。なお、前記したようにＢＴＢＴ電流が発生し、比較的大きな電流が流れる。このパルス印加時間のトータルは３００ｍｓ程度であり、トータルのデータ消去時間の約５０％を占める。１セル当たりの消費電流は、消去がＦＮトンネリング現象を用いて行われることから、ＢＴＢＴ電流を加味しても１０ｎＡ程度である。したがって、
１０ｎＡ×６４×１０２４＝１０ｎＡ×６４ｋＢ＝５．２４ｍＡ
となる。
【００１２】
ここで、消去パルス印加時間を減少させるためには、ソースに印加する電圧を高くすればよい。しかしながら、ソースの電圧を高めるとＢＴＢＴ電流が多くなり、トンネル酸化膜にトラップされるホールが増加し、しきい値電圧が変動して信頼性が劣化する。結果として、ソースの電圧は、これ以上高めることができず、消去パルス印加時間の短縮には限界がある。
【００１３】
最後に、消去が正常に行われたか否かのベリファイ（これを「消去後ベリファイ」と呼ぶ。）を行う（Ｓ４）。すなわち、メモリセルのしきい値電圧が３．０Ｖ以下であるかどうかを検証する。
【００１４】
このように、一般的なフラッシュメモリでは、ア）トータルのデータ消去時間が長くかかること、イ）消費電流が多いことが問題になる。上記ア）のトータルのデータ消去時間が長くかかる原因は、全メモリセルについて行う消去前書き込みに時間がかかること、消去前書き込み後ベリファイに時間がかかること、また、消去パルス印加時間の短縮に限界があることにある。上記イ）の消費電流が多い原因は、消去前書き込みがチャネルホットエレクトロンによるため、１セル当たりの書き込み電流のピーク値が５００μＡと非常に多くの電流を消費していること、また、消去パルス印加時にＢＴＢＴ電流が流れることにある。
【００１５】
そこで、図１に示した構造を持つメモリセルに対して、消去前書き込みにＦＮ（ファウラ−ノーデハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ））トンネル現象を用いて一括で書き込む方式が提案されている（特開平６−９６５９２号公報と特願２０００−０２５７７９号）。書き込み、消去、消去前書き込み、読み出しに用いられる各モードの電圧条件は、次の表２に示すようなものである（特願２０００−０２５７７９号）。
【００１６】
【表２】
【００１７】
表２から分かるように、消去前書き込み時、コントロールゲートＣＧに正の高電圧（例えば９Ｖ）、基板（ウエル）１０に負の高電圧（例えば−７Ｖ）を印加することで、基板表面のチャネル層とフローティングゲートＦＧとの間に高電界を発生させ、チャネル層から電子をフローティングゲートＦＧへ注入する。この方式では、消去前書き込みにＦＮトンネル現象を用いることから、１セル当たりに消費される電流は１０ｐＡと非常に小さい。したがって、１ブロック同時に消去が可能である。
【００１８】
この方式では、図５に示すように、消去コマンドが入力されると、消去後のしきい値電圧をできるだけコンパクトなものにし、過消去をなくすため、まず消去前書き込みを行う（Ｓ１１）。この場合、表２中に示した消去前書き込みモードの電圧条件の通りにメモリセルに電圧を印加し、チャネル領域からのＦＮトンネリング現象を用いた書き込みを行って、しきい値電圧を高める。
【００１９】
次に、消去前書き込み後ベリファイを行う（Ｓ１２）。この場合は、書き込みが行われたメモリセルのしきい値電圧とリファレンスセル（しきい値電圧５Ｖのもの）のしきい値電圧とを比較し、もし、書き込みが行われたメモリセルのしきい値電圧が１つでも５Ｖ以下であれば、再度しきい値電圧を高めるためにパルス印加を行う。全てのメモリセルのしきい値電圧が５Ｖ以上になると、パルス印加を終了する。これにより、図６に示すように、一旦全てのセルをしきい値電圧５Ｖ以上の書き込み状態としている。
【００２０】
次に、実際の消去、つまり消去パルス印加を行う（Ｓ１３）。この場合は、表２中に示した消去モードの電圧印加条件のように、ゲートに負の電圧（−９Ｖ）、ソースに正の電圧（６Ｖ）を印加して、メモリセルのしきい値電圧を低下させる。続いて、消去後ベリファイを行う（Ｓ１４）。この場合は、消去が行われたメモリセルのしきい値電圧とリファレンスセル（しきい値電圧３Ｖのもの）のしきい値電圧とを比較し、もし、消去が行われたメモリセルのしきい値電圧が１つでも３Ｖ以上であれば、再度しきい値電圧を低下させるためにパルス印加を行う。ブロック内の全てのメモリセルのしきい値電圧が３Ｖ以下になると、パルス印加を終了する。
【００２１】
なお、下の表４に、上述の各ベリファイおよび読み出しで用いられるリファレンスセルのしきい値電圧をまとめて示している。
【００２２】
一方、このＦＮトンネリング現象を用いた消去パルス印加としては、上記したようなソースサイド消去を行うのではなく、表３に示すような電圧条件（ゲートに負の電圧−９Ｖ、ウエルに正の電圧７Ｖを印加）でチャネル消去を行っても良い。
【００２３】
【表３】
【００２４】
【表４】
【００２５】
このように消去前書き込みにＦＮトンネル現象を用いた場合、１メモリセル当たりの書き込み電流が少ないので、同時に書き込めるメモリセルの個数が大幅に増大する。したがって、消去前書き込みに要する時間が大幅に短くなり、トータルのデータ消去時間を２０ｍｓ程度と短くすることができる。
【００２６】
【発明が解決しようとする課題】
しかしながら、データ消去のための処理開始前に既に消去状態にあったメモリセルに対して、消去前書きこみパルスを印加してしきい値電圧を５Ｖ以上とすることは、それらのメモリセルに余分なストレスを印加することになる。フラッシュメモリのデータ保持特性は基本的に確率で論じられることから、メモリセルに対するストレス印加はできるだけ少ない方が望ましい。
【００２７】
そこで、この発明の課題は、各メモリセルに対して消去前書き込みによるストレス印加を低減して、メモリセルの信頼性を改善できる不揮発性半導体メモリ装置およびそのデータ消去方法を提供することにある。
【００２８】
【課題を解決するための手段】
上記課題を解決するため、この発明の不揮発性半導体メモリ装置のデータ消去方法は、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタからなるメモリセルが行列状のアレイを形成するように配置されるとともに、一括して消去が行われるブロック単位に分けられた不揮発性半導体メモリ装置のデータ消去方法であって、
上記ブロック内の全てのメモリセルに対して一括で消去前書き込みを行うステップと、上記ブロック内の全てのメモリセルに対して一括で消去を行うステップとを有し、
通常の書き込み動作を、チャネルホットエレクトロンにより行い、
上記消去前書き込みを、上記ブロック内の全てのメモリセルに対して一括で、上記メモリセルのコントロールゲートに正電位、基板に負電位を印加した、ファウラ−ノーデハイム現象を用いて行うことにより、上記消去前書き込みを行うときの電圧印加条件を通常の書き込みを行うときの電圧印加条件よりも上記ブロック内の各メモリセルへの書き込み電流が小さくなるように緩和して、上記消去前書き込みを行うステップ中に行われる消去前書き込み検証の際に正常に消去前書き込みが行われたと判断されるときのメモリセルのしきい値電圧を、通常の書き込み動作の際に行われる通常の書き込み検証の際に正常に通常の書き込みが行われたと判断されるときのメモリセルのしきい値電圧よりも低くするとともに、
上記消去前書き込みを行うステップ中に行われる消去前書き込み検証、上記消去を行うステップ中に行われる消去検証、及び通常の書き込み動作の際に行われる通常の書き込み検証の際に、それぞれ消去前書き込み検証用、消去検証用、及び通常の書き込み検証用のリファレンスセルのしきい値電圧を参照して、処理対象となった各メモリセルのしきい値電圧がそれぞれに対応した検証用のリファレンスセルのしきい値電圧に達することで正常に動作が行われたと判断し、
上記消去前書き込み検証用リファレンスセルのしきい値電圧が、上記消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルのしきい値電圧と同一であることを特徴とする。
【００２９】
ここで「電圧印加条件」には、印加電圧の値のほか、印加電圧のパルス幅も含まれる。
【００３０】
また、「消去前書き込み」とは、続いて消去を行うことを予定した書き込みを意味し、「通常の書き込み」とは、続いて消去行うことを予定しない書き込みを意味する。
【００３１】
この発明の不揮発性半導体メモリ装置のデータ消去方法によれば、上記ブロック内の各メモリセルに対して消去前書き込みによるストレス印加を低減できる。したがって、メモリセルの信頼性を改善することができる。
【００３２】
また、この不揮発性半導体メモリ装置のデータ消去方法では、上記消去前書き込みを、ファウラ−ノーデハイム現象を用いて行うので、チャネルホットエレクトロンによる場合に比して書き込み電流が小さくなる。したがって、実際に、消去前書き込み後のメモリセルのしきい値電圧分布を、通常の書き込み後のメモリセルのしきい値電圧分布よりも低くすることができる。
【００３３】
また、この不揮発性半導体メモリ装置のデータ消去方法では、上記消去前書き込みを行うステップ中に行われる消去前書き込み検証、上記消去を行うステップ中に行われる消去検証、及び通常の書き込み動作の際に行われる通常の書き込み検証の際に、それぞれ消去前書き込み検証用、消去検証用、及び通常の書き込み検証用のリファレンスセルのしきい値電圧を参照して、処理対象となった各メモリセルのしきい値電圧がそれぞれに対応した検証用のリファレンスセルのしきい値電圧に達することで正常に動作が行われたと判断する。したがって、確実にデータ消去を行うことができる上、過消去を発生させることもない。しかも、上記消去前書き込み検証用リファレンスセルのしきい値電圧が、上記消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルのしきい値電圧と同一であるから、消去前書き込み検証用リファレンスセルと消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルとを共通にして、リファレンスセル数の増加を抑えることができる。したがって、不揮発性半導体メモリ装置を構成するチップの面積増大を防止できる。また、消去前書き込み検証用リファレンスセルをセットするためのテスト時間を別途設ける必要が無いので、テスト時間の増加を防止できる。
【００３４】
また、この発明の不揮発性半導体メモリ装置は、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタからなるメモリセルが行列状のアレイを形成するように配置されるとともに、一括して消去が行われるブロック単位に分けられた不揮発性半導体メモリ装置であって、
データ消去のために、上記ブロック内の全てのメモリセルに対して一括で消去前書き込みを行う手段と、上記ブロック内の全てのメモリセルに対して一括で消去を行う手段とを有し、
通常の書き込み動作を、チャネルホットエレクトロンにより行い、
上記消去前書き込みを行う手段は、上記ブロック内の全てのメモリセルに対して一括で、上記メモリセルのコントロールゲートに正電位、基板に負電位を印加した、ファウラ−ノーデハイム現象を用いて行うことによって、上記消去前書き込みを行う手段が用いる電圧印加条件は通常の書き込みを行う手段が用いる電圧印加条件よりも上記ブロック内の各メモリセルへの書き込み電流が小さくなるように緩和されており、上記消去前書き込みを行う手段の動作中に行われる消去前書き込み検証の際に正常に消去前書き込みが行われたと判断されるときのメモリセルのしきい値電圧は、通常の書き込み動作の際に行われる通常の書き込み検証の際に正常に通常の書き込みが行われたと判断されるときのメモリセルのしきい値電圧よりも低くなっているとともに、
上記消去前書き込みを行う手段の動作中に行われる消去前書き込み検証、上記消去を行う手段の動作中に行われる消去検証、及び通常の書き込み動作の際に行われる通常の書き込み検証の際に、それぞれ消去前書き込み検証用、消去検証用、及び通常の書き込み検証用のリファレンスセルのしきい値電圧を参照して、処理対象となった各メモリセルのしきい値電圧がそれぞれに対応した検証用のリファレンスセルのしきい値電圧に達することで正常に動作が行われたと判断するようになっており、
上記消去前書き込み検証用リファレンスセルのしきい値電圧が、上記消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルのしきい値電圧と同一であることを特徴とする。
【００３５】
ここで「電圧印加条件」には、印加電圧の値のほか、印加電圧のパルス幅も含まれる。
【００３６】
また、「消去前書き込み」とは、続いて消去を行うことを予定した書き込みを意味し、「通常の書き込み」とは、続いて消去行うことを予定しない書き込みを意味する。
【００３７】
この発明の不揮発性半導体メモリ装置によれば、上記ブロック内の各メモリセルに対して消去前書き込みによるストレス印加を低減できる。したがって、メモリセルの信頼性を改善することができる。
【００３８】
また、この不揮発性半導体メモリ装置では、上記消去前書き込みを、ファウラ−ノーデハイム現象を用いて行うので、チャネルホットエレクトロンによる場合に比して書き込み電流が小さくなる。したがって、実際に、消去前書き込み後のメモリセルのしきい値電圧分布を、通常の書き込み後のメモリセルのしきい値電圧分布よりも低くすることができる。
【００３９】
また、この不揮発性半導体メモリ装置では、上記消去前書き込みを行う手段の動作中に行われる消去前書き込み検証、上記消去を行う手段の動作中に行われる消去検証、及び通常の書き込み動作の際に行われる通常の書き込み検証の際に、それぞれ消去前書き込み検証用、消去検証用、及び通常の書き込み検証用のリファレンスセルのしきい値電圧を参照して、処理対象となった各メモリセルのしきい値電圧がそれぞれに対応した検証用のリファレンスセルのしきい値電圧に達することで正常に動作が行われたと判断するようになっている。したがって、確実にデータ消去を行うことができる上、過消去を発生させることもない。しかも、上記消去前書き込み検証用リファレンスセルのしきい値電圧が、上記消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルのしきい値電圧と同一であるから、消去前書き込み検証用リファレンスセルと消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルとを共通にして、リファレンスセル数の増加を抑えることができる。したがって、不揮発性半導体メモリ装置を構成するチップの面積増大を防止できる。また、消去前書き込み検証用リファレンスセルをセットするためのテスト時間を別途設ける必要が無いので、テスト時間の増加を防止できる。
【００４０】
【発明の実施の形態】
以下、この発明の不揮発性半導体メモリ装置およびそのデータ消去方法を図示の実施の形態により詳細に説明する。
【００４１】
（第１実施形態）
図７は、不揮発性半導体メモリ装置のための第１実施形態のデータ消去方法のアルゴリズムを示している。このデータ消去方法は、概して言って、図１に示した構造のメモリセルを有するフラッシュメモリに対して、図５に示したデータ消去方法と同様に、ＦＮトンネル現象を用いた消去前書き込み（Ｓ２１）、消去前書き込み後ベリファイ（Ｓ２２）、ＦＮトンネル現象を用いた消去パルス印加（Ｓ２３）、および消去後ベリファイ（Ｓ２４）を実行する。このデータ消去方法が図５に示したデータ消去方法と異なるのは、消去前書き込み後のベリファイに用いるリファレンスセル（消去前書き込み検証用リファレンスセル）のしきい値電圧が通常の書き込み後のベリファイに用いるリファレンスセルのしきい値電圧（５Ｖ）と異なる点である。下の表５に、各ベリファイおよび読み出しで用いられるリファレンスセルのしきい値電圧をまとめて示している。表５から分かるように、消去前書き込み検証用リファレンスセルのしきい値電圧を、通常の書き込み後のベリファイに用いるリファレンスセルのしきい値電圧（５Ｖ）よりも低い４Ｖに設定している。
【００４２】
【表５】
【００４３】
詳しくは、消去コマンドが入力されると、消去後のしきい値電圧をできるだけコンパクトなものにし、過消去をなくすため、まず消去前書き込みを行う（Ｓ２１）。この場合、表２中に示した消去前書き込みモードの電圧条件の通りにメモリセルに電圧を印加する。すなわち、コントロールゲートＣＧに９Ｖ、基板（ウエル）に−７Ｖを印加する。これにより、チャネル領域からのＦＮトンネリング現象を用いた書き込みを行って、しきい値電圧を高める。
【００４４】
ここで、この消去前書き込みのパルス幅は１００μｓとする。図８は、この消去前書き込みパルスの印加による典型的なメモリセルのしきい値電圧Ｖｔ（ｍＶ）の変化（書き込み特性）を示している。なお、図８では、トータルのパルス印加時間をストレス印加時間と表して横軸にとっている。この図８から分かるように、典型的なメモリセルはトータルのパルス印加時間（ストレス印加時間）が３００μｓになると、しきい値電圧が４Ｖを超える。書き込み特性の遅いメモリセルは、典型的なメモリセルよりも約５倍程度遅いと考えられるので、
３００μｓ×５倍＝１５００μｓ
、すなわちパルス回数約１５回程度で、消去前書き込みが終了する。
【００４５】
図９は、この消去前書き込み後のメモリセルのしきい値電圧分布を示している。この図９から分かるように、ブロック内には、通常の書き込みによるしきい値電圧５Ｖ〜６Ｖのメモリセル（図９中の分布１）と、今回の消去前書き込みによるしきい値電圧４Ｖ〜５Ｖのメモリセル（図９中の分布２）とが混在している。
【００４６】
次に、消去前書き込み後ベリファイを行う（Ｓ２２）。この場合は、書き込みが行われたメモリセルのしきい値電圧と消去前書き込み検証用リファレンスセルのしきい値電圧（４Ｖ）とを比較し、もし、書き込みが行われたメモリセルのしきい値電圧が１つでも４Ｖ以下であれば、再度しきい値電圧を高めるためにパルス印加を行う。全てのメモリセルのしきい値電圧が４Ｖ以上になると、パルス印加を終了する。
【００４７】
次に、実際の消去、つまり消去パルス印加を行う（Ｓ２３）。この場合は、表２中に示した消去モードの電圧印加条件のように、ゲートに負の電圧（−９Ｖ）、ソースに正の電圧（６Ｖ）を印加して、メモリセルのしきい値電圧を低下させる。続いて、消去後ベリファイを行う（Ｓ２４）。この場合は、消去が行われたメモリセルのしきい値電圧と消去検証用リファレンスセルのしきい値電圧（３Ｖ）とを比較し、もし、消去が行われたメモリセルのしきい値電圧が１つでも３Ｖ以上であれば、再度しきい値電圧を低下させるためにパルス印加を行う。ブロック内の全てのメモリセルのしきい値電圧が３Ｖ以下になると、パルス印加を終了する。
【００４８】
ここで、この消去のパルス幅は１００μｓとする。図１０は、この消去パルスの印加による典型的なメモリセルのしきい値電圧Ｖｔ（ｍＶ）の変化（消去特性）を示している。なお、図１０では、トータルのパルス印加時間をストレス印加時間と表して横軸にとっている。この図１０から分かるように、同一のメモリセルについては、この消去パルス印加前にしきい値電圧が４Ｖにある場合と５Ｖにある場合とでは、トータルのパルス印加時間が増えるにつれて、しきい値電圧が低下しながら互いに接近し、トータルのパルス印加時間が０．０５ｍｓ程度になると、しきい値電圧が同程度となる。このことから、消去パルス印加後の特性は、図２中に示す消去状態の分布と一致し、消去パルス印加および消去後ベリファイ（Ｓ２３，Ｓ２４）が完了すると、全てのメモリセルのしきい値電圧が３Ｖ以下になると言える。したがって、このデータ消去方法によって、確実にデータ消去を行うことができる上、過消去を発生させることもない。
【００４９】
上述のように、このデータ消去方法では、消去前書き込みを、この消去前書き込み後のしきい値電圧が通常の書き込み後のしきい値電圧（５Ｖ）よりも低くなる条件、つまり従来に比して緩和された条件（しきい値電圧が４Ｖ程度になる条件）で行っているので、消去前書き込みによるストレスの印加を低減できる。したがって、不揮発性半導体メモリ装置の信頼性を改善することができる。しかも、確実にデータ消去を行うことができる上、過消去を発生させることもない。
【００５０】
図１４に、一実施形態のフラッシュメモリ１１０の主な回路ブロックを示す。メモリセルは、少なくとも、本来のデータを格納するメモリセルアレイ（データ領域）１１１と、リファレンスセルアレイ１１２（書き込み検証用リファレンスセル、消去検証用リファレンスセル、読み出し動作用リファレンスセル等）からなる。
【００５１】
図１５に、上記メモリセルアレイ（データ領域）１１１の１ブロック分のアレイの一例を示す。一般的なフラッシュメモリと同様に、このようなブロックが複数個集まって、メモリセルアレイ１１１を構成している。ブロック内では、フローティングゲートトランジスタからなるメモリセルが行列状に配列され、ワード線ＷＬ０にはｍ個のメモリセルのコントロールゲートＣＧが接続されている。以下、ワード線ＷＬ１〜ＷＬｎ−１も同様である。また、ビット線ＢＬ０にはｎ個のメモリセルのドレインが接続されている。以下、ビット線ＢＬ１〜ＢＬｍ−１も同様である。同一ブロック内の各メモリセルのソースＳは共通化され、共通ソース線ＳＬに接続されている。
【００５２】
図１４中に示すように、ワード線ＷＬを駆動するため、データ領域メモリセル用のワード線電圧供給回路部１１４Ａが設けられている。ワード線電圧供給回路部１１４Ａは、制御回路部１１７からの制御信号及びアドレス信号を基にワード線を選択して、表２もしくは表３のような電圧に昇圧してワード線を駆動する。また、共通ソース線ＳＬを駆動するため、データ領域メモリセル用の共通ソース線電圧供給回路部１１５Ａは、制御回路部１１７からの制御信号及びアドレス信号を基に、同一ブロック内のソースを共通化してなる共通ソース線ＳＬを選択して、表２もしくは表３のような電圧に昇圧して共通ソース線ＳＬを駆動する。
【００５３】
リファレンスセルアレイ１１２及びデータ保護用メモリセルアレイも基本的には、データ領域メモリセルアレイ１１１と同じセルで構成されている。リファレンスセルアレイ１１２用にも、ワード線電圧供給回路部１１４Ｂ、ソース線電圧供給回路部１１５Ｂが設けられている。これらのワード線電圧供給回路部１１４Ｂ、ソース線電圧供給回路部１１５Ｂは、制御回路部１１７からの制御信号に基づき、表２もしくは表３のような電圧に昇圧して各々の線を駆動している。
【００５４】
また、ビット線電圧供給回路／センスアンプ回路部１１６Ａは、制御回路部１１７からの制御信号とアドレス信号を基に、データ領域メモリセルアレイ１１１のビット線を選択して、表２もしくは表３のような電圧に昇圧してビット線を駆動すると共に、書き込み時、消去時、読み出し時はビット線を流れる電流を、別に設置されているリファレンスセルアレイ１１２内の書き込み検証用、消去検証用、読み出し動作用各々のリファレンスセルに流れる電流と比較してセンスアンプ回路で判定し、検証もしくはデータ読出しを行っている。これらリファレンスセルアレイ１１２を駆動するワード線電圧供給回路部１１４Ｂ、ソース線電圧供給回路部１１５Ｂ、及びビット線電圧供給回路／センスアンプ回路部１１６Ｂも基本的には、先のデータ領域メモリセルアレイ１１１を駆動するワード線電圧供給回路部１１４Ａ、ソース線電圧供給回路部１１５Ａ、及びビット線電圧供給回路／センスアンプ回路部１１６Ａと同じ回路構成である。
【００５５】
図１６に、この第１実施形態のデータ消去方法を実施するのに適したビット線電圧供給回路／センスアンプ回路部１１６（１１６Ａ，１１６Ｂを含む。）とリファレンスセルアレイ１１２の構成を模式的に示す。この図１６では、１ビット線Ｂｉｔｊ分のデータ領域メモリセルと対応する１ビット線分のセンスアンプ回路１１６Ａ（Ｂｉｔｊ）とリファレンスセルアレイ１１２について詳細に示している。なお、１１６Ａ（Ｂｉｔｊ）′はその１ビット線分のビット線電圧供給回路部を示している。
【００５６】
リファレンスセルアレイ１１２には、読み出し用リファレンスセルＣｅｌｌ＿Ｒ、書き込み検証用リファレンスセルＣｅｌｌ＿Ｐ、消去検証用リファレンスセルＣｅｌｌ＿Ｅ及び消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰが設けられている。各リファレンスセルは、この図では省略されているが、他のビット線に対応する分と共用化されている。これらリファレンスセルのコントロールゲートＣＧが共通化され、１つのワード線ＷＬｒｅｆとしてワード線電圧供給回路部１１４（図１４中の１１４Ｂ）と接続されている。一方、これらリファレンスセルのソース線は共通化され、先の共通ソース線電圧供給回路部１１５Ｂと接続されている。各リファレンスセルのしきい値電圧値は、予め書き込みを行うことによって、表５のように設定されている。
【００５７】
この実施形態では、消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰを設け、そのしきい値電圧をＣｅｌｌ＿Ｐのしきい値電圧（５Ｖ）より、低い値（４Ｖ）に設定している。消去前書き込みのベリファイを、この消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰに流れる電流と、検証するデータ領域のメモリセルに流れる電流を比較することで、さらに書き込みパルスを印加するか否かを決め、その検証するデータ領域のメモリセルのしきい値電圧が４Ｖ以上になるように書き込みパルスを印加していく。消去前書き込みパルス印加電圧は、例えば、表３に記載のように設定して、消去を行うべき全てのメモリセル（ブロック単位）に対して、ＦＮトンネル現象を用いたチャネル書き込みを実施する。消去前書き込みパルスは、消去を行うべき全ワード線（ブロック単位）に正の高電圧（例えば、９Ｖ）を印加し、ビット線にオープンにし、ソースには基準電圧（例えば、０Ｖ）を印加し、Ｐ型基板（ウェル）には負電圧（例えば、―７Ｖ）を印加する。これにより、ＦＮトンネル現象によりチャネル層からトンネル酸化膜を介して、フローティングゲートＦＧに電子が注入されることでメモリセルのしきい値電圧が上昇する。
【００５８】
一旦消去前書き込みパルスを印加した後、消去前書き込みベリファイを実施する。消去前書き込みベリファイは、ベリファイすべきメモリセルが接続されているビット線（図１６でではＢｉｔｊ）を選択するため、ビット線選択信号ＣＳＥＬｊをハイレベルにしてビット線選択トランジスタＴｊをオンにする。ベリファイを行わない他のビット線選択トランジスタはオフにしている（ここでは、８ビット単位でベリファイを行っているが、説明を容易にするため、１ビットを代表して説明する。）。メモリセルのしきい値電圧を検証するには、予め書き込みが行われて所定のしきい値電圧になっている消去前書き込み検証用リファレンスメモリセルＣｅｌｌ＿ＥＰのしきい値電圧（例えば、４．０Ｖ）と比較を行う。消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰにつながるＭＯＳトランジスタＴｅｐをＯＮさせるため、選択信号ＲＳＥＬ＿ＥＰをハイレベルにして、Ｃｅｌｌ＿ＥＰを選択する。リファレンスセル用ワード線ＷＬｒｅｆ及びベリファイするメモリセルのコントロールゲートＣＧが接続されているワード線ＷＬｉには、正電圧（例えば、５Ｖ）が印加される。また、データ領域メモリセル及びリファレンスセルにつながるビット線では、ベリファイ時（読み出し時）、メモリセルへのディスターブを考慮して、ドレインバイアス回路ＤＢＣ及びドレインバイアス参照回路ＤＢＣ＿Ｒｅｆにより、メモリセルへ接続されるノードＢＬ＿ＭＥＭ及びＢＬ＿Ｒｅｆが１Ｖ以下になるように制限されている。そして、データ領域メモリセル及びリファレンスセル双方に配置されている負荷回路ＬＯＡＤを介して電源Ｖｃｃより電流を、ベリファイするメモリセルと消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰに供給する。データ領域メモリセルアレイ１１１内の選択されたメモリセルでは、書き込みもしくは消去状態に応じて電流が流れる。ここで、選択されたデータ領域メモリセルのしきい値電圧が、しきい値電圧が４．０Ｖ以上になっていれば、ノードＢＬ＿ＭＥＭを流れる電流は、リファレンスセル側のノードＢＬ＿Ｒｅｆを流れる電流より少なくなる。この電流値の違いは、センスアンプＳ／Ａの入力段のノードＳＡＩＮ及びＳＡＩＮ＿Ｒｅｆで電圧値の違いに変換されて、センスアンプＳ／Ａに入力される。この場合は、負荷回路ＬＯＡＤによる電圧降下により、ＶＳＡＩＮがＶＳＡＩＮ＿Ｒｅｆより高い電圧となる。従って、センスＳ／Ａは、ハイレベル“１”を出力する（メモリセルのデータを“０”と識別する。）。消去すべき全メモリセル（ブロック単位）のしきい値電圧が４．０Ｖ以上と判定されれば、消去前書き込みは完了する。一方、データ領域メモリセルアレイ１１１内の選択されたメモリセルのしきい値電圧が４．０Ｖ以下であれば、負荷回路ＬＯＡＤによる電圧降下により、ＶＳＡＩＮがＶＳＡＩＮ＿Ｒｅｆより低い電圧となる。従って、センスアンプＳ／Ａは、ロウレベル“０”を出力する（メモリセルのデータを“１”と識別する。）。センスアンプの出力からロウレベルが検出されると、まだ、全てのメモリセルが消去前書き込み状態となっていないと判定し、再度、消去前書き込みパルスを印加する。そして、再度、ベリファイを実施する。消去すべきメモリセル全てのしきい値電圧が４．０Ｖ以上となるまで、この消去前書き込みパルス印加とベリファイを交互に繰り返す。
【００５９】
消去前書き込みが完了すると、消去パルス（イレースパルス）を印加する。消去（イレース）動作は、消去すべき全ワード線（ブロック単位）には負電圧（例えば、−９Ｖ）を印加し、ドレイン及びソースはオープンにし、Ｐ型基板（ウェル）には正の高電圧（例えば、７Ｖ）を印加する。これにより、ＦＮトンネル現象によりフローティングゲートＦＧからトンネル酸化膜を介してチャネル層に電子が放出されることでメモリセルのしきい値電圧が下降する。消去状態を検証するベリファイは、リファレンスセルＣｅｌｌ＿Ｅ（しきい値電圧３．０Ｖ）を選択して、先の消去前書き込みと同じように、消去パルスが印加されたメモリセルに流れる電流とリファレンスセルＣｅｌｌ＿Ｅに流れる電流とを比較して行う。そして、消去パルス及び消去後ベリファイを繰り返しながら、消去すべき全データ領域メモリセル（ブロック単位）のしきい値電圧が３．０Ｖ以下になるまで処理を続けて、終了する。
【００６０】
（第２実施形態）
これまで述べたように、第１実施形態では、消去前書き込み検証用リファレンスセルとして、予めしきい値電圧が４Ｖにセットされたフラッシュメモリセルを用いた。しかし、実デバイスへの適用を考えると、新たにしきい値電圧の違うリファレンスセルを追加することは望ましいことではない。しきい値電圧を４Ｖにセットするために、テスト時間が延びるなどの問題点が生じるからである。
【００６１】
そこで、この第２実施形態では、消去前書き込み検証用リファレンスセルとして、消去検証用リファレンスセルと同じものを用いることとした。次の表６に、各リファレンスセルのしきい値電圧をまとめて示している。
【００６２】
【表６】
【００６３】
図１１は、この場合のデータ消去方法のアルゴリズムを示している。このデータ消去方法は、概して言って、図１に示した構造のメモリセルを有するフラッシュメモリに対して、ＦＮトンネル現象を用いた消去前書き込み（Ｓ３１）、消去前書き込み後ベリファイ（Ｓ３２）、ＦＮトンネル現象を用いた消去パルス印加（Ｓ３３）、および消去後ベリファイ（Ｓ３４）を実行する。このデータ消去方法の特徴は、消去前書き込み検証用リファレンスセルのしきい値電圧が、第１実施形態での消去前書き込み検証用リファレンスセルのしきい値電圧（４Ｖ）と異なり、３Ｖに設定されている点にある。
【００６４】
詳しくは、消去前書き込み（Ｓ３１）では、図８から分かるように、典型的なメモリセルはトータルのパルス印加時間（ストレス印加時間）が４０μｓになると、しきい値電圧が３Ｖを超える。書き込み特性の遅いメモリセルは、典型的なメモリセルよりも約５倍程度遅いと考えられるので、
４０μｓ×５倍＝２００μｓ
、すなわち、第１実施形態と同様にパルス幅が１００μｓという条件下では、パルス回数約２回程度で、消去前書き込みが終了する。
【００６５】
なお、書き込みが速過ぎて、しきい値電圧が高くなり過ぎる場合は、パルス印加電圧を例えばゲート電圧−９Ｖ、基板（ウエル）電圧７Ｖ等に低減しても良い。
【００６６】
消去前書き込みおよび消去前書き込み後ベリファイ（Ｓ３１，Ｓ３２）が完了すると、メモリセルのしきい値電圧分布は図１２に示すようなものとなる。すなわち、ブロック内には、通常の書き込みによるしきい値電圧５Ｖ〜６Ｖのメモリセル（図１２中の分布１）と、今回の消去前書き込みによるしきい値電圧３Ｖ〜４Ｖのメモリセル（図１２中の分布２）とが混在している。
【００６７】
次に、図１３は、消去パルス印加（Ｓ３３）による典型的なメモリセルのしきい値電圧Ｖｔ（ｍＶ）の変化（消去特性）を示している。なお、図１３では、トータルのパルス印加時間をストレス印加時間と表して横軸にとっている。この図１３から分かるように、同一のメモリセルについては、この消去パルス印加前にしきい値電圧が３Ｖにある場合と５Ｖにある場合とでは、トータルのパルス印加時間が増えるにつれて、しきい値電圧が低下しながら互いに接近し、トータルのパルス印加時間が０．１ｍｓ程度になると、しきい値電圧が同程度となる。このことから、消去パルス印加後の特性は、図２中に示す消去状態の分布と一致し、消去パルス印加および消去後ベリファイ（Ｓ３３，Ｓ３４）が完了すると、全てのメモリセルのしきい値電圧が３Ｖ以下になると言える。したがって、このデータ消去方法によって、確実にデータ消去を行うことができる上、過消去を発生させることもない。
【００６８】
上述のように、このデータ消去方法では、消去前書き込みを、この消去前書き込み後のしきい値電圧が通常の書き込み後のしきい値電圧（５Ｖ）よりも低くなる条件、つまり従来に比して緩和された条件（しきい値電圧が３Ｖ程度になる条件）で行っているので、消去前書き込みによるストレスの印加を低減できる。したがって、不揮発性半導体メモリ装置の信頼性を改善することができる。しかも、確実にデータ消去を行うことができる上、過消去を発生させることもない。また、消去前書き込み検証用リファレンスセルをセットするためのテスト時間も増加することはない。
【００６９】
なお、消去前書き込み検証用リファレンスセルとして、消去検証用リファレンスセルの代わりに、読み出し動作用リファレンスセルと同じものを用いても良い。この場合の消去前書き込み検証用リファレンスセルのしきい値電圧は、読み出し用リファレンスセルのしきい値電圧と同じ３．５Ｖになる。これに伴って、消去前書き込み後のメモリセルのしきい値電圧（図１２中の分布２）は３．５Ｖ〜４．５Ｖ付近にシフトする。しかし、消去パルス印加後の特性は、図２中に示す消去状態の分布と一致し、消去パルス印加および消去後ベリファイ（Ｓ３３，Ｓ３４）が完了すると、全てのメモリセルのしきい値電圧が３Ｖ以下になる。
【００７０】
図１７に、この第２実施形態のデータ消去方法を実施するのに適したビット線電圧供給回路／センスアンプ回路部１１６（１１６Ａ，１１６Ｂを含む。）とリファレンスセルアレイ１１２の構成を模式的に示す。この図１７では、１ビット線Ｂｉｔｊ分のデータ領域メモリセルと対応する１ビット線分のセンスアンプ回路１１６Ａ（Ｂｉｔｊ）とリファレンスセルアレイ１１２について詳細に示している。なお、簡単のため、図１６中の構成要素と対応する構成要素には、同一の符号を付している。
【００７１】
リファレンスセルアレイ１１２には、読み出し用リファレンスセルＣｅｌｌ＿Ｒ、書き込み検証用リファレンスセルＣｅｌｌ＿Ｐ、消去検証用兼消去前書き込み検証用リファレンスセルＣｅｌｌ＿Ｅ／ＥＰが設けられている。つまり、消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰと、消去検証用リファレンスセルをＣｅｌｌ＿Ｅとが兼用されている。
【００７２】
この図１７中の回路の動作は、消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰと、消去検証用リファレンスセルをＣｅｌｌ＿Ｅとが兼用される点を除いて、図１６中の回路の動作と基本的には同じであるため、説明は省略する。
【００７３】
以上に述べたように、本発明は、電源の低電圧化及び、大容量化に対応して、消去後のしきい値電圧分布をコンパクトにするため、消去前書き込みが行われる不揮発性半導体メモリ装置の信頼性向上に有効である。従って、本発明は、例えばメモリセルアレイの構成の異なるＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、ＡＣＴ（Ａｓｙｍｍｅｔｒｉｃａｌ Ｃｏｎｔａｃｔｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）型メモリセルアレイ等にも、容易に適用可能である。
【００７４】
また、書き込み、消去、読み出し時の印加電圧は、あくまで一例である。例えば、消去時、ワード線に負電圧を印加する例で説明しているが、基準電圧０Ｖを印加する方式でも勿論良い。また、これまでの説明は、“１”値、“０”値の２値を記憶する不揮発性半導体メモリ装置について説明を行っているが、４値、８値のような多値を記憶する不揮発性半導体メモリ装置でも、同様に適用できることは言うまでもない。また、本実施例では、ＦＮトンネル現象を用いたチャネル消去前書き込み及びチャネル消去を例に挙げて説明したが、チャネルホットエレクトロンを用いた書き込み方式や、ＦＮトンネル現象を用いたドレインサイドでの書き込みや、ソースサイドを用いた消去方式でも適用可能である。
【００７５】
また、本発明は消去前書き込みをＦＮトンネル現象を用いて行うことで、１セル当たり、非常に小さい消費電流で行うことができることから、ブロック単位での消去前書き込みを行うことができ、消去前書き込みに要する時間を大きく短縮することができる。また、消去前書き込みを、ＦＮトンネル現象を用いてチャネル層からトンネル酸化膜領域を介してフローティングゲートＦＧに電子を注入させることで行い、消去を、ＦＮトンネル現象を用いてフローティングゲートＦＧから上記トンネル酸化膜領域を介してチャネル層に電子を放出させて行うので、上記トンネル酸化膜内にトラップされたホールを放出することができる等、不揮発性半導体メモリ装置の信頼性向上に寄与する。
【００７６】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体メモリ装置およびそのデータ消去方法によれば、各メモリセルに対して消去前書き込みによるストレス印加を低減して、メモリセルの信頼性を改善することができる。
【図面の簡単な説明】
【図１】 フラッシュメモリの一般的なメモリセルの構造を示す図である。
【図２】 一般的なフラッシュメモリの書き込み状態、消去状態のしきい値電圧分布を示す図である。
【図３】 消去時のバイアス印加の仕方を模式的に示す図である。
【図４】 従来のフラッシュメモリのデータ消去方法のアルゴリズムを示す図である。
【図５】 従来のフラッシュメモリの別のデータ消去方法のアルゴリズムを示す図である。
【図６】 図５のデータ消去方法による消去前書き込み後のしきい値電圧分布を示す図である。
【図７】 本発明の第１実施形態のフラッシュメモリのデータ消去方法のアルゴリズムを示す図である。
【図８】 図７のデータ消去方法により消去前書き込みパルス印加がなされたメモリセルのしきい値電圧の変化を示す図である。
【図９】 図７のデータ消去方法による消去前書き込み後のしきい値電圧分布を示す図である。
【図１０】 図７のデータ消去方法により消去パルス印加がなされたメモリセルのしきい値電圧の変化特性を示す図である。
【図１１】 本発明の第２実施形態のフラッシュメモリのデータ消去方法のアルゴリズムを示す図である。
【図１２】 図１１のデータ消去方法による消去前書き込み後のしきい値電圧分布を示す図である。
【図１３】 図１１のデータ消去方法により消去パルス印加がなされたメモリセルのしきい値電圧の変化特性を示す図である。
【図１４】 本発明の第１、第２実施形態のデータ消去方法を実行するフラッシュメモリの概略構成を示す図である。
【図１５】 上記フラッシュメモリのメモリセルアレイ（１ブロック分）の構成を示す図である。
【図１６】 上記フラッシュメモリの第１実施形態のデータ消去方法を実行するのに適したビット線電圧供給回路／センスアンプ回路部の構成を模式的に示す図である。
【図１７】 上記フラッシュメモリの第２実施形態のデータ消去方法を実行するのに適したビット線電圧供給回路／センスアンプ回路部の構成を模式的に示す図である。
【符号の説明】
１１１ データ領域メモリセルアレイ
１１２ リファレンスセルアレイ
１１４，１１４Ａ，１１４Ｂ ワード線電圧供給回路部
１１５，１１５Ａ，１１５Ｂ 共通ソース線電圧供給回路部
１１６，１１６Ａ，１１６Ｂ ビット線電圧供給回路／センスアンプ回路部
１１７ 制御回路部
【発明の属する技術分野】
この発明は不揮発性半導体メモリ装置およびそのデータ消去方法に関する。なお、不揮発性半導体メモリ装置は、典型的にはフラッシュメモリを指す。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置として最も一般的に用いられているフラッシュメモリセルは、図１に示すように、基板（ウエル）１０の表面に互いに離間して形成されたソース１１、ドレイン１２を備え、これらのソース・ドレイン間の基板１０上に順に形成されたトンネル酸化膜１３、フローティングゲートＦＧ、層間絶縁膜１４、コントロールゲートＣＧを備えている。
【０００３】
このタイプのフラッシュメモリの動作原理について述べる。書き込み（「プログラム」とも呼ばれる。）時は、下の表１中に示す電圧条件のように、コントロールゲートＣＧにＶｐｐ（例えば９Ｖ）を印加し、ソースを基準電圧Ｖｓｓ（例えば０Ｖ）、ドレインに５Ｖの電圧を印加する。なお、実際に書き込みを行うセルのドレインには５Ｖを印加するが、書き込みを行わないセルのドレインには０Ｖを印加する。これにより、チャネル層では、多くの電流がながれ、ドレインサイドの電界が高い部分で、ホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入され、図２中に示す書き込み状態の分布のようにしきい値電圧が上昇する。
【０００４】
【表１】
また、消去（「イレース」とも呼ばれる。）時は、図３に示すように、コントロールゲートＣＧにＶｎｎ（例えば−９Ｖ）、ソースにＶｐｅ（例えば６Ｖ）を印加し、ソースサイドでフローティングゲートＦＧから電子を引き抜いて、図２中に示す消去状態の分布のようにしきい値電圧を低下させる。図３中に示すように、この消去時には、ＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）電流が流れる。この電流が発生すると同時にホットホール、ホットエレクトロンが発生する。このうち、ホットエレクトロンはドレインに流れてしまうが、一方、ホットホールは、トンネル酸化膜側へ引かれ、トンネル酸化膜内にトラッップされる。この現象が一般的に、信頼性を悪化させると言われている。
【０００６】
読み出し時は、表１中に示す電圧条件のように、ドレインに１Ｖを印加し、コントロールゲートＣＧに５Ｖを印加する。メモリセルのしきい値電圧が低い場合、つまり消去状態である場合は、セルに電流が流れるので、そのメモリセルのデータは”１”と判定される。一方、メモリセルのしきい値電圧が高い場合、つまり書き込み状態である場合は、セルに電流がながれないので、そのメモリセルのデータは”０”と判定される。
【０００７】
このような動作原理を用いて、書き込み、消去、読み出しが行われているが、実際のデバイスでは、消去は、比較的大きな単位で、例えば６４ｋＢ（キロバイト）というようなブロック単位で行われる。この際、その消去されるべきブロック内のメモリセルは、書き込み状態のものもあれば、消去状態のものもあるため、これら異なるしきい値電圧をもつメモリセルを一括して適切に消去できるように、本出願人は先に、図４に示すようなデータ消去方法を提案した（特開平９−３２０２８２号公報）。
【０００８】
図４から分かるように、消去後のしきい値電圧分布をできるだけコンパクトなものにし、過消去（しきい値電圧が０Ｖ以下になることをいう。「オーバーイレース」とも呼ばれる。）をなくすため、まず通常のチャネルホットエレクトロンによる書き込み（消去前書き込み）を行う（Ｓ１）。これにより、一旦全てのセルをしきい値電圧５Ｖ以上の書き込み状態としている。このとき、例えば電源が５Ｖのデバイス（５Ｖ電源版）では、メモリセル８個を同時に行うことが可能である。１つのメモリセルの書き込み時間が２μｓとすると、この動作にかかる時間は以下の通りである。
２μｓ×６４×１０２４×８÷８＝１３１ｍｓ
である。この値は、図４中の全処理の実行に要する時間（これを「トータルのデータ消去時間」と呼ぶ。）を６００ｍｓとすると、その約２０％占めることになる。
【０００９】
なお、書き込みに必要な電圧は内部で電源からチャージポンプ回路を用いて昇圧して生成されているため、電源電圧が低い３Ｖ電源版となると、チャージポンプからの電流供給能力が減少してしまうため、１セル当たりの書き込み電流が大きいチャネルホットエレクトロンを用いる書き込み方式では、同時に書き込みができるセル数が制限されていく。５Ｖ電源版では８個のメモリセルを同時に書き込めたが、３Ｖ電源版では同時に書き込めるメモリセル数は４個と制限される。これにより、消去前書き込みに要する時間は２倍（つまり、２６２ｍｓ）となる。この問題は、電源電圧の低電圧化が進むにつれて、さらに顕著となる。
【００１０】
次に、消去前書き込みが正常に行われたか否かのベリファイ（これを「消去前書き込み後ベリファイ」と呼ぶ。）を行う（Ｓ２）。すなわち、メモリセルのしきい値電圧が５．０Ｖ以上であるかどうかを８ビット単位で検証する。この場合も、メモリセル８個単位で行われるので、
１００ｎｓ×６４×１０２４×８÷８＝６．６ｍｓ
程度かかることになる。
【００１１】
次に、実際の消去、つまり消去パルス印加を行う（Ｓ３）。このとき、ブロック一括で消去パルスを印加する。なお、前記したようにＢＴＢＴ電流が発生し、比較的大きな電流が流れる。このパルス印加時間のトータルは３００ｍｓ程度であり、トータルのデータ消去時間の約５０％を占める。１セル当たりの消費電流は、消去がＦＮトンネリング現象を用いて行われることから、ＢＴＢＴ電流を加味しても１０ｎＡ程度である。したがって、
１０ｎＡ×６４×１０２４＝１０ｎＡ×６４ｋＢ＝５．２４ｍＡ
となる。
【００１２】
ここで、消去パルス印加時間を減少させるためには、ソースに印加する電圧を高くすればよい。しかしながら、ソースの電圧を高めるとＢＴＢＴ電流が多くなり、トンネル酸化膜にトラップされるホールが増加し、しきい値電圧が変動して信頼性が劣化する。結果として、ソースの電圧は、これ以上高めることができず、消去パルス印加時間の短縮には限界がある。
【００１３】
最後に、消去が正常に行われたか否かのベリファイ（これを「消去後ベリファイ」と呼ぶ。）を行う（Ｓ４）。すなわち、メモリセルのしきい値電圧が３．０Ｖ以下であるかどうかを検証する。
【００１４】
このように、一般的なフラッシュメモリでは、ア）トータルのデータ消去時間が長くかかること、イ）消費電流が多いことが問題になる。上記ア）のトータルのデータ消去時間が長くかかる原因は、全メモリセルについて行う消去前書き込みに時間がかかること、消去前書き込み後ベリファイに時間がかかること、また、消去パルス印加時間の短縮に限界があることにある。上記イ）の消費電流が多い原因は、消去前書き込みがチャネルホットエレクトロンによるため、１セル当たりの書き込み電流のピーク値が５００μＡと非常に多くの電流を消費していること、また、消去パルス印加時にＢＴＢＴ電流が流れることにある。
【００１５】
そこで、図１に示した構造を持つメモリセルに対して、消去前書き込みにＦＮ（ファウラ−ノーデハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ））トンネル現象を用いて一括で書き込む方式が提案されている（特開平６−９６５９２号公報と特願２０００−０２５７７９号）。書き込み、消去、消去前書き込み、読み出しに用いられる各モードの電圧条件は、次の表２に示すようなものである（特願２０００−０２５７７９号）。
【００１６】
【表２】
表２から分かるように、消去前書き込み時、コントロールゲートＣＧに正の高電圧（例えば９Ｖ）、基板（ウエル）１０に負の高電圧（例えば−７Ｖ）を印加することで、基板表面のチャネル層とフローティングゲートＦＧとの間に高電界を発生させ、チャネル層から電子をフローティングゲートＦＧへ注入する。この方式では、消去前書き込みにＦＮトンネル現象を用いることから、１セル当たりに消費される電流は１０ｐＡと非常に小さい。したがって、１ブロック同時に消去が可能である。
【００１８】
この方式では、図５に示すように、消去コマンドが入力されると、消去後のしきい値電圧をできるだけコンパクトなものにし、過消去をなくすため、まず消去前書き込みを行う（Ｓ１１）。この場合、表２中に示した消去前書き込みモードの電圧条件の通りにメモリセルに電圧を印加し、チャネル領域からのＦＮトンネリング現象を用いた書き込みを行って、しきい値電圧を高める。
【００１９】
次に、消去前書き込み後ベリファイを行う（Ｓ１２）。この場合は、書き込みが行われたメモリセルのしきい値電圧とリファレンスセル（しきい値電圧５Ｖのもの）のしきい値電圧とを比較し、もし、書き込みが行われたメモリセルのしきい値電圧が１つでも５Ｖ以下であれば、再度しきい値電圧を高めるためにパルス印加を行う。全てのメモリセルのしきい値電圧が５Ｖ以上になると、パルス印加を終了する。これにより、図６に示すように、一旦全てのセルをしきい値電圧５Ｖ以上の書き込み状態としている。
【００２０】
次に、実際の消去、つまり消去パルス印加を行う（Ｓ１３）。この場合は、表２中に示した消去モードの電圧印加条件のように、ゲートに負の電圧（−９Ｖ）、ソースに正の電圧（６Ｖ）を印加して、メモリセルのしきい値電圧を低下させる。続いて、消去後ベリファイを行う（Ｓ１４）。この場合は、消去が行われたメモリセルのしきい値電圧とリファレンスセル（しきい値電圧３Ｖのもの）のしきい値電圧とを比較し、もし、消去が行われたメモリセルのしきい値電圧が１つでも３Ｖ以上であれば、再度しきい値電圧を低下させるためにパルス印加を行う。ブロック内の全てのメモリセルのしきい値電圧が３Ｖ以下になると、パルス印加を終了する。
【００２１】
なお、下の表４に、上述の各ベリファイおよび読み出しで用いられるリファレンスセルのしきい値電圧をまとめて示している。
【００２２】
一方、このＦＮトンネリング現象を用いた消去パルス印加としては、上記したようなソースサイド消去を行うのではなく、表３に示すような電圧条件（ゲートに負の電圧−９Ｖ、ウエルに正の電圧７Ｖを印加）でチャネル消去を行っても良い。
【００２３】
【表３】
【表４】
このように消去前書き込みにＦＮトンネル現象を用いた場合、１メモリセル当たりの書き込み電流が少ないので、同時に書き込めるメモリセルの個数が大幅に増大する。したがって、消去前書き込みに要する時間が大幅に短くなり、トータルのデータ消去時間を２０ｍｓ程度と短くすることができる。
【００２６】
【発明が解決しようとする課題】
しかしながら、データ消去のための処理開始前に既に消去状態にあったメモリセルに対して、消去前書きこみパルスを印加してしきい値電圧を５Ｖ以上とすることは、それらのメモリセルに余分なストレスを印加することになる。フラッシュメモリのデータ保持特性は基本的に確率で論じられることから、メモリセルに対するストレス印加はできるだけ少ない方が望ましい。
【００２７】
そこで、この発明の課題は、各メモリセルに対して消去前書き込みによるストレス印加を低減して、メモリセルの信頼性を改善できる不揮発性半導体メモリ装置およびそのデータ消去方法を提供することにある。
【００２８】
【課題を解決するための手段】
上記課題を解決するため、この発明の不揮発性半導体メモリ装置のデータ消去方法は、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタからなるメモリセルが行列状のアレイを形成するように配置されるとともに、一括して消去が行われるブロック単位に分けられた不揮発性半導体メモリ装置のデータ消去方法であって、
上記ブロック内の全てのメモリセルに対して一括で消去前書き込みを行うステップと、上記ブロック内の全てのメモリセルに対して一括で消去を行うステップとを有し、
通常の書き込み動作を、チャネルホットエレクトロンにより行い、
上記消去前書き込みを、上記ブロック内の全てのメモリセルに対して一括で、上記メモリセルのコントロールゲートに正電位、基板に負電位を印加した、ファウラ−ノーデハイム現象を用いて行うことにより、上記消去前書き込みを行うときの電圧印加条件を通常の書き込みを行うときの電圧印加条件よりも上記ブロック内の各メモリセルへの書き込み電流が小さくなるように緩和して、上記消去前書き込みを行うステップ中に行われる消去前書き込み検証の際に正常に消去前書き込みが行われたと判断されるときのメモリセルのしきい値電圧を、通常の書き込み動作の際に行われる通常の書き込み検証の際に正常に通常の書き込みが行われたと判断されるときのメモリセルのしきい値電圧よりも低くするとともに、
上記消去前書き込みを行うステップ中に行われる消去前書き込み検証、上記消去を行うステップ中に行われる消去検証、及び通常の書き込み動作の際に行われる通常の書き込み検証の際に、それぞれ消去前書き込み検証用、消去検証用、及び通常の書き込み検証用のリファレンスセルのしきい値電圧を参照して、処理対象となった各メモリセルのしきい値電圧がそれぞれに対応した検証用のリファレンスセルのしきい値電圧に達することで正常に動作が行われたと判断し、
上記消去前書き込み検証用リファレンスセルのしきい値電圧が、上記消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルのしきい値電圧と同一であることを特徴とする。
【００２９】
ここで「電圧印加条件」には、印加電圧の値のほか、印加電圧のパルス幅も含まれる。
【００３０】
また、「消去前書き込み」とは、続いて消去を行うことを予定した書き込みを意味し、「通常の書き込み」とは、続いて消去行うことを予定しない書き込みを意味する。
【００３１】
この発明の不揮発性半導体メモリ装置のデータ消去方法によれば、上記ブロック内の各メモリセルに対して消去前書き込みによるストレス印加を低減できる。したがって、メモリセルの信頼性を改善することができる。
【００３２】
また、この不揮発性半導体メモリ装置のデータ消去方法では、上記消去前書き込みを、ファウラ−ノーデハイム現象を用いて行うので、チャネルホットエレクトロンによる場合に比して書き込み電流が小さくなる。したがって、実際に、消去前書き込み後のメモリセルのしきい値電圧分布を、通常の書き込み後のメモリセルのしきい値電圧分布よりも低くすることができる。
【００３３】
また、この不揮発性半導体メモリ装置のデータ消去方法では、上記消去前書き込みを行うステップ中に行われる消去前書き込み検証、上記消去を行うステップ中に行われる消去検証、及び通常の書き込み動作の際に行われる通常の書き込み検証の際に、それぞれ消去前書き込み検証用、消去検証用、及び通常の書き込み検証用のリファレンスセルのしきい値電圧を参照して、処理対象となった各メモリセルのしきい値電圧がそれぞれに対応した検証用のリファレンスセルのしきい値電圧に達することで正常に動作が行われたと判断する。したがって、確実にデータ消去を行うことができる上、過消去を発生させることもない。しかも、上記消去前書き込み検証用リファレンスセルのしきい値電圧が、上記消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルのしきい値電圧と同一であるから、消去前書き込み検証用リファレンスセルと消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルとを共通にして、リファレンスセル数の増加を抑えることができる。したがって、不揮発性半導体メモリ装置を構成するチップの面積増大を防止できる。また、消去前書き込み検証用リファレンスセルをセットするためのテスト時間を別途設ける必要が無いので、テスト時間の増加を防止できる。
【００３４】
また、この発明の不揮発性半導体メモリ装置は、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタからなるメモリセルが行列状のアレイを形成するように配置されるとともに、一括して消去が行われるブロック単位に分けられた不揮発性半導体メモリ装置であって、
データ消去のために、上記ブロック内の全てのメモリセルに対して一括で消去前書き込みを行う手段と、上記ブロック内の全てのメモリセルに対して一括で消去を行う手段とを有し、
通常の書き込み動作を、チャネルホットエレクトロンにより行い、
上記消去前書き込みを行う手段は、上記ブロック内の全てのメモリセルに対して一括で、上記メモリセルのコントロールゲートに正電位、基板に負電位を印加した、ファウラ−ノーデハイム現象を用いて行うことによって、上記消去前書き込みを行う手段が用いる電圧印加条件は通常の書き込みを行う手段が用いる電圧印加条件よりも上記ブロック内の各メモリセルへの書き込み電流が小さくなるように緩和されており、上記消去前書き込みを行う手段の動作中に行われる消去前書き込み検証の際に正常に消去前書き込みが行われたと判断されるときのメモリセルのしきい値電圧は、通常の書き込み動作の際に行われる通常の書き込み検証の際に正常に通常の書き込みが行われたと判断されるときのメモリセルのしきい値電圧よりも低くなっているとともに、
上記消去前書き込みを行う手段の動作中に行われる消去前書き込み検証、上記消去を行う手段の動作中に行われる消去検証、及び通常の書き込み動作の際に行われる通常の書き込み検証の際に、それぞれ消去前書き込み検証用、消去検証用、及び通常の書き込み検証用のリファレンスセルのしきい値電圧を参照して、処理対象となった各メモリセルのしきい値電圧がそれぞれに対応した検証用のリファレンスセルのしきい値電圧に達することで正常に動作が行われたと判断するようになっており、
上記消去前書き込み検証用リファレンスセルのしきい値電圧が、上記消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルのしきい値電圧と同一であることを特徴とする。
【００３５】
ここで「電圧印加条件」には、印加電圧の値のほか、印加電圧のパルス幅も含まれる。
【００３６】
また、「消去前書き込み」とは、続いて消去を行うことを予定した書き込みを意味し、「通常の書き込み」とは、続いて消去行うことを予定しない書き込みを意味する。
【００３７】
この発明の不揮発性半導体メモリ装置によれば、上記ブロック内の各メモリセルに対して消去前書き込みによるストレス印加を低減できる。したがって、メモリセルの信頼性を改善することができる。
【００３８】
また、この不揮発性半導体メモリ装置では、上記消去前書き込みを、ファウラ−ノーデハイム現象を用いて行うので、チャネルホットエレクトロンによる場合に比して書き込み電流が小さくなる。したがって、実際に、消去前書き込み後のメモリセルのしきい値電圧分布を、通常の書き込み後のメモリセルのしきい値電圧分布よりも低くすることができる。
【００３９】
また、この不揮発性半導体メモリ装置では、上記消去前書き込みを行う手段の動作中に行われる消去前書き込み検証、上記消去を行う手段の動作中に行われる消去検証、及び通常の書き込み動作の際に行われる通常の書き込み検証の際に、それぞれ消去前書き込み検証用、消去検証用、及び通常の書き込み検証用のリファレンスセルのしきい値電圧を参照して、処理対象となった各メモリセルのしきい値電圧がそれぞれに対応した検証用のリファレンスセルのしきい値電圧に達することで正常に動作が行われたと判断するようになっている。したがって、確実にデータ消去を行うことができる上、過消去を発生させることもない。しかも、上記消去前書き込み検証用リファレンスセルのしきい値電圧が、上記消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルのしきい値電圧と同一であるから、消去前書き込み検証用リファレンスセルと消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルとを共通にして、リファレンスセル数の増加を抑えることができる。したがって、不揮発性半導体メモリ装置を構成するチップの面積増大を防止できる。また、消去前書き込み検証用リファレンスセルをセットするためのテスト時間を別途設ける必要が無いので、テスト時間の増加を防止できる。
【００４０】
【発明の実施の形態】
以下、この発明の不揮発性半導体メモリ装置およびそのデータ消去方法を図示の実施の形態により詳細に説明する。
【００４１】
（第１実施形態）
図７は、不揮発性半導体メモリ装置のための第１実施形態のデータ消去方法のアルゴリズムを示している。このデータ消去方法は、概して言って、図１に示した構造のメモリセルを有するフラッシュメモリに対して、図５に示したデータ消去方法と同様に、ＦＮトンネル現象を用いた消去前書き込み（Ｓ２１）、消去前書き込み後ベリファイ（Ｓ２２）、ＦＮトンネル現象を用いた消去パルス印加（Ｓ２３）、および消去後ベリファイ（Ｓ２４）を実行する。このデータ消去方法が図５に示したデータ消去方法と異なるのは、消去前書き込み後のベリファイに用いるリファレンスセル（消去前書き込み検証用リファレンスセル）のしきい値電圧が通常の書き込み後のベリファイに用いるリファレンスセルのしきい値電圧（５Ｖ）と異なる点である。下の表５に、各ベリファイおよび読み出しで用いられるリファレンスセルのしきい値電圧をまとめて示している。表５から分かるように、消去前書き込み検証用リファレンスセルのしきい値電圧を、通常の書き込み後のベリファイに用いるリファレンスセルのしきい値電圧（５Ｖ）よりも低い４Ｖに設定している。
【００４２】
【表５】
詳しくは、消去コマンドが入力されると、消去後のしきい値電圧をできるだけコンパクトなものにし、過消去をなくすため、まず消去前書き込みを行う（Ｓ２１）。この場合、表２中に示した消去前書き込みモードの電圧条件の通りにメモリセルに電圧を印加する。すなわち、コントロールゲートＣＧに９Ｖ、基板（ウエル）に−７Ｖを印加する。これにより、チャネル領域からのＦＮトンネリング現象を用いた書き込みを行って、しきい値電圧を高める。
【００４４】
ここで、この消去前書き込みのパルス幅は１００μｓとする。図８は、この消去前書き込みパルスの印加による典型的なメモリセルのしきい値電圧Ｖｔ（ｍＶ）の変化（書き込み特性）を示している。なお、図８では、トータルのパルス印加時間をストレス印加時間と表して横軸にとっている。この図８から分かるように、典型的なメモリセルはトータルのパルス印加時間（ストレス印加時間）が３００μｓになると、しきい値電圧が４Ｖを超える。書き込み特性の遅いメモリセルは、典型的なメモリセルよりも約５倍程度遅いと考えられるので、
３００μｓ×５倍＝１５００μｓ
、すなわちパルス回数約１５回程度で、消去前書き込みが終了する。
【００４５】
図９は、この消去前書き込み後のメモリセルのしきい値電圧分布を示している。この図９から分かるように、ブロック内には、通常の書き込みによるしきい値電圧５Ｖ〜６Ｖのメモリセル（図９中の分布１）と、今回の消去前書き込みによるしきい値電圧４Ｖ〜５Ｖのメモリセル（図９中の分布２）とが混在している。
【００４６】
次に、消去前書き込み後ベリファイを行う（Ｓ２２）。この場合は、書き込みが行われたメモリセルのしきい値電圧と消去前書き込み検証用リファレンスセルのしきい値電圧（４Ｖ）とを比較し、もし、書き込みが行われたメモリセルのしきい値電圧が１つでも４Ｖ以下であれば、再度しきい値電圧を高めるためにパルス印加を行う。全てのメモリセルのしきい値電圧が４Ｖ以上になると、パルス印加を終了する。
【００４７】
次に、実際の消去、つまり消去パルス印加を行う（Ｓ２３）。この場合は、表２中に示した消去モードの電圧印加条件のように、ゲートに負の電圧（−９Ｖ）、ソースに正の電圧（６Ｖ）を印加して、メモリセルのしきい値電圧を低下させる。続いて、消去後ベリファイを行う（Ｓ２４）。この場合は、消去が行われたメモリセルのしきい値電圧と消去検証用リファレンスセルのしきい値電圧（３Ｖ）とを比較し、もし、消去が行われたメモリセルのしきい値電圧が１つでも３Ｖ以上であれば、再度しきい値電圧を低下させるためにパルス印加を行う。ブロック内の全てのメモリセルのしきい値電圧が３Ｖ以下になると、パルス印加を終了する。
【００４８】
ここで、この消去のパルス幅は１００μｓとする。図１０は、この消去パルスの印加による典型的なメモリセルのしきい値電圧Ｖｔ（ｍＶ）の変化（消去特性）を示している。なお、図１０では、トータルのパルス印加時間をストレス印加時間と表して横軸にとっている。この図１０から分かるように、同一のメモリセルについては、この消去パルス印加前にしきい値電圧が４Ｖにある場合と５Ｖにある場合とでは、トータルのパルス印加時間が増えるにつれて、しきい値電圧が低下しながら互いに接近し、トータルのパルス印加時間が０．０５ｍｓ程度になると、しきい値電圧が同程度となる。このことから、消去パルス印加後の特性は、図２中に示す消去状態の分布と一致し、消去パルス印加および消去後ベリファイ（Ｓ２３，Ｓ２４）が完了すると、全てのメモリセルのしきい値電圧が３Ｖ以下になると言える。したがって、このデータ消去方法によって、確実にデータ消去を行うことができる上、過消去を発生させることもない。
【００４９】
上述のように、このデータ消去方法では、消去前書き込みを、この消去前書き込み後のしきい値電圧が通常の書き込み後のしきい値電圧（５Ｖ）よりも低くなる条件、つまり従来に比して緩和された条件（しきい値電圧が４Ｖ程度になる条件）で行っているので、消去前書き込みによるストレスの印加を低減できる。したがって、不揮発性半導体メモリ装置の信頼性を改善することができる。しかも、確実にデータ消去を行うことができる上、過消去を発生させることもない。
【００５０】
図１４に、一実施形態のフラッシュメモリ１１０の主な回路ブロックを示す。メモリセルは、少なくとも、本来のデータを格納するメモリセルアレイ（データ領域）１１１と、リファレンスセルアレイ１１２（書き込み検証用リファレンスセル、消去検証用リファレンスセル、読み出し動作用リファレンスセル等）からなる。
【００５１】
図１５に、上記メモリセルアレイ（データ領域）１１１の１ブロック分のアレイの一例を示す。一般的なフラッシュメモリと同様に、このようなブロックが複数個集まって、メモリセルアレイ１１１を構成している。ブロック内では、フローティングゲートトランジスタからなるメモリセルが行列状に配列され、ワード線ＷＬ０にはｍ個のメモリセルのコントロールゲートＣＧが接続されている。以下、ワード線ＷＬ１〜ＷＬｎ−１も同様である。また、ビット線ＢＬ０にはｎ個のメモリセルのドレインが接続されている。以下、ビット線ＢＬ１〜ＢＬｍ−１も同様である。同一ブロック内の各メモリセルのソースＳは共通化され、共通ソース線ＳＬに接続されている。
【００５２】
図１４中に示すように、ワード線ＷＬを駆動するため、データ領域メモリセル用のワード線電圧供給回路部１１４Ａが設けられている。ワード線電圧供給回路部１１４Ａは、制御回路部１１７からの制御信号及びアドレス信号を基にワード線を選択して、表２もしくは表３のような電圧に昇圧してワード線を駆動する。また、共通ソース線ＳＬを駆動するため、データ領域メモリセル用の共通ソース線電圧供給回路部１１５Ａは、制御回路部１１７からの制御信号及びアドレス信号を基に、同一ブロック内のソースを共通化してなる共通ソース線ＳＬを選択して、表２もしくは表３のような電圧に昇圧して共通ソース線ＳＬを駆動する。
【００５３】
リファレンスセルアレイ１１２及びデータ保護用メモリセルアレイも基本的には、データ領域メモリセルアレイ１１１と同じセルで構成されている。リファレンスセルアレイ１１２用にも、ワード線電圧供給回路部１１４Ｂ、ソース線電圧供給回路部１１５Ｂが設けられている。これらのワード線電圧供給回路部１１４Ｂ、ソース線電圧供給回路部１１５Ｂは、制御回路部１１７からの制御信号に基づき、表２もしくは表３のような電圧に昇圧して各々の線を駆動している。
【００５４】
また、ビット線電圧供給回路／センスアンプ回路部１１６Ａは、制御回路部１１７からの制御信号とアドレス信号を基に、データ領域メモリセルアレイ１１１のビット線を選択して、表２もしくは表３のような電圧に昇圧してビット線を駆動すると共に、書き込み時、消去時、読み出し時はビット線を流れる電流を、別に設置されているリファレンスセルアレイ１１２内の書き込み検証用、消去検証用、読み出し動作用各々のリファレンスセルに流れる電流と比較してセンスアンプ回路で判定し、検証もしくはデータ読出しを行っている。これらリファレンスセルアレイ１１２を駆動するワード線電圧供給回路部１１４Ｂ、ソース線電圧供給回路部１１５Ｂ、及びビット線電圧供給回路／センスアンプ回路部１１６Ｂも基本的には、先のデータ領域メモリセルアレイ１１１を駆動するワード線電圧供給回路部１１４Ａ、ソース線電圧供給回路部１１５Ａ、及びビット線電圧供給回路／センスアンプ回路部１１６Ａと同じ回路構成である。
【００５５】
図１６に、この第１実施形態のデータ消去方法を実施するのに適したビット線電圧供給回路／センスアンプ回路部１１６（１１６Ａ，１１６Ｂを含む。）とリファレンスセルアレイ１１２の構成を模式的に示す。この図１６では、１ビット線Ｂｉｔｊ分のデータ領域メモリセルと対応する１ビット線分のセンスアンプ回路１１６Ａ（Ｂｉｔｊ）とリファレンスセルアレイ１１２について詳細に示している。なお、１１６Ａ（Ｂｉｔｊ）′はその１ビット線分のビット線電圧供給回路部を示している。
【００５６】
リファレンスセルアレイ１１２には、読み出し用リファレンスセルＣｅｌｌ＿Ｒ、書き込み検証用リファレンスセルＣｅｌｌ＿Ｐ、消去検証用リファレンスセルＣｅｌｌ＿Ｅ及び消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰが設けられている。各リファレンスセルは、この図では省略されているが、他のビット線に対応する分と共用化されている。これらリファレンスセルのコントロールゲートＣＧが共通化され、１つのワード線ＷＬｒｅｆとしてワード線電圧供給回路部１１４（図１４中の１１４Ｂ）と接続されている。一方、これらリファレンスセルのソース線は共通化され、先の共通ソース線電圧供給回路部１１５Ｂと接続されている。各リファレンスセルのしきい値電圧値は、予め書き込みを行うことによって、表５のように設定されている。
【００５７】
この実施形態では、消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰを設け、そのしきい値電圧をＣｅｌｌ＿Ｐのしきい値電圧（５Ｖ）より、低い値（４Ｖ）に設定している。消去前書き込みのベリファイを、この消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰに流れる電流と、検証するデータ領域のメモリセルに流れる電流を比較することで、さらに書き込みパルスを印加するか否かを決め、その検証するデータ領域のメモリセルのしきい値電圧が４Ｖ以上になるように書き込みパルスを印加していく。消去前書き込みパルス印加電圧は、例えば、表３に記載のように設定して、消去を行うべき全てのメモリセル（ブロック単位）に対して、ＦＮトンネル現象を用いたチャネル書き込みを実施する。消去前書き込みパルスは、消去を行うべき全ワード線（ブロック単位）に正の高電圧（例えば、９Ｖ）を印加し、ビット線にオープンにし、ソースには基準電圧（例えば、０Ｖ）を印加し、Ｐ型基板（ウェル）には負電圧（例えば、―７Ｖ）を印加する。これにより、ＦＮトンネル現象によりチャネル層からトンネル酸化膜を介して、フローティングゲートＦＧに電子が注入されることでメモリセルのしきい値電圧が上昇する。
【００５８】
一旦消去前書き込みパルスを印加した後、消去前書き込みベリファイを実施する。消去前書き込みベリファイは、ベリファイすべきメモリセルが接続されているビット線（図１６でではＢｉｔｊ）を選択するため、ビット線選択信号ＣＳＥＬｊをハイレベルにしてビット線選択トランジスタＴｊをオンにする。ベリファイを行わない他のビット線選択トランジスタはオフにしている（ここでは、８ビット単位でベリファイを行っているが、説明を容易にするため、１ビットを代表して説明する。）。メモリセルのしきい値電圧を検証するには、予め書き込みが行われて所定のしきい値電圧になっている消去前書き込み検証用リファレンスメモリセルＣｅｌｌ＿ＥＰのしきい値電圧（例えば、４．０Ｖ）と比較を行う。消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰにつながるＭＯＳトランジスタＴｅｐをＯＮさせるため、選択信号ＲＳＥＬ＿ＥＰをハイレベルにして、Ｃｅｌｌ＿ＥＰを選択する。リファレンスセル用ワード線ＷＬｒｅｆ及びベリファイするメモリセルのコントロールゲートＣＧが接続されているワード線ＷＬｉには、正電圧（例えば、５Ｖ）が印加される。また、データ領域メモリセル及びリファレンスセルにつながるビット線では、ベリファイ時（読み出し時）、メモリセルへのディスターブを考慮して、ドレインバイアス回路ＤＢＣ及びドレインバイアス参照回路ＤＢＣ＿Ｒｅｆにより、メモリセルへ接続されるノードＢＬ＿ＭＥＭ及びＢＬ＿Ｒｅｆが１Ｖ以下になるように制限されている。そして、データ領域メモリセル及びリファレンスセル双方に配置されている負荷回路ＬＯＡＤを介して電源Ｖｃｃより電流を、ベリファイするメモリセルと消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰに供給する。データ領域メモリセルアレイ１１１内の選択されたメモリセルでは、書き込みもしくは消去状態に応じて電流が流れる。ここで、選択されたデータ領域メモリセルのしきい値電圧が、しきい値電圧が４．０Ｖ以上になっていれば、ノードＢＬ＿ＭＥＭを流れる電流は、リファレンスセル側のノードＢＬ＿Ｒｅｆを流れる電流より少なくなる。この電流値の違いは、センスアンプＳ／Ａの入力段のノードＳＡＩＮ及びＳＡＩＮ＿Ｒｅｆで電圧値の違いに変換されて、センスアンプＳ／Ａに入力される。この場合は、負荷回路ＬＯＡＤによる電圧降下により、ＶＳＡＩＮがＶＳＡＩＮ＿Ｒｅｆより高い電圧となる。従って、センスＳ／Ａは、ハイレベル“１”を出力する（メモリセルのデータを“０”と識別する。）。消去すべき全メモリセル（ブロック単位）のしきい値電圧が４．０Ｖ以上と判定されれば、消去前書き込みは完了する。一方、データ領域メモリセルアレイ１１１内の選択されたメモリセルのしきい値電圧が４．０Ｖ以下であれば、負荷回路ＬＯＡＤによる電圧降下により、ＶＳＡＩＮがＶＳＡＩＮ＿Ｒｅｆより低い電圧となる。従って、センスアンプＳ／Ａは、ロウレベル“０”を出力する（メモリセルのデータを“１”と識別する。）。センスアンプの出力からロウレベルが検出されると、まだ、全てのメモリセルが消去前書き込み状態となっていないと判定し、再度、消去前書き込みパルスを印加する。そして、再度、ベリファイを実施する。消去すべきメモリセル全てのしきい値電圧が４．０Ｖ以上となるまで、この消去前書き込みパルス印加とベリファイを交互に繰り返す。
【００５９】
消去前書き込みが完了すると、消去パルス（イレースパルス）を印加する。消去（イレース）動作は、消去すべき全ワード線（ブロック単位）には負電圧（例えば、−９Ｖ）を印加し、ドレイン及びソースはオープンにし、Ｐ型基板（ウェル）には正の高電圧（例えば、７Ｖ）を印加する。これにより、ＦＮトンネル現象によりフローティングゲートＦＧからトンネル酸化膜を介してチャネル層に電子が放出されることでメモリセルのしきい値電圧が下降する。消去状態を検証するベリファイは、リファレンスセルＣｅｌｌ＿Ｅ（しきい値電圧３．０Ｖ）を選択して、先の消去前書き込みと同じように、消去パルスが印加されたメモリセルに流れる電流とリファレンスセルＣｅｌｌ＿Ｅに流れる電流とを比較して行う。そして、消去パルス及び消去後ベリファイを繰り返しながら、消去すべき全データ領域メモリセル（ブロック単位）のしきい値電圧が３．０Ｖ以下になるまで処理を続けて、終了する。
【００６０】
（第２実施形態）
これまで述べたように、第１実施形態では、消去前書き込み検証用リファレンスセルとして、予めしきい値電圧が４Ｖにセットされたフラッシュメモリセルを用いた。しかし、実デバイスへの適用を考えると、新たにしきい値電圧の違うリファレンスセルを追加することは望ましいことではない。しきい値電圧を４Ｖにセットするために、テスト時間が延びるなどの問題点が生じるからである。
【００６１】
そこで、この第２実施形態では、消去前書き込み検証用リファレンスセルとして、消去検証用リファレンスセルと同じものを用いることとした。次の表６に、各リファレンスセルのしきい値電圧をまとめて示している。
【００６２】
【表６】
図１１は、この場合のデータ消去方法のアルゴリズムを示している。このデータ消去方法は、概して言って、図１に示した構造のメモリセルを有するフラッシュメモリに対して、ＦＮトンネル現象を用いた消去前書き込み（Ｓ３１）、消去前書き込み後ベリファイ（Ｓ３２）、ＦＮトンネル現象を用いた消去パルス印加（Ｓ３３）、および消去後ベリファイ（Ｓ３４）を実行する。このデータ消去方法の特徴は、消去前書き込み検証用リファレンスセルのしきい値電圧が、第１実施形態での消去前書き込み検証用リファレンスセルのしきい値電圧（４Ｖ）と異なり、３Ｖに設定されている点にある。
【００６４】
詳しくは、消去前書き込み（Ｓ３１）では、図８から分かるように、典型的なメモリセルはトータルのパルス印加時間（ストレス印加時間）が４０μｓになると、しきい値電圧が３Ｖを超える。書き込み特性の遅いメモリセルは、典型的なメモリセルよりも約５倍程度遅いと考えられるので、
４０μｓ×５倍＝２００μｓ
、すなわち、第１実施形態と同様にパルス幅が１００μｓという条件下では、パルス回数約２回程度で、消去前書き込みが終了する。
【００６５】
なお、書き込みが速過ぎて、しきい値電圧が高くなり過ぎる場合は、パルス印加電圧を例えばゲート電圧−９Ｖ、基板（ウエル）電圧７Ｖ等に低減しても良い。
【００６６】
消去前書き込みおよび消去前書き込み後ベリファイ（Ｓ３１，Ｓ３２）が完了すると、メモリセルのしきい値電圧分布は図１２に示すようなものとなる。すなわち、ブロック内には、通常の書き込みによるしきい値電圧５Ｖ〜６Ｖのメモリセル（図１２中の分布１）と、今回の消去前書き込みによるしきい値電圧３Ｖ〜４Ｖのメモリセル（図１２中の分布２）とが混在している。
【００６７】
次に、図１３は、消去パルス印加（Ｓ３３）による典型的なメモリセルのしきい値電圧Ｖｔ（ｍＶ）の変化（消去特性）を示している。なお、図１３では、トータルのパルス印加時間をストレス印加時間と表して横軸にとっている。この図１３から分かるように、同一のメモリセルについては、この消去パルス印加前にしきい値電圧が３Ｖにある場合と５Ｖにある場合とでは、トータルのパルス印加時間が増えるにつれて、しきい値電圧が低下しながら互いに接近し、トータルのパルス印加時間が０．１ｍｓ程度になると、しきい値電圧が同程度となる。このことから、消去パルス印加後の特性は、図２中に示す消去状態の分布と一致し、消去パルス印加および消去後ベリファイ（Ｓ３３，Ｓ３４）が完了すると、全てのメモリセルのしきい値電圧が３Ｖ以下になると言える。したがって、このデータ消去方法によって、確実にデータ消去を行うことができる上、過消去を発生させることもない。
【００６８】
上述のように、このデータ消去方法では、消去前書き込みを、この消去前書き込み後のしきい値電圧が通常の書き込み後のしきい値電圧（５Ｖ）よりも低くなる条件、つまり従来に比して緩和された条件（しきい値電圧が３Ｖ程度になる条件）で行っているので、消去前書き込みによるストレスの印加を低減できる。したがって、不揮発性半導体メモリ装置の信頼性を改善することができる。しかも、確実にデータ消去を行うことができる上、過消去を発生させることもない。また、消去前書き込み検証用リファレンスセルをセットするためのテスト時間も増加することはない。
【００６９】
なお、消去前書き込み検証用リファレンスセルとして、消去検証用リファレンスセルの代わりに、読み出し動作用リファレンスセルと同じものを用いても良い。この場合の消去前書き込み検証用リファレンスセルのしきい値電圧は、読み出し用リファレンスセルのしきい値電圧と同じ３．５Ｖになる。これに伴って、消去前書き込み後のメモリセルのしきい値電圧（図１２中の分布２）は３．５Ｖ〜４．５Ｖ付近にシフトする。しかし、消去パルス印加後の特性は、図２中に示す消去状態の分布と一致し、消去パルス印加および消去後ベリファイ（Ｓ３３，Ｓ３４）が完了すると、全てのメモリセルのしきい値電圧が３Ｖ以下になる。
【００７０】
図１７に、この第２実施形態のデータ消去方法を実施するのに適したビット線電圧供給回路／センスアンプ回路部１１６（１１６Ａ，１１６Ｂを含む。）とリファレンスセルアレイ１１２の構成を模式的に示す。この図１７では、１ビット線Ｂｉｔｊ分のデータ領域メモリセルと対応する１ビット線分のセンスアンプ回路１１６Ａ（Ｂｉｔｊ）とリファレンスセルアレイ１１２について詳細に示している。なお、簡単のため、図１６中の構成要素と対応する構成要素には、同一の符号を付している。
【００７１】
リファレンスセルアレイ１１２には、読み出し用リファレンスセルＣｅｌｌ＿Ｒ、書き込み検証用リファレンスセルＣｅｌｌ＿Ｐ、消去検証用兼消去前書き込み検証用リファレンスセルＣｅｌｌ＿Ｅ／ＥＰが設けられている。つまり、消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰと、消去検証用リファレンスセルをＣｅｌｌ＿Ｅとが兼用されている。
【００７２】
この図１７中の回路の動作は、消去前書き込み検証用リファレンスセルＣｅｌｌ＿ＥＰと、消去検証用リファレンスセルをＣｅｌｌ＿Ｅとが兼用される点を除いて、図１６中の回路の動作と基本的には同じであるため、説明は省略する。
【００７３】
以上に述べたように、本発明は、電源の低電圧化及び、大容量化に対応して、消去後のしきい値電圧分布をコンパクトにするため、消去前書き込みが行われる不揮発性半導体メモリ装置の信頼性向上に有効である。従って、本発明は、例えばメモリセルアレイの構成の異なるＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、ＡＣＴ（Ａｓｙｍｍｅｔｒｉｃａｌ Ｃｏｎｔａｃｔｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）型メモリセルアレイ等にも、容易に適用可能である。
【００７４】
また、書き込み、消去、読み出し時の印加電圧は、あくまで一例である。例えば、消去時、ワード線に負電圧を印加する例で説明しているが、基準電圧０Ｖを印加する方式でも勿論良い。また、これまでの説明は、“１”値、“０”値の２値を記憶する不揮発性半導体メモリ装置について説明を行っているが、４値、８値のような多値を記憶する不揮発性半導体メモリ装置でも、同様に適用できることは言うまでもない。また、本実施例では、ＦＮトンネル現象を用いたチャネル消去前書き込み及びチャネル消去を例に挙げて説明したが、チャネルホットエレクトロンを用いた書き込み方式や、ＦＮトンネル現象を用いたドレインサイドでの書き込みや、ソースサイドを用いた消去方式でも適用可能である。
【００７５】
また、本発明は消去前書き込みをＦＮトンネル現象を用いて行うことで、１セル当たり、非常に小さい消費電流で行うことができることから、ブロック単位での消去前書き込みを行うことができ、消去前書き込みに要する時間を大きく短縮することができる。また、消去前書き込みを、ＦＮトンネル現象を用いてチャネル層からトンネル酸化膜領域を介してフローティングゲートＦＧに電子を注入させることで行い、消去を、ＦＮトンネル現象を用いてフローティングゲートＦＧから上記トンネル酸化膜領域を介してチャネル層に電子を放出させて行うので、上記トンネル酸化膜内にトラップされたホールを放出することができる等、不揮発性半導体メモリ装置の信頼性向上に寄与する。
【００７６】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体メモリ装置およびそのデータ消去方法によれば、各メモリセルに対して消去前書き込みによるストレス印加を低減して、メモリセルの信頼性を改善することができる。
【図面の簡単な説明】
【図１】 フラッシュメモリの一般的なメモリセルの構造を示す図である。
【図２】 一般的なフラッシュメモリの書き込み状態、消去状態のしきい値電圧分布を示す図である。
【図３】 消去時のバイアス印加の仕方を模式的に示す図である。
【図４】 従来のフラッシュメモリのデータ消去方法のアルゴリズムを示す図である。
【図５】 従来のフラッシュメモリの別のデータ消去方法のアルゴリズムを示す図である。
【図６】 図５のデータ消去方法による消去前書き込み後のしきい値電圧分布を示す図である。
【図７】 本発明の第１実施形態のフラッシュメモリのデータ消去方法のアルゴリズムを示す図である。
【図８】 図７のデータ消去方法により消去前書き込みパルス印加がなされたメモリセルのしきい値電圧の変化を示す図である。
【図９】 図７のデータ消去方法による消去前書き込み後のしきい値電圧分布を示す図である。
【図１０】 図７のデータ消去方法により消去パルス印加がなされたメモリセルのしきい値電圧の変化特性を示す図である。
【図１１】 本発明の第２実施形態のフラッシュメモリのデータ消去方法のアルゴリズムを示す図である。
【図１２】 図１１のデータ消去方法による消去前書き込み後のしきい値電圧分布を示す図である。
【図１３】 図１１のデータ消去方法により消去パルス印加がなされたメモリセルのしきい値電圧の変化特性を示す図である。
【図１４】 本発明の第１、第２実施形態のデータ消去方法を実行するフラッシュメモリの概略構成を示す図である。
【図１５】 上記フラッシュメモリのメモリセルアレイ（１ブロック分）の構成を示す図である。
【図１６】 上記フラッシュメモリの第１実施形態のデータ消去方法を実行するのに適したビット線電圧供給回路／センスアンプ回路部の構成を模式的に示す図である。
【図１７】 上記フラッシュメモリの第２実施形態のデータ消去方法を実行するのに適したビット線電圧供給回路／センスアンプ回路部の構成を模式的に示す図である。
【符号の説明】
１１１ データ領域メモリセルアレイ
１１２ リファレンスセルアレイ
１１４，１１４Ａ，１１４Ｂ ワード線電圧供給回路部
１１５，１１５Ａ，１１５Ｂ 共通ソース線電圧供給回路部
１１６，１１６Ａ，１１６Ｂ ビット線電圧供給回路／センスアンプ回路部
１１７ 制御回路部
Claims (2)
- 電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタからなるメモリセルが行列状のアレイを形成するように配置されるとともに、一括して消去が行われるブロック単位に分けられた不揮発性半導体メモリ装置のデータ消去方法であって、
上記ブロック内の全てのメモリセルに対して一括で消去前書き込みを行うステップと、上記ブロック内の全てのメモリセルに対して一括で消去を行うステップとを有し、
通常の書き込み動作を、チャネルホットエレクトロンにより行い、
上記消去前書き込みを、上記ブロック内の全てのメモリセルに対して一括で、上記メモリセルのコントロールゲートに正電位、基板に負電位を印加した、ファウラ−ノーデハイム現象を用いて行うことにより、上記消去前書き込みを行うときの電圧印加条件を通常の書き込みを行うときの電圧印加条件よりも上記ブロック内の各メモリセルへの書き込み電流が小さくなるように緩和して、上記消去前書き込みを行うステップ中に行われる消去前書き込み検証の際に正常に消去前書き込みが行われたと判断されるときのメモリセルのしきい値電圧を、通常の書き込み動作の際に行われる通常の書き込み検証の際に正常に通常の書き込みが行われたと判断されるときのメモリセルのしきい値電圧よりも低くするとともに、
上記消去前書き込みを行うステップ中に行われる消去前書き込み検証、上記消去を行うステップ中に行われる消去検証、及び通常の書き込み動作の際に行われる通常の書き込み検証の際に、それぞれ消去前書き込み検証用、消去検証用、及び通常の書き込み検証用のリファレンスセルのしきい値電圧を参照して、処理対象となった各メモリセルのしきい値電圧がそれぞれに対応した検証用のリファレンスセルのしきい値電圧に達することで正常に動作が行われたと判断し、
上記消去前書き込み検証用リファレンスセルのしきい値電圧が、上記消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルのしきい値電圧と同一であることを特徴とする不揮発性半導体メモリ装置のデータ消去方法。 - 電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタからなるメモリセルが行列状のアレイを形成するように配置されるとともに、一括して消去が行われるブロック単位に分けられた不揮発性半導体メモリ装置であって、
データ消去のために、上記ブロック内の全てのメモリセルに対して一括で消去前書き込みを行う手段と、上記ブロック内の全てのメモリセルに対して一括で消去を行う手段とを有し、
通常の書き込み動作を、チャネルホットエレクトロンにより行い、
上記消去前書き込みを行う手段は、上記ブロック内の全てのメモリセルに対して一括で、上記メモリセルのコントロールゲートに正電位、基板に負電位を印加した、ファウラ−ノーデハイム現象を用いて行うことによって、上記消去前書き込みを行う手段が用いる電圧印加条件は通常の書き込みを行う手段が用いる電圧印加条件よりも上記ブロック内の各メモリセルへの書き込み電流が小さくなるように緩和されており、上記消去前書き込みを行う手段の動作中に行われる消去前書き込み検証の際に正常に消去前書き込みが行われたと判断されるときのメモリセルのしきい値電圧は、通常の書き込み動作の際に行われる通常の書き込み検証の際に正常に通常の書き込みが行われたと判断されるときのメモリセルのしきい値電圧よりも低くなっているとともに、
上記消去前書き込みを行う手段の動作中に行われる消去前書き込み検証、上記消去を行う手段の動作中に行われる消去検証、及び通常の書き込み動作の際に行われる通常の書き込み検証の際に、それぞれ消去前書き込み検証用、消去検証用、及び通常の書き込み検証用のリファレンスセルのしきい値電圧を参照して、処理対象となった各メモリセルのしきい値電圧がそれぞれに対応した検証用のリファレンスセルのしきい値電圧に達することで正常に動作が行われたと判断するようになっており、
上記消去前書き込み検証用リファレンスセルのしきい値電圧が、上記消去検証用リファレンスセルのしきい値電圧または読み出し用のリファレンスセルのしきい値電圧と同一であることを特徴とする不揮発性半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001394406A JP3974778B2 (ja) | 2001-12-26 | 2001-12-26 | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
| US10/325,955 US6657898B2 (en) | 2001-12-26 | 2002-12-23 | Nonvolatile semiconductor memory device and data erase method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001394406A JP3974778B2 (ja) | 2001-12-26 | 2001-12-26 | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003196986A JP2003196986A (ja) | 2003-07-11 |
| JP3974778B2 true JP3974778B2 (ja) | 2007-09-12 |
Family
ID=19188863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001394406A Expired - Lifetime JP3974778B2 (ja) | 2001-12-26 | 2001-12-26 | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6657898B2 (ja) |
| JP (1) | JP3974778B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6922363B2 (en) * | 2003-08-04 | 2005-07-26 | Ememory Technology Inc. | Method for operating a NOR-array memory module composed of P-type memory cells |
| JP2006164408A (ja) * | 2004-12-08 | 2006-06-22 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータ消去方法。 |
| US7450433B2 (en) * | 2004-12-29 | 2008-11-11 | Sandisk Corporation | Word line compensation in non-volatile memory erase operations |
| US7522457B2 (en) * | 2005-03-31 | 2009-04-21 | Sandisk Corporation | Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage |
| US7457166B2 (en) * | 2005-03-31 | 2008-11-25 | Sandisk Corporation | Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage |
| US7486564B2 (en) * | 2005-03-31 | 2009-02-03 | Sandisk Corporation | Soft programming non-volatile memory utilizing individual verification and additional soft programming of subsets of memory cells |
| US7535766B2 (en) * | 2006-10-13 | 2009-05-19 | Sandisk Corporation | Systems for partitioned soft programming in non-volatile memory |
| US7499338B2 (en) * | 2006-10-13 | 2009-03-03 | Sandisk Corporation | Partitioned soft programming in non-volatile memory |
| US7499317B2 (en) * | 2006-10-13 | 2009-03-03 | Sandisk Corporation | System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling |
| US7495954B2 (en) | 2006-10-13 | 2009-02-24 | Sandisk Corporation | Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory |
| JP2010238360A (ja) * | 2010-06-25 | 2010-10-21 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータ消去方法 |
| JP2012155806A (ja) * | 2011-01-28 | 2012-08-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2013196731A (ja) * | 2012-03-21 | 2013-09-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5602175B2 (ja) | 2012-03-26 | 2014-10-08 | 株式会社東芝 | 不揮発性半導体記憶装置及びそのデータ書き込み方法 |
| JP2015018591A (ja) | 2013-07-12 | 2015-01-29 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| CN105453053B (zh) | 2013-08-13 | 2018-10-09 | 英派尔科技开发有限公司 | 存储器系统 |
| EP3035337B1 (en) * | 2013-08-15 | 2018-11-21 | Renesas Electronics Corporation | Semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| JPH0696592A (ja) | 1992-09-11 | 1994-04-08 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US5805501A (en) * | 1996-05-22 | 1998-09-08 | Macronix International Co., Ltd. | Flash memory device with multiple checkpoint erase suspend logic |
| JPH09320282A (ja) | 1996-05-27 | 1997-12-12 | Sharp Corp | 不揮発性半導体記憶装置の消去制御方法 |
| US6320785B1 (en) * | 1996-07-10 | 2001-11-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
| TW365001B (en) * | 1996-10-17 | 1999-07-21 | Hitachi Ltd | Non-volatile semiconductor memory apparatus and the operation method |
| JP3775963B2 (ja) | 2000-02-02 | 2006-05-17 | シャープ株式会社 | 不揮発性半導体メモリ装置の消去方式 |
-
2001
- 2001-12-26 JP JP2001394406A patent/JP3974778B2/ja not_active Expired - Lifetime
-
2002
- 2002-12-23 US US10/325,955 patent/US6657898B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030123296A1 (en) | 2003-07-03 |
| JP2003196986A (ja) | 2003-07-11 |
| US6657898B2 (en) | 2003-12-02 |
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| A621 | Written request for application examination |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3974778 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R250 | Receipt of annual fees |
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|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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