JP3775963B2 - 不揮発性半導体メモリ装置の消去方式 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置の消去方式に関し、特にチャネルホットエレクトロンによる書き込み方式を用いる不揮発性半導体メモリ装置の消去方式に関する。
【０００２】
【従来の技術】
従来、一般的に最も用いられている不揮発性半導体メモリ（フラッシュメモリ）として、ＥＴＯＸ（EPROM Thin Oxide、インテルの登録商標）型不揮発性半導体メモリがある。特公平６−８２８４１号公報（先行技術１）にこのタイプの不揮発性半導体メモリが開示されている。図１を参照しながら、ＥＴＯＸ型不揮発性半導体メモリのセル構成を説明する。この不揮発性半導体メモリのセルは、基板１０上にソース１４ａおよびドレイン１４ｂが形成され、ソース１４ａとドレイン１４ｂの間のチャネル領域１４ｃの上には、トンネル酸化膜１５を介してフローティングゲート（浮遊ゲート）１６が設けられ、さらにその上に、層間絶縁膜１７を介してコントロールゲート（制御ゲート）１８が形成されている。
【０００３】
ＥＴＯＸ型不揮発性半導体メモリの動作原理を以下に説明する。表１は、メモリセルの書き込み、消去および読み出しの各モードにおいて、コントロールゲート１８、ソース・ドレイン１４および基板１０に印加する電圧を示す。
【０００４】
【表１】
【０００５】
書き込み（プログラム）時において、書き込みを行うメモリセルに対し、コントロールゲート１８に例えば１０Ｖの電圧を、ソース１４ａに例えば０Ｖの基準電圧を、ドレイン１４ｂには例えば６Ｖの電圧を印加する。これにより、チャネル領域１４ｃで１セル当たり５００μＡの大電流が流れ、ドレイン１４ｂサイドにおける電界の高い部分で、チャネルホットエレクトロン（以下、ＣＨＥと呼ぶ）が発生する。ＣＨＥは、基本的にはチャネルを流れる電子で、高電界により発生するエネルギーの高い電子である。ＣＨＥがトンネル酸化膜のエネルギー障壁を飛び越えてフローティングゲート１６に注入されることにより、メモリセルのしきい値が上昇する。なお、書き込みを行わないメモリセル（非選択メモリセル）のドレインは、基準電圧（例えば０Ｖ）にしておく。上記のように書き込まれたメモリセルは、図２におけるプログラム状態（ａ）のように５．５Ｖ以上のしきい値を有する。図２に示されるように、しきい値の電圧が３．５Ｖ以下のメモリセルが消去（イレース）状態となり、５．５Ｖ以上のメモリセルが書き込み（プログラム）状態となる。
【０００６】
消去（イレース）時においては、コントロールゲート１８に例えば−９Ｖの電圧、ソース１４ａに例えば６Ｖの電圧を印加することで、ソース１４ａサイドでフローティングゲート１６から電子が引き抜かれ、しきい値が低下する。この場合のしきい値状態は図２のイレース状態（ｂ）に当たり、消去が行われたメモリセルのしきい値は３．５Ｖ以下となる。
【０００７】
上記のソースサイドで電子を引き抜く際の動作の状態を図３に示す。図３に示すように、イレース時には、ＢＴＢＴ（Band To Band Tunneling）電流が流れる。この電流の流れと同時にホットホールおよびホットエレクトロンが発生する。そのうち、ホットエレクトロンはドレインに流れてしまうが、ホットホールは、トンネル酸化膜側へ引かれ、トンネル酸化膜内にトラップされる。このトラップが信頼性を悪化させると一般的に言われている。
【０００８】
上記のように書き込みまたは消去がなされたメモリセルの読み出し（リード）は、コントロールゲート１８に５Ｖの電圧を、ドレイン１４ｂに１Ｖの電圧を印加し、ソース１４ａを０Ｖの電位にすることで行う。このような電圧条件の下で、メモリセルに記憶されているデータが消去状態の場合、メモリセルのしきい値が３．５Ｖ以下であるためメモリセルに電流が流れ、図示していないがドレインに接続されたセンス回路にて電流を検出し、消去状態“１”と判定する。メモリセルに記憶されているデータが書き込み状態の場合、メモリセルのしきい値が５．５Ｖ以上であるためメモリセルには電流は流れず、上記のセンス回路にて書き込み状態“０”と判定される。
【０００９】
このような動作原理により、書き込み、消去、読み出しが行われるが、実際のデバイスでは、消去はブロック単位、例えば６４ｋＢと比較的大きな単位で行われ、さらに、その消去されるべきブロック内のメモリセルのしきい値は、プログラム状態のものもあればイレース状態のものもあるため、図４に示すような複雑なアルゴリズムを用いて消去を行う必要がある（特開平９−３２０２８２号公報）。
【００１０】
図４に示される消去方法について説明する。消去が開始されると、まず、１つのブロック内のすべてのメモリセルを、通常の書き込み動作（ＣＨＥによる書き込み方式）により書き込み状態にする（ステップＳ１）。
【００１１】
次に、ステップＳ１により書き込まれたメモリセルのしきい値が５．５Ｖ以上であるかどうかを検証するプログラムベリファイを、８ビット単位で行う（ステップＳ２）。メモリセルのしきい値が５．５Ｖ以上でなければステップＳ１に戻り書き込みを続ける。一方、メモリセルのしきい値が５．５Ｖ以上となればステップＳ３に進む。
【００１２】
ステップＳ３において、ブロック一括で消去パルスを印加する。ソースサイドから電子を引き抜きメモリセルのしきい値を下げることにより、消去が行われる。次に、ステップＳ４において、ブロック内の全メモリセルのしきい値が３．５Ｖ以下であるかどうかを検証するイレースベリファイを行う。メモリセルのしきい値が３．５Ｖ以下でなければステップＳ３に戻り消去を続ける。一方、メモリセルのしきい値が３．５Ｖ以下となれば消去を終了させる。
【００１３】
図４の消去方法から分かるように、イレース後のしきい値の分布をできるだけタイトに、すなわち分布の幅を狭くし、かつオーバーイレースセル（しきい値が０Ｖ以下となるセル）をなくすために、まず全てのセルを書き込み状態にしている。この書き込みは、通常のプログラム動作により、８個のメモリセルに対して同時に行なうことができる。１つのメモリセルの書き込み時間が２μｓとすると、この書き込み動作にかかる時間は以下の通りである。
【００１４】
２μｓ×６４ｋＢ÷８＝１３１ｍｓ
この時間は、消去の総合時間を６００ｍｓとすると、その約２０％を占めることになる。１３１ｍｓという時間は５Ｖの電源を用いる場合の値であり、３Ｖの電源の場合になると、消去前書き込み時間は２６２ｍｓとなる。３Ｖの電源の場合、消去前書き込み用電圧、例えば、コントロールゲートの印加電圧を電源電圧から昇圧するチャージポンプの能力が低いため、消去前書き込みは４ビット単位でしか行えず、その結果、消去前書き込み時間がこのように長くなる。低電圧化が進行するにつれて、この消去前書き込み時間の長さの問題は非常に顕著となる。
【００１５】
また、ステップＳ２のベリファイについて、１セル当り１００ｎｓで８ビット単位で行なうので、このベリファイに必要な時間は、
１００ｎｓ×６４ｋＢ÷８＝６．６ｍｓ
程度になる。８ビット単位のベリファイなので消費電流も多い。さらに、ステップＳ３の消去パルス印加については、従来の方式によれば、前述したようにＢＴＢＴ電流が発生し、比較的大きな電流が流れる。この消去パルス印加のトータル時間は３００ｍｓ程度であり、消費電流は、１セル当り１０ｎＡで６４ｋＢでは
１０ｎＡ×６４ＫＢ＝５．２４ｍＡ
となる。なお、書き込みは、チャネルホットエレクトロンを用いるので、１セル当りの書き込み電流のピーク値が５００ｕＡとなり、非常に多くの電流を消費することになる。
【００１６】
図４の消去方式について、パルス印加のトータル時間を短縮する方法として、イレースパルス印加時のソースに印加する電圧を高くすることが考えられる。しかしながら、ソースの電圧を高めるとＢＴＢＴ電流が多くなり、トンネル酸化膜にトラップされるホールが増加し、信頼性が劣化する。したがって、ソースの電圧はこれ以上高めることができず、そのため消去速度もこれ以上高めることができない。
【００１７】
以上に示したように、従来のＥＴＯＸ型のフラッシュメモリにおける主な問題点として、まず（１）消去速度が遅いということがある。消去パルス印加前に行なうブロック内の全ビットのプログラム（消去前の書き込み）に時間がかかり、消去パルス印加の時間を短縮することができない。その次に、（２）消費電流が多いということが挙げられる。消去パルス印加前に行なうブロック内全ビットの消去前書き込みにチャネルホットエレクトロンを用いるので、消費電流が多くなる。また、消去パルス印加時にＢＴＢＴ電流が流れるため、消費電流がさらに多くなる。その他、消去前書き込みの後のベリファイにおいても、多くの電流が消費される。
【００１８】
これらの問題を解決する１つの手段として、特開平６−９６５９２号公報（先行技術２）に開示されている方式がある。この方式によれば、消去前の書き込みにファウラーノーデハイム（Fowler-NordheimまたはＦＮ）トンネル現象を利用し、１回の書き込みで全メモリセルを書込むようになっている。この方式に用いられるメモりセルは、図１に示すものと同様である。メモリセルの書き込み、消去、消去前書き込みおよび読み出しの各モードにおいて、コントロールゲート１８、ソース・ドレイン１４および基板１０に印加する電圧を表２に示す。
【００１９】
【表２】
【００２０】
表２から分かるように、消去前の書き込み時、コントロールゲートには高電圧（１８Ｖ）を印加している。これにより、ソースサイドとフローティングゲートとの間に高電界が発生し、ソースサイドから電子がフローティングゲートへ注入される。この方式では、消去前書き込みにＦＮトンネル現象を用いることにより、１セル当たりに消費される電流は１０ｐＡと非常に小さい。したがって、チャージポンプの能力や１Ｃ内の配線の電流許容値などを考慮しても、１ブロック内の複数のメモリセルに対して同時に書き込みを行うことが可能であり、消去前書き込みに所要な時間を短縮できる。
【００２１】
【発明が解決しようとする課題】
しかしながら、先行技術２の方式においては次のような問題点がある。コントロールゲートに接続されるワード線に印加される電圧が１８Ｖと非常に高いことにより、ワード線の出力段のトランジスタとして高耐圧用のものを用いる必要がある。そのため、トランジスタが占める面積が大きくなり、結果としてそのレイアウト面積が増加してしまう。また、１８Ｖという電圧は実際の通常動作で用いられる電圧より高いので、この高電圧を生成するために、デバイス内に設けられる昇圧用チャージポンプがより複雑な構成となり、その占める面積も大きくなる。このこともレイアウト面積を増加させる。さらに、高い電圧を用いることで、周辺回路のトランジスタが与えられるストレスが大きくなり、デバイスの信頼性が劣化するおそれがある。
【００２２】
本発明は、上記事情に鑑みてなされたものであって、その目的とするところは、消去前書き込みにおいてコントロールゲートに印加する電圧を低減できる、不揮発性半導体メモリ装置の消去方式を提供することにある。
【００２３】
【課題を解決するための手段】
本発明による不揮発性半導体メモリ装置の消去方式は、第１の導電型の基板上に形成された第２の導電型の第１のウェルと、該第１のウェルにより該基板から電気的に分離された状態で該第１のウェル上に形成された第１の導電型を有する第２のウェルと、該第２ウェルにマトリクス状に配列された状態で設けられた複数の電界効果トランジスタによって構成されてそれぞれが電気的に情報の書き込みおよび消去が可能になった複数のメモリセルのブロックとを備え、該ブロックの前記各メモリセルは、前記第２ウェル内に形成されたドレインおよびソースと、該ドレインおよびソース間の前記第２ウェルによって形成されたチャネル領域と、該チャネル領域上にトンネル酸化膜を介して設けられた浮遊ゲートおよび制御ゲートとをそれぞれ有し、前記メモリセルにデータの書き込みを行う場合に、該当メモリセルの前記制御ゲートに正の第１電圧を印加し、該当メモリセルの前記ドレインに前記第１電圧よりも低い第２電圧を印加し、該当メモリセルの前記ソースおよび前記第２のウェルにそれぞれ基準電圧を印加し、前記第１ウェルに前記第２電圧よりも低い正の第３電圧を印加して、チャネルホットエレクトロンを該当メモリセルの前記フローティングゲートに注入して該当メモリセルのしきい値を上昇させるようになった不揮発性半導体メモリ装置の消去方式であって、前記ブロック内におけるすべてのメモリセルの前記各制御ゲートに負の第４電圧を印加し、前記各ソースおよび前記第１のウェルおよび前記第２のウェルにそれぞれ前記第１電圧と同じ正の第５電圧を印加し、前記ドレインをオープンにして、ファウラ−ノーデハイムトンネル現象により、前記各チャネル領域から前記各浮遊ゲートの電子をそれぞれ引き抜くことによってしきい値を下げて、該ブロック内のすべてのメモリセルに対し一括消去を行う構成であり、該一括消去に先立って、前記ブロック内におけるすべてのメモリセルの前記各制御ゲートに前記第１電圧よりも高い正の第６電圧を印加し、前記各ソースおよび前記第２のウェルには前記第４電圧と同じ負の第７電圧を印加し、前記第１のウェルには前記第３電圧と同じ正の第８電圧を印加し、前記ドレインをオープンにして、ファウラ−ノーデハイムトンネル現象により前記ブロックにおける全てのメモリセルの前記各浮遊ゲートに前記各チャネル領域から電子を注入してしきい値を上げることで消去前書き込みを行うことを特徴とする。
【００２８】
【発明の実施の形態】
以下に、図面を参照しながら、本発明による不揮発性半導体メモリ装置の消去方式について説明する。
【００２９】
まず、本発明に用いられる不揮発性半導体メモリ装置を説明する。図５はそのメモリアレイ部の１例の平面構成を示す。
【００３０】
このメモリアレイ部は、電気的に情報の書き込みおよび消去が可能な複数のメモリセルＭＣがマトリクス状に配列されているメモリセルアレイ５０を備えている。メモリセルＭＣは、後で詳細に説明するように、ソース１４ａ/ドレイン１４ｂ、フローティングゲート１６（図５では不図示）およびコントロールゲート１８を含む電界効果トランジスタによりそれぞれ構成されている。
【００３１】
図５のメモリアレイ部は、さらに、ワード線ＷＬを介してメモリセルＭＣのコントロールゲート１８に電圧信号を与えるためのワードデコーダ５２、およびビット線ＢＬを介してメモリセルＭＣのドレイン１４ｂに電圧信号を供給するためのコラムデコーダ５４を備えている。この例において、ワード線ＷＬ１、ＷＬ２、......、ＷＬｍはｍ本（例えば、ｍ＝２０４８）となり、このワード線１本当たりにｎ個（例えば、ｎ＝５１２）のメモリセルＭＣのコントロールゲート１８がつながっている。
【００３２】
複数のメモリセルＭＣは１以上のブロック１、......、ブロックｋ（ｋ=１、２、３、......）に分割されており、各ブロックは、ワード線ＷＬ１、......、ＷＬｍに接続されている複数個（ｉ×ｍ個）のメモリセルＭＣにより構成される。ブロック１のメモリセルＭＣについて、メモリセルＭＣｘ１（ここではｘ＝１〜ｍ）のドレイン１４ｂはビット線ＢＬ１１に接続され、メモリセルＭＣｘ２のドレイン１４ｂはビット線ＢＬ１２に接続される。同様に、メモリセルＭＣｘｉのドレイン１４ｂはビット線ＢＬ１ｉに接続される。他のブロックのメモリセルＭＣも、ブロック１と同じ形でワード線ＷＬおよびビット線ＢＬに接続されている。なお、図５の例ではビット線ＢＬ毎にメモリセルＭＣをまとめてブロック分割を行っているが、ワード線ＷＬ毎にメモリセルＭＣをまとめてブロック分割をしてもよく、さらにこの２種類の分割を組み合わせてもよい。
【００３３】
各ブロック内のメモリセルＭＣのソース１４ａは、互いに電気的に接続されるように共通ソース線ＳＬ1、......、ＳＬｋに繋がっている。共通ソース線ＳＬは、それぞれの各ブロックに設けられている消去回路５６（１）、......５６（ｋ）に接続されている。消去すべきブロックは入力される消去信号Ｅにより選択され、それに対応する消去回路５６によりブロック内のメモリセルＭＣのソースに所定の消去電圧が印加され、ブロック内で一括して消去が行われる。なお、消去は１つのブロックに対して行ってもよく、複数またはすべてのブロックに対して行ってもよい。
【００３４】
ワードデコーダ５２には上位アドレス信号Ａy＋１〜Ａｚ（例えば、ｚ＝１６）が入力される。アドレス信号がワードデコーダ５２によりデコードされることで、所望の一本のワード線ＷＬが選択される。一方、コラムデコーダ５４にはデータ（例えば、８ビットであればＤ０〜Ｄ７）と下位アドレス信号Ａ０〜Ａｙ（例えば、ｙ＝５）が入力される。コラムデコーダ５４は、下位アドレス信号をデコードすることで所望のビットＢＬを選択し、書き込み時はデータを選択されたビット線ＢＬに出力し、読み出し時には選択されたビット線ＢＬに１Ｖの電圧を印加する。それと共に、コラムデコーダ５４内に設けられているセンス回路（不図示）にてビット線ＢＬの電位を検出し、データが読み出される。また、消去動作時には、コラムデコーダ５４の出力をハイインピーダンスにすることで、ビット線ＢＬをオープン状態にする。
【００３５】
以下に、図６を参照しながら、本発明におけるメモリセルＭＣの構成を説明する。図６は図５における線ＶＩ-ＶＩに沿った断面図である。
【００３６】
メモリセルＭＣは電界効果トランジスタにより構成されている。より詳細には図６に示されるように、メモリセルＭＣは、基板１０上にソース１４ａおよびドレイン１４ｂが形成され、ソース１４ａとドレイン１４ｂの間のチャネル領域１４ｃの上には、トンネル酸化膜１５を介してフローティングゲート（浮遊ゲート）１６が設けられ、さらにその上に、層間絶縁膜１７を介してコントロールゲート（制御ゲート）１８が形成されている。複数の上記のようなメモリセルＭＣが１つのブロックを構成し、それらのソースは互いに電気的に接続されるように共通に繋がっている。
【００３７】
１つのブロック内の複数のメモリセルＭＣは、基板１０上に形成されたｐ-ウェル１２（第２のウェル）に形成され、ｐ-ウェル１２は、ｎ−ウェル１１（第１のウェル）により基板１０と電気的に分離されている。このような構造を、以下ではトリプルウェル構造と称する。トリプルウェル構造はブロック毎に形成され、異なるブロックの間は互いに電気的に絶縁されている。なお、消去を一括に行う１ブロックが第１のウェル１１で取り囲まれた構成となっているが、第１のウェル１１を形成することによるレイアウト面積の増加はそれほど大きくなく、不揮発性半導体メモリ装置全体にとっては特に問題にはならない。
【００３８】
本発明は、このような、メモリセルＭＣが形成されているｐ-ウェル１２（第２のウェル）がｎ−ウェル１１（第１のウェル）によりｐ-基板１０から電気的に分離されている構成を利用し、消去前書き込みにおいて、消去すべきブロック内のメモリセルの制御ゲートに第１の電圧（例えば正の電圧）を印加し、第２のウェルには第１の電圧と反対の極性の第２の電圧（例えば負の電圧）を印加するようにしている。本発明によれば、ｐ−基板１０を基準電圧に維持したまま、第２のウェルの電位を下げることができる。このことにより、消去前書き込み時に制御ゲートに印加される電圧を、従来の方式に比べて大幅に低減することができる。
【００３９】
以下に、本発明による不揮発性半導体メモリ装置の消去方式を詳細に説明する。
【００４０】
（第１の実施形態）
表３を参照しながら、図６のメモリセルＭＣによる書き込み、消去および読み込みの各モードのセル動作原理を説明する。表３は、メモリセルの書き込み、消去、消去前書き込みおよび読み出しの各モードにおいて、メモリセルＭＣの各部分に印加する電圧を示す。
【００４１】
【表３】
【００４２】
書き込み（プログラム）時において、書き込みを行うメモリセルに対し、コントロールゲート１８に例えば１０Ｖの電圧を、ｎ-ウェル１１には例えば３Ｖの電圧を、ドレイン１４ｂには例えば６Ｖの電圧を印加し、一方、ソース１４ａ、ｐ-ウェル１２およびｐ-基板１０には例えば０Ｖの基準電圧を印加する。なお、書き込みを行わないメモリセル（非選択メモリセル）のドレインは、基準電圧（例えば０Ｖ）にしておく。
【００４３】
このような電圧印加により、チャネル領域１４ｃで１セル当たり５００μＡの大電流が流れ、ドレイン１４ｂサイドにおける電界の高い部分で、チャネルホットエレクトロン（ＣＨＥ）が発生する。ＣＨＥがトンネル酸化膜１５のエネルギー障壁を飛び越えてフローティングゲート１６に注入されることにより、メモリセルのしきい値が上昇する。上記のように書き込まれたメモリセルは、図２におけるプログラム状態（ａ）のように５．５Ｖ以上のしきい値を有し、書き込み状態となる。
【００４４】
消去（イレース）時においては、コントロールゲート１８に例えば−９Ｖの電圧、ソース１４ａに例えば６Ｖの電圧を印加し、ドレインはオープン状態にする。一方、ｎ−ウェル１１には例えば３Ｖの電圧を印加し、ｐ−ウェル１２およびｐ−基板１０は例えば０Ｖの基準電圧にする。これにより、ソース１４ａサイドでファウラーノーデハイム（Fowler-NordheimまたはＦＮ)トンネル現象によりフローティングゲート１６から電子が引き抜かれ、しきい値が３．５Ｖ以下まで低下し、メモリセルが消去状態（図２のイレース状態（ｂ））となる。電子が引き抜かれる状態を図１２に示す。
【００４５】
上記のように書き込みまたは消去がなされたメモリセルの読み出し（リード）においては、コントロールゲート１８に５Ｖの電圧、ドレイン１４ｂに１Ｖの電圧を印加し、ソース１４ａを０Ｖの電位にし、さらにｎ−ウェル１１には例えば３Ｖの電圧を印加し、ｐ−ウェル１２およびｐ−基板１０は例えば０Ｖの基準電圧にする。このような電圧条件の下で、メモリセルに記憶されているデータが消去状態の場合、メモリセルのしきい値が３．５Ｖ以下であるためメモリセルに電流が流れ、図示していないがドレインに接続されたセンス回路にて電流を検出し、消去状態“１”と判定する。メモリセルに記憶されているデータが書き込み状態の場合、メモリセルのしきい値が５．５Ｖ以上であるためメモリセルには電流は流れず、上記のセンス回路にて書き込み状態“０”と判定される。
【００４６】
次に、上記の消去動作の前に行う消去前書き込みについて、図７を参照しながら説明する。図７は図６における１メモリセルに対応する部分を示している。
【００４７】
消去前書き込みが開始されると、コントロールゲート１８に例えば１２Ｖの電圧を、ソース１４ａおよびｐ−ウェル１２には例えば−９Ｖの電圧を印加し、ドレイン１４ｂはオープン状態とする。一方、ｎ−ウェル１１は例えば３Ｖの電位にすることでｐ−ウェル１２とｐ−基板１０間を電気的に分離し、ｐ−基板１０を基準電圧に維持する。このような電圧条件により、ソースサイドではなく、図７に示されるように、チャネル領域１４ｃにおいてＦＮトンネル現象により、電子がフローティングゲート１６に注入され、メモリセルのしきい値が上昇し書き込み状態となる。ＦＮトンネル現象による消去前書き込みを実現するためには、厚さ８０〜１１０Åのトンネル酸化膜１５を用いる場合、コントロールゲート１８と第２のウェル１２との電位差は１６〜２１Ｖにすることが好ましい。例えば、トンネル酸化膜１５の厚さが１１０Åのとき、コントロールゲート１８の電圧は１２Ｖにし、第２のウェル１２の電圧は−９Ｖにすればよい。
【００４８】
このように、本発明においては、メモリセルにトリプルウェル構造を用い、ｐ−ウェル１２とｐ−基板１０とを電気的に分離することにより、ｐ−基板１０を基準電圧に維持したまま、ｐ−ウェル１０の電位を下げるようにしている。その結果、消去前書き込み時にコントロールゲート１８に印加される電圧を、先行技術２の場合の１８Ｖから１２Ｖに低減することができる。このため、使用されるトランジスタに要求される耐圧レベルを低減でき、素子信頼性を向上することができる。また、高い印加電圧を使わないことにより、チャージポンプ回路などの周辺回路の負担が低く、消費電力の低減にもつながる。
【００４９】
また、コントロールゲート１８に印加される電圧の低減は、その電圧を生成するための高電圧発生用チャージポンプのレイアウト面積の低減にもつながる。コントロールゲート１８に印加されるような高電圧は、通常、不揮発性半導体メモリの内部のチャージポンプ回路により電源電圧から昇圧して作られている。チャージポンプ回路は一般的に効率が悪く、レイアウト面積が大きくなる傾向がある。コントロールゲート１８に印加される電圧が低減されれば、高電圧発生用チャージポンプの必要なレイアウト面積が小さくなり、そのため、不揮発性半導体メモリチップ全体の面積も縮小できる。
【００５０】
また、ｎ-ウェル１１（第１のウェル）によりｐ-ウェル１２（第２のウェル）と基板１０とを絶縁することにより、基板１０を基準電位にすることができるため、チャージポンプ回路による各種電圧を安定して作り出すことができる。
【００５１】
さらに、複数のメモリセル（例えば、６４ｋＢ）により構成されるブロックに対して、消去すべきブロックのみについて消去前の書き込みを行うため、全ブロックのメモリセルを一旦消去して再度書き込む必要はなく効率的である。
【００５２】
以上に説明した消去前書き込みを包含する消去方式について、図８を参照しながら説明する。図８は、消去動作のアルゴリズムを示す。
【００５３】
消去が開始されると、まず、ステップＳ８１として、消去すべきブロック内のすべてのメモリセルを、上述したＦＮトンネル現象を利用する書き込み動作により、一括して書き込み状態にする。このステップにおいて、消去すべきブロックのメモリセルのコントロールゲート１８につながる全ワード線ＷＬに例えば１２Ｖの電圧を、ソース１４ａおよびメモリセルが形成されているｐ−ウェル１２には例えば−９Ｖの電圧を、ｎ−ウェル１１には例えば３Ｖの電圧を印加し、一方、ドレイン１４ｂはオープン状態とする。この−９Ｖの電圧は、消去すべきブロック内のメモリセルのソース１４ａおよびｐ−ウェル１２にのみ印加されており、消去されないブロック内のメモリセルのソースおよびｐ−ウェルには基準電圧（例えば、０Ｖ）が印加されている。なお、消去前の書き込みにおける電圧の印加時間は、表３に記載の電圧印加条件では２ｍｓ程度である。
【００５４】
このような電圧印加により、消去すベきブロック内のメモリセルにおいて、ドレインサイドではなく、チャネル領域から、ＦＮトンネル現象により電子がフローティングゲート１６に注入される。それにより、メモリセルのしきい値が上昇し、書き込み状態となる。
【００５５】
次に、ステップＳ８１により書き込まれたメモリセルのしきい値が５．５Ｖ以上であるかどうかを検証するプログラムベリファイとを、８ビット単位で行う（ステップＳ８２）。全てのメモリセルのしきい値が５．５Ｖ以上であれば、消去前書き込みを終了しステップＳ８３に進む。もし１ビットでも５．５Ｖ以下のセルが発見されたらその時点で、再度書き込みパルスを印加し書き込みを行う。このパルス印加の時間は一般的に２ｍｓ程度でよい。状況に応じて２ｍｓ以外の他の時間に設定してもよい。なお、通常は、１回のパルス印加でこの消去前書き込みを終了するように設定されている。
【００５６】
消去前書き込みが終了すると、ステップＳ８３において、ブロック一括で消去パルスを印加する。パルス幅は約１０ｍｓ程度で、パルスの印加回数は約３０回とする。この消去パルスの印加で、ＦＮトンネル現象によりソースサイドから電子が引き抜かれ、消去すべきブロックのメモリセルのしきい値が３．５Ｖ以下となる。なお、ここで、パルス幅を小さく刻む理由は、そのつどベリファイを行い、オーバーイレースが生じないようにするためである。
【００５７】
次に、ステップＳ８４において、消去すべきブロック内の全メモリセルのしきい値が３．５Ｖ以下であるかどうかを検証するイレースベリファイを行う。メモリセルのしきい値が３．５Ｖ以下でなければステップＳ８３に戻り消去を続ける。一方、メモリセルのしきい値が３．５Ｖ以下となれば消去を終了させる。
【００５８】
本発明によれば、上述したコントロールゲート１８に印加する電圧の低減（従来の１８Ｖから１２Ｖまで）という効果以外に、消去前書き込みにおける書き込み電圧の印加時間の短縮にも顕著な効果が得られる。本実施形態において、消去前書き込みにおける書き込み電圧の印加時間は２ｍｓ程度である。これに対し、ホットエレクトロンを利用する先行技術１の場合は１３１ｍｓである（消去すベきブロックが６４ｋＢであり、バイト単位で消去前書き込みが行われる）。先行技術１に比べて、本発明によれば、消去前書き込みにおける書き込み電圧の印加時間が約９８％、大幅に短縮される。
【００５９】
２ｍｓという短い時間でも、図９に示されるように、消去すべきブロック内のメモリセルのしきい値の分布を所望の範囲内にすることができる。図９は、消去前書き込みにおける、書き込み電圧印加時間に対するメモリセルのしきい値の変化を示す。消去前書き込みを行う前には、ブロック内には当然、書き込み状態のメモリセル（しきい値が５．５Ｖ以上）および消去状態のメモリセル（しきい値が３．５Ｖ以下）がランダムに存在している。図９から分かるように、消去状態（四角の印）であったメモリセルは、２ｍｓ程度の消去前書き込みによりしきい値が５．５Ｖ以上に上昇し書き込み状態となっている。一方、書き込み状態（丸の印）のメモリセルは、２ｍｓ程度の消去前書き込みにより６Ｖ程度までの上昇に止まって初期の状態とはほとんど変化していない。図９の結果から、書き込み状態のメモリセルと消去状態のメモリセルがランダムに存在していても、消去前の書き込みを上記の電圧印加条件下で２ｍｓ程度行うことで、消去すべきブロック内のメモリセルのしきい値の分布は５．５Ｖ〜６．５Ｖの範囲に収まることが分かる。
【００６０】
本実施形態はＦＮトンネル現象を用いているため、消去前書き込みに費やす１セル当たりの消費電流は約１０ｐＡ程度であり、ホットエレクトロンを用いた先行技術１の場合の５００μＡと比較して、１０万倍以上減少している。これにより、大幅な低消費電力化が達成できる。
【００６１】
総括的に言えば、本発明によると、消去前の書き込み時に必要な最大電圧を低減でき、それによりトランジスタに要求される耐圧レベルを低減することが可能となり、その結果、周辺トランジスタ部の信頼性が向上する。また、消去前書き込み時間を大幅に短縮することにより、消去時間の短縮および消費電流の低減が図れる。
【００６２】
（第２の実施形態）
以下に、本発明による不揮発性半導体メモリ装置の消去方式の第２の実施形態を説明する。
【００６３】
第１の実施形態では、ソース１４ａサイドでファウラーノーデハイム（ＦＮ）トンネル現象を利用し、フローティングゲート１６から電子を引き抜くことにより消去を行っている（図１２参照）。これに対し、本実施形態においては、消去動作は、チャネル領域１４ｃサイドにおいて、ＦＮトンネル現象を利用し、フローティングゲート１６から電子を引き抜くようにしている。このことは、ソース１４ａとｐ−ウェル１２を同電位にすることで実現される。本実施形態によれば、消去時間をさらに短縮できるという効果が得られる。
【００６４】
本実施形態に用いられるメモリアレイ部およびメモリセルの構成はそれぞれ図５および図６に示すものと同様である。表４は、本実施形態の、メモリセルの書き込み、消去、消去前書き込みおよび読み出しの各モードにおいて、コントロールゲート１８、ソース・ドレイン１４、ｐ−ウェル１２、ｎ-ウェル１１および基板１０に印加する電圧を示す。
【００６５】
【表４】
【００６６】
本実施形態と第１の実施形態との差異は消去動作にのみあり、それ以外のモード（書き込み、消去前書き込みおよび読み出し）の動作は第１の実施形態の場合と同様である。以下に、消去動作について説明する。
【００６７】
消去時において、ソース１４ａ、ｐ−ウェル１２およびｎ−ウェル１１には例えば１０Ｖの正の高電圧を印加する。また、コントロールゲート１８に例えば−９Ｖの電圧を印加し、ドレイン１４ｂはオープン状態にし、ｐ−基板１０は例えば０Ｖの基準電圧にする。これにより、チャネル領域１４ｃにおいて、ＦＮトンネル現象によりフローティングゲート１６から電子が引き抜かれ、メモリセルのしきい値が３．５Ｖ以下まで低下し、消去状態となる。電子が引き抜かれる状態を図１０に示す。
【００６８】
以下に、図１１を参照しながら、本実施形態の消去方式を説明する。図１１は、消去動作のアルゴリズムを示す。
【００６９】
消去が開始されると、まず、ステップＳ１１１として、消去すべきブロック内のすべてのメモリセルを、ＦＮトンネル現象を利用する書き込み動作により、一括して書き込み状態にする。このステップにおいて、消去すべきブロックのメモリセルのコントロールゲート１８につながる全ワード線ＷＬに例えば１２Ｖの電圧を、ソース１４ａおよびメモリセルが形成されているｐ−ウェル１２には例えば−９Ｖの電圧を、ｎ−ウェル１１には例えば３Ｖの電圧を印加し、一方、ドレイン１４ｂはオープン状態とする。この−９Ｖの電圧は、消去すべきブロック内のメモリセルのソース１４ａおよびｐ−ウェル１２にのみ印加されるもので、消去されないブロック内のメモリセルのソースおよびｐ−ウェルには基準電圧（例えば、０Ｖ）が印加されている。このような電圧条件により、消去すベきブロック内のメモリセルにおいて、チャネル領域１４ｃから、ＦＮトンネル現象により電子がフローティングゲート１６に注入される。それにより、メモリセルのしきい値が上昇し、書き込み状態となる。
【００７０】
次に、ステップＳ１１１により書き込まれたメモリセルのしきい値が５．５Ｖ以上であるかどうかを検証するプログラムベリファイを、８ビット単位で行う（ステップＳ１１２）。全てのメモリセルのしきい値が５．５Ｖ以上であれば、消去前書き込みを終了しステップＳ１１３に進む。もし１ビットでも５．５Ｖ以下のセルが発見されたらその時点で、再度書き込みパルスを印加し書き込みを行う。
【００７１】
消去前書き込みが終了すると、ステップＳ１１３において、ブロック一括で消去パルスを印加する。パルスは約１００μｓ程度で、パルスの印加回数は約３０回とするので、トータルでの消去パルス幅は３ｍｓ程度となる。この消去パルスの印加で、ＦＮトンネル現象によりチャネル領域１４ｃで電子がフローティングゲート１６から引き抜かれ、消去すべきブロックのメモリセルのしきい値が３．５Ｖ以下となる。
【００７２】
次に、ステップＳ１１４において、消去すべきブロック内の全メモリセルのしきい値が３．５Ｖ以下であるかどうかを検証するイレースベリファイを行う。メモリセルのしきい値が３．５Ｖ以下でなければステップＳ１１３に戻り消去を続ける。一方、メモリセルのしきい値が３．５Ｖ以下となれば消去を終了させる。
【００７３】
本実施形態において、チャネル領域１４ｃを使ってフローティングゲート１６から電子を引き抜くので、ソースサイドで電子を引き抜く場合（第１の実施形態）におけるＢＴＢＴ電流の発生（図３を参照）はない。したがって、本実施形態によれば、比較的に大きな消去電圧の印加が可能となり、より高速な消去が実現できる。本実施形態によれば、第１の実施形態の場合の３００ｍｓ（１０ｍｓ×３０回）という長い消去パルス印加時間を短縮でき、１０ｍｓ以下のトータルの消去時間を実現できる。また、ＢＴＢＴ電流が発生しないことにより、１セル当たりで消費される電流は１０ｐＡ程度となり、ＢＴＢＴ電流が流れる従来方式での１セル当たりに消費される電流１０ｎＡと比較して、消費電力が大幅に低減できる。
【００７４】
本実施形態では、消去前の書き込みにおいて、特にしきい値の低い消去状態のメモリセルに対して、チャネル領域を用いてＦＮトンネル現象による書き込みを行っている。その後の消去動作においても、同様のチャネル領域を用いた消去がなされている。このように、フローテイングゲートにおいて、電子の注入と引き抜きという双方向のやり取りが行うようになっている。この双方向の電子のやり取りはメモリセルの信頼性を向上させるのに役立つといわれている（IElCE Trans.Electron.VolE79-C1996,pp832、“A Novel Programming Method Using a Reverse Polarity Pulse in Flash EEPROMs”を参照）。このため、第２の実施形態によれば、従来方式や第１の実施形態の方式に比較して、さらにメモリセルの信頼性が向上する可能性が大きい。
【００７５】
以上のように、本実施形態によると、消去時間が短縮し、消費電流が低減し、メモリセルの信頼性が向上する。さらに、第１の実施形態と同様に、消去前の書き込み時に必要な最大電圧を低減することで、トランジスタに要求される耐圧レベルを低減でき、周辺トランジスタ部における素子信頼性の向上が実現できる。
【００７６】
【発明の効果】
本発明によれば、メモリセルをトリプルウェル構造の第２のウェル１２上に形成し、かつ第２のウェル１２を第１のウェル１１により基板１０から絶縁することにより、コントロールゲートに印加する電圧を低減する。例えば、第２のウェルを負の電圧にすることで、メモリセルのコントロールゲート１８に印加する正の電圧を実質的に下げるようにしている。この構成により、ワード線の出力段のトランジスタとして高耐圧用のものを使用する必要がなく、出力段トランジスタのレイアウト面積を縮小できる。このレイアウト面積の縮小は、規則性を持った配列でアレイ化されているメモリセルアレイ部をもつ不揮発性半導体メモリ全体の設計を容易にする。素子動作に用いる印加電圧の低減により、外部からの電圧を昇圧して高電圧を作るための内蔵のチャージポンプ回路のレイアウト面積の縮小も可能となる。効率が悪いチャージポンプ回路の占める面積の縮小は、不揮発性半導体メモリ全体のチップ面積の縮小に大きく寄与する。なお、素子動作に用いる印加電圧の低減は、不揮発性半導体メモリの信頼性の向上にもつながる。
【００７７】
また、消去前の書き込みに、１セルあたりの消費電流の低い、ＦＮトンネル現象による書き込みを採用するため、消去前書き込みの高速化および消費電力の低減が期待できる。なお、１セルあたりの消費電流が低くなると、書き込みに用いる印加電圧を作るチヤージポンプの負担が軽くなり、ＩＣチップ内の配線の電流許容値などにも余裕を与えることができる。これにより、不揮発性半導体メモリ全体の設計が容易になる。
【００７８】
また、消去前の書き込みにおいて、チャネル領域でのＦＮトンネル現象を用いるため、チャネルホットエレクトロンの発生を行うための電流消費がなく、より低い消費電力および、一括書き込みによる消去動作の高速化が図れる。
【００７９】
また、第１のウェル１１により第２のウェル１２と基板１０とを絶縁することにより基板を基準電位に維持することができるため、チャージポンプによる各種電圧を安定して作り出すことができる。なお、基板をｐ−基板に、第１のウェルをｎ−ウェルに、第２のウェルをｐ−ウェルにすることで、一般的に市場に出回っているｐ−基板（ウェハ）を使用することができ、従来通りのプロセスにて素子を製造でき、製造コストがアップすることはない。
【００８０】
なお、消去時において、ソースサイドの限られた領域でＦＮトンネル現象を発生させる場合は、ソース電圧は比較的低い値にすることができる。一方、消去を、チャネル領域におけるＦＮトンネル現象によりフローティングゲートから電子を引き抜くことで行う場合は、ＢＴＢＴ電流が発生する問題がなく、消費電力の低減と、高電圧印加による高速化が図れる。さらに、上述した消去前の書き込みの場合と同様に、電子のやり取りをフローティングゲートとチャネル領域の間で行うことで、メモリセルの信頼性の向上が期待できる。
【図面の簡単な説明】
【図１】従来の不揮発性半導体メモリ装置のセル構造の断面図。
【図２】不揮発性半導体メモリ装置のメモリセルのしきい値状態を示す図。
【図３】不揮発性半導体メモリ装置の消去動作を示す図。
【図４】従来の不揮発性半導体メモリ装置の消去方式の消去アルゴリズムを示す図。
【図５】本発明に用いられる不揮発性半導体メモリ装置のメモリアレイ部の平面構成を示す図。
【図６】本発明に用いられる不揮発性半導体メモリ装置のセル構造の断面図。
【図７】本発明の不揮発性半導体メモリ装置の消去方式による消去前書き込み動作を示す図。
【図８】本発明の第１の実施形態による不揮発性半導体メモリ装置の消去方式の消去アルゴリズムを示す図。
【図９】本発明における、消去前書き込みの書き込み電圧印加時間に対するメモリセルのしきい値の変化を示す図。
【図１０】本発明の第２の実施形態による不揮発性半導体メモリ装置の消去方式の消去動作を示す図。
【図１１】その消去アルゴリズムを示す図。
【図１２】本発明の第１の実施形態による不揮発性半導体メモリ装置の消去方式の消去動作を示す図。
【符号の説明】
１０ 基板
１１ ｎ-ウェル（第１のウェル）
１２ ｐ-ウェル（第２のウェル）
１４ａ ソース
１４ｂ ドレイン
１４ｃ チャネル領域
１５ トンネル酸化膜
１６ フローティングゲート（浮遊ゲート）
１７ 層間絶縁膜
１８ コントロールゲート（制御ゲート）
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置の消去方式に関し、特にチャネルホットエレクトロンによる書き込み方式を用いる不揮発性半導体メモリ装置の消去方式に関する。
【０００２】
【従来の技術】
従来、一般的に最も用いられている不揮発性半導体メモリ（フラッシュメモリ）として、ＥＴＯＸ（EPROM Thin Oxide、インテルの登録商標）型不揮発性半導体メモリがある。特公平６−８２８４１号公報（先行技術１）にこのタイプの不揮発性半導体メモリが開示されている。図１を参照しながら、ＥＴＯＸ型不揮発性半導体メモリのセル構成を説明する。この不揮発性半導体メモリのセルは、基板１０上にソース１４ａおよびドレイン１４ｂが形成され、ソース１４ａとドレイン１４ｂの間のチャネル領域１４ｃの上には、トンネル酸化膜１５を介してフローティングゲート（浮遊ゲート）１６が設けられ、さらにその上に、層間絶縁膜１７を介してコントロールゲート（制御ゲート）１８が形成されている。
【０００３】
ＥＴＯＸ型不揮発性半導体メモリの動作原理を以下に説明する。表１は、メモリセルの書き込み、消去および読み出しの各モードにおいて、コントロールゲート１８、ソース・ドレイン１４および基板１０に印加する電圧を示す。
【０００４】
【表１】
書き込み（プログラム）時において、書き込みを行うメモリセルに対し、コントロールゲート１８に例えば１０Ｖの電圧を、ソース１４ａに例えば０Ｖの基準電圧を、ドレイン１４ｂには例えば６Ｖの電圧を印加する。これにより、チャネル領域１４ｃで１セル当たり５００μＡの大電流が流れ、ドレイン１４ｂサイドにおける電界の高い部分で、チャネルホットエレクトロン（以下、ＣＨＥと呼ぶ）が発生する。ＣＨＥは、基本的にはチャネルを流れる電子で、高電界により発生するエネルギーの高い電子である。ＣＨＥがトンネル酸化膜のエネルギー障壁を飛び越えてフローティングゲート１６に注入されることにより、メモリセルのしきい値が上昇する。なお、書き込みを行わないメモリセル（非選択メモリセル）のドレインは、基準電圧（例えば０Ｖ）にしておく。上記のように書き込まれたメモリセルは、図２におけるプログラム状態（ａ）のように５．５Ｖ以上のしきい値を有する。図２に示されるように、しきい値の電圧が３．５Ｖ以下のメモリセルが消去（イレース）状態となり、５．５Ｖ以上のメモリセルが書き込み（プログラム）状態となる。
【０００６】
消去（イレース）時においては、コントロールゲート１８に例えば−９Ｖの電圧、ソース１４ａに例えば６Ｖの電圧を印加することで、ソース１４ａサイドでフローティングゲート１６から電子が引き抜かれ、しきい値が低下する。この場合のしきい値状態は図２のイレース状態（ｂ）に当たり、消去が行われたメモリセルのしきい値は３．５Ｖ以下となる。
【０００７】
上記のソースサイドで電子を引き抜く際の動作の状態を図３に示す。図３に示すように、イレース時には、ＢＴＢＴ（Band To Band Tunneling）電流が流れる。この電流の流れと同時にホットホールおよびホットエレクトロンが発生する。そのうち、ホットエレクトロンはドレインに流れてしまうが、ホットホールは、トンネル酸化膜側へ引かれ、トンネル酸化膜内にトラップされる。このトラップが信頼性を悪化させると一般的に言われている。
【０００８】
上記のように書き込みまたは消去がなされたメモリセルの読み出し（リード）は、コントロールゲート１８に５Ｖの電圧を、ドレイン１４ｂに１Ｖの電圧を印加し、ソース１４ａを０Ｖの電位にすることで行う。このような電圧条件の下で、メモリセルに記憶されているデータが消去状態の場合、メモリセルのしきい値が３．５Ｖ以下であるためメモリセルに電流が流れ、図示していないがドレインに接続されたセンス回路にて電流を検出し、消去状態“１”と判定する。メモリセルに記憶されているデータが書き込み状態の場合、メモリセルのしきい値が５．５Ｖ以上であるためメモリセルには電流は流れず、上記のセンス回路にて書き込み状態“０”と判定される。
【０００９】
このような動作原理により、書き込み、消去、読み出しが行われるが、実際のデバイスでは、消去はブロック単位、例えば６４ｋＢと比較的大きな単位で行われ、さらに、その消去されるべきブロック内のメモリセルのしきい値は、プログラム状態のものもあればイレース状態のものもあるため、図４に示すような複雑なアルゴリズムを用いて消去を行う必要がある（特開平９−３２０２８２号公報）。
【００１０】
図４に示される消去方法について説明する。消去が開始されると、まず、１つのブロック内のすべてのメモリセルを、通常の書き込み動作（ＣＨＥによる書き込み方式）により書き込み状態にする（ステップＳ１）。
【００１１】
次に、ステップＳ１により書き込まれたメモリセルのしきい値が５．５Ｖ以上であるかどうかを検証するプログラムベリファイを、８ビット単位で行う（ステップＳ２）。メモリセルのしきい値が５．５Ｖ以上でなければステップＳ１に戻り書き込みを続ける。一方、メモリセルのしきい値が５．５Ｖ以上となればステップＳ３に進む。
【００１２】
ステップＳ３において、ブロック一括で消去パルスを印加する。ソースサイドから電子を引き抜きメモリセルのしきい値を下げることにより、消去が行われる。次に、ステップＳ４において、ブロック内の全メモリセルのしきい値が３．５Ｖ以下であるかどうかを検証するイレースベリファイを行う。メモリセルのしきい値が３．５Ｖ以下でなければステップＳ３に戻り消去を続ける。一方、メモリセルのしきい値が３．５Ｖ以下となれば消去を終了させる。
【００１３】
図４の消去方法から分かるように、イレース後のしきい値の分布をできるだけタイトに、すなわち分布の幅を狭くし、かつオーバーイレースセル（しきい値が０Ｖ以下となるセル）をなくすために、まず全てのセルを書き込み状態にしている。この書き込みは、通常のプログラム動作により、８個のメモリセルに対して同時に行なうことができる。１つのメモリセルの書き込み時間が２μｓとすると、この書き込み動作にかかる時間は以下の通りである。
【００１４】
２μｓ×６４ｋＢ÷８＝１３１ｍｓ
この時間は、消去の総合時間を６００ｍｓとすると、その約２０％を占めることになる。１３１ｍｓという時間は５Ｖの電源を用いる場合の値であり、３Ｖの電源の場合になると、消去前書き込み時間は２６２ｍｓとなる。３Ｖの電源の場合、消去前書き込み用電圧、例えば、コントロールゲートの印加電圧を電源電圧から昇圧するチャージポンプの能力が低いため、消去前書き込みは４ビット単位でしか行えず、その結果、消去前書き込み時間がこのように長くなる。低電圧化が進行するにつれて、この消去前書き込み時間の長さの問題は非常に顕著となる。
【００１５】
また、ステップＳ２のベリファイについて、１セル当り１００ｎｓで８ビット単位で行なうので、このベリファイに必要な時間は、
１００ｎｓ×６４ｋＢ÷８＝６．６ｍｓ
程度になる。８ビット単位のベリファイなので消費電流も多い。さらに、ステップＳ３の消去パルス印加については、従来の方式によれば、前述したようにＢＴＢＴ電流が発生し、比較的大きな電流が流れる。この消去パルス印加のトータル時間は３００ｍｓ程度であり、消費電流は、１セル当り１０ｎＡで６４ｋＢでは
１０ｎＡ×６４ＫＢ＝５．２４ｍＡ
となる。なお、書き込みは、チャネルホットエレクトロンを用いるので、１セル当りの書き込み電流のピーク値が５００ｕＡとなり、非常に多くの電流を消費することになる。
【００１６】
図４の消去方式について、パルス印加のトータル時間を短縮する方法として、イレースパルス印加時のソースに印加する電圧を高くすることが考えられる。しかしながら、ソースの電圧を高めるとＢＴＢＴ電流が多くなり、トンネル酸化膜にトラップされるホールが増加し、信頼性が劣化する。したがって、ソースの電圧はこれ以上高めることができず、そのため消去速度もこれ以上高めることができない。
【００１７】
以上に示したように、従来のＥＴＯＸ型のフラッシュメモリにおける主な問題点として、まず（１）消去速度が遅いということがある。消去パルス印加前に行なうブロック内の全ビットのプログラム（消去前の書き込み）に時間がかかり、消去パルス印加の時間を短縮することができない。その次に、（２）消費電流が多いということが挙げられる。消去パルス印加前に行なうブロック内全ビットの消去前書き込みにチャネルホットエレクトロンを用いるので、消費電流が多くなる。また、消去パルス印加時にＢＴＢＴ電流が流れるため、消費電流がさらに多くなる。その他、消去前書き込みの後のベリファイにおいても、多くの電流が消費される。
【００１８】
これらの問題を解決する１つの手段として、特開平６−９６５９２号公報（先行技術２）に開示されている方式がある。この方式によれば、消去前の書き込みにファウラーノーデハイム（Fowler-NordheimまたはＦＮ）トンネル現象を利用し、１回の書き込みで全メモリセルを書込むようになっている。この方式に用いられるメモりセルは、図１に示すものと同様である。メモリセルの書き込み、消去、消去前書き込みおよび読み出しの各モードにおいて、コントロールゲート１８、ソース・ドレイン１４および基板１０に印加する電圧を表２に示す。
【００１９】
【表２】
表２から分かるように、消去前の書き込み時、コントロールゲートには高電圧（１８Ｖ）を印加している。これにより、ソースサイドとフローティングゲートとの間に高電界が発生し、ソースサイドから電子がフローティングゲートへ注入される。この方式では、消去前書き込みにＦＮトンネル現象を用いることにより、１セル当たりに消費される電流は１０ｐＡと非常に小さい。したがって、チャージポンプの能力や１Ｃ内の配線の電流許容値などを考慮しても、１ブロック内の複数のメモリセルに対して同時に書き込みを行うことが可能であり、消去前書き込みに所要な時間を短縮できる。
【００２１】
【発明が解決しようとする課題】
しかしながら、先行技術２の方式においては次のような問題点がある。コントロールゲートに接続されるワード線に印加される電圧が１８Ｖと非常に高いことにより、ワード線の出力段のトランジスタとして高耐圧用のものを用いる必要がある。そのため、トランジスタが占める面積が大きくなり、結果としてそのレイアウト面積が増加してしまう。また、１８Ｖという電圧は実際の通常動作で用いられる電圧より高いので、この高電圧を生成するために、デバイス内に設けられる昇圧用チャージポンプがより複雑な構成となり、その占める面積も大きくなる。このこともレイアウト面積を増加させる。さらに、高い電圧を用いることで、周辺回路のトランジスタが与えられるストレスが大きくなり、デバイスの信頼性が劣化するおそれがある。
【００２２】
本発明は、上記事情に鑑みてなされたものであって、その目的とするところは、消去前書き込みにおいてコントロールゲートに印加する電圧を低減できる、不揮発性半導体メモリ装置の消去方式を提供することにある。
【００２３】
【課題を解決するための手段】
本発明による不揮発性半導体メモリ装置の消去方式は、第１の導電型の基板上に形成された第２の導電型の第１のウェルと、該第１のウェルにより該基板から電気的に分離された状態で該第１のウェル上に形成された第１の導電型を有する第２のウェルと、該第２ウェルにマトリクス状に配列された状態で設けられた複数の電界効果トランジスタによって構成されてそれぞれが電気的に情報の書き込みおよび消去が可能になった複数のメモリセルのブロックとを備え、該ブロックの前記各メモリセルは、前記第２ウェル内に形成されたドレインおよびソースと、該ドレインおよびソース間の前記第２ウェルによって形成されたチャネル領域と、該チャネル領域上にトンネル酸化膜を介して設けられた浮遊ゲートおよび制御ゲートとをそれぞれ有し、前記メモリセルにデータの書き込みを行う場合に、該当メモリセルの前記制御ゲートに正の第１電圧を印加し、該当メモリセルの前記ドレインに前記第１電圧よりも低い第２電圧を印加し、該当メモリセルの前記ソースおよび前記第２のウェルにそれぞれ基準電圧を印加し、前記第１ウェルに前記第２電圧よりも低い正の第３電圧を印加して、チャネルホットエレクトロンを該当メモリセルの前記フローティングゲートに注入して該当メモリセルのしきい値を上昇させるようになった不揮発性半導体メモリ装置の消去方式であって、前記ブロック内におけるすべてのメモリセルの前記各制御ゲートに負の第４電圧を印加し、前記各ソースおよび前記第１のウェルおよび前記第２のウェルにそれぞれ前記第１電圧と同じ正の第５電圧を印加し、前記ドレインをオープンにして、ファウラ−ノーデハイムトンネル現象により、前記各チャネル領域から前記各浮遊ゲートの電子をそれぞれ引き抜くことによってしきい値を下げて、該ブロック内のすべてのメモリセルに対し一括消去を行う構成であり、該一括消去に先立って、前記ブロック内におけるすべてのメモリセルの前記各制御ゲートに前記第１電圧よりも高い正の第６電圧を印加し、前記各ソースおよび前記第２のウェルには前記第４電圧と同じ負の第７電圧を印加し、前記第１のウェルには前記第３電圧と同じ正の第８電圧を印加し、前記ドレインをオープンにして、ファウラ−ノーデハイムトンネル現象により前記ブロックにおける全てのメモリセルの前記各浮遊ゲートに前記各チャネル領域から電子を注入してしきい値を上げることで消去前書き込みを行うことを特徴とする。
【００２８】
【発明の実施の形態】
以下に、図面を参照しながら、本発明による不揮発性半導体メモリ装置の消去方式について説明する。
【００２９】
まず、本発明に用いられる不揮発性半導体メモリ装置を説明する。図５はそのメモリアレイ部の１例の平面構成を示す。
【００３０】
このメモリアレイ部は、電気的に情報の書き込みおよび消去が可能な複数のメモリセルＭＣがマトリクス状に配列されているメモリセルアレイ５０を備えている。メモリセルＭＣは、後で詳細に説明するように、ソース１４ａ/ドレイン１４ｂ、フローティングゲート１６（図５では不図示）およびコントロールゲート１８を含む電界効果トランジスタによりそれぞれ構成されている。
【００３１】
図５のメモリアレイ部は、さらに、ワード線ＷＬを介してメモリセルＭＣのコントロールゲート１８に電圧信号を与えるためのワードデコーダ５２、およびビット線ＢＬを介してメモリセルＭＣのドレイン１４ｂに電圧信号を供給するためのコラムデコーダ５４を備えている。この例において、ワード線ＷＬ１、ＷＬ２、......、ＷＬｍはｍ本（例えば、ｍ＝２０４８）となり、このワード線１本当たりにｎ個（例えば、ｎ＝５１２）のメモリセルＭＣのコントロールゲート１８がつながっている。
【００３２】
複数のメモリセルＭＣは１以上のブロック１、......、ブロックｋ（ｋ=１、２、３、......）に分割されており、各ブロックは、ワード線ＷＬ１、......、ＷＬｍに接続されている複数個（ｉ×ｍ個）のメモリセルＭＣにより構成される。ブロック１のメモリセルＭＣについて、メモリセルＭＣｘ１（ここではｘ＝１〜ｍ）のドレイン１４ｂはビット線ＢＬ１１に接続され、メモリセルＭＣｘ２のドレイン１４ｂはビット線ＢＬ１２に接続される。同様に、メモリセルＭＣｘｉのドレイン１４ｂはビット線ＢＬ１ｉに接続される。他のブロックのメモリセルＭＣも、ブロック１と同じ形でワード線ＷＬおよびビット線ＢＬに接続されている。なお、図５の例ではビット線ＢＬ毎にメモリセルＭＣをまとめてブロック分割を行っているが、ワード線ＷＬ毎にメモリセルＭＣをまとめてブロック分割をしてもよく、さらにこの２種類の分割を組み合わせてもよい。
【００３３】
各ブロック内のメモリセルＭＣのソース１４ａは、互いに電気的に接続されるように共通ソース線ＳＬ1、......、ＳＬｋに繋がっている。共通ソース線ＳＬは、それぞれの各ブロックに設けられている消去回路５６（１）、......５６（ｋ）に接続されている。消去すべきブロックは入力される消去信号Ｅにより選択され、それに対応する消去回路５６によりブロック内のメモリセルＭＣのソースに所定の消去電圧が印加され、ブロック内で一括して消去が行われる。なお、消去は１つのブロックに対して行ってもよく、複数またはすべてのブロックに対して行ってもよい。
【００３４】
ワードデコーダ５２には上位アドレス信号Ａy＋１〜Ａｚ（例えば、ｚ＝１６）が入力される。アドレス信号がワードデコーダ５２によりデコードされることで、所望の一本のワード線ＷＬが選択される。一方、コラムデコーダ５４にはデータ（例えば、８ビットであればＤ０〜Ｄ７）と下位アドレス信号Ａ０〜Ａｙ（例えば、ｙ＝５）が入力される。コラムデコーダ５４は、下位アドレス信号をデコードすることで所望のビットＢＬを選択し、書き込み時はデータを選択されたビット線ＢＬに出力し、読み出し時には選択されたビット線ＢＬに１Ｖの電圧を印加する。それと共に、コラムデコーダ５４内に設けられているセンス回路（不図示）にてビット線ＢＬの電位を検出し、データが読み出される。また、消去動作時には、コラムデコーダ５４の出力をハイインピーダンスにすることで、ビット線ＢＬをオープン状態にする。
【００３５】
以下に、図６を参照しながら、本発明におけるメモリセルＭＣの構成を説明する。図６は図５における線ＶＩ-ＶＩに沿った断面図である。
【００３６】
メモリセルＭＣは電界効果トランジスタにより構成されている。より詳細には図６に示されるように、メモリセルＭＣは、基板１０上にソース１４ａおよびドレイン１４ｂが形成され、ソース１４ａとドレイン１４ｂの間のチャネル領域１４ｃの上には、トンネル酸化膜１５を介してフローティングゲート（浮遊ゲート）１６が設けられ、さらにその上に、層間絶縁膜１７を介してコントロールゲート（制御ゲート）１８が形成されている。複数の上記のようなメモリセルＭＣが１つのブロックを構成し、それらのソースは互いに電気的に接続されるように共通に繋がっている。
【００３７】
１つのブロック内の複数のメモリセルＭＣは、基板１０上に形成されたｐ-ウェル１２（第２のウェル）に形成され、ｐ-ウェル１２は、ｎ−ウェル１１（第１のウェル）により基板１０と電気的に分離されている。このような構造を、以下ではトリプルウェル構造と称する。トリプルウェル構造はブロック毎に形成され、異なるブロックの間は互いに電気的に絶縁されている。なお、消去を一括に行う１ブロックが第１のウェル１１で取り囲まれた構成となっているが、第１のウェル１１を形成することによるレイアウト面積の増加はそれほど大きくなく、不揮発性半導体メモリ装置全体にとっては特に問題にはならない。
【００３８】
本発明は、このような、メモリセルＭＣが形成されているｐ-ウェル１２（第２のウェル）がｎ−ウェル１１（第１のウェル）によりｐ-基板１０から電気的に分離されている構成を利用し、消去前書き込みにおいて、消去すべきブロック内のメモリセルの制御ゲートに第１の電圧（例えば正の電圧）を印加し、第２のウェルには第１の電圧と反対の極性の第２の電圧（例えば負の電圧）を印加するようにしている。本発明によれば、ｐ−基板１０を基準電圧に維持したまま、第２のウェルの電位を下げることができる。このことにより、消去前書き込み時に制御ゲートに印加される電圧を、従来の方式に比べて大幅に低減することができる。
【００３９】
以下に、本発明による不揮発性半導体メモリ装置の消去方式を詳細に説明する。
【００４０】
（第１の実施形態）
表３を参照しながら、図６のメモリセルＭＣによる書き込み、消去および読み込みの各モードのセル動作原理を説明する。表３は、メモリセルの書き込み、消去、消去前書き込みおよび読み出しの各モードにおいて、メモリセルＭＣの各部分に印加する電圧を示す。
【００４１】
【表３】
書き込み（プログラム）時において、書き込みを行うメモリセルに対し、コントロールゲート１８に例えば１０Ｖの電圧を、ｎ-ウェル１１には例えば３Ｖの電圧を、ドレイン１４ｂには例えば６Ｖの電圧を印加し、一方、ソース１４ａ、ｐ-ウェル１２およびｐ-基板１０には例えば０Ｖの基準電圧を印加する。なお、書き込みを行わないメモリセル（非選択メモリセル）のドレインは、基準電圧（例えば０Ｖ）にしておく。
【００４３】
このような電圧印加により、チャネル領域１４ｃで１セル当たり５００μＡの大電流が流れ、ドレイン１４ｂサイドにおける電界の高い部分で、チャネルホットエレクトロン（ＣＨＥ）が発生する。ＣＨＥがトンネル酸化膜１５のエネルギー障壁を飛び越えてフローティングゲート１６に注入されることにより、メモリセルのしきい値が上昇する。上記のように書き込まれたメモリセルは、図２におけるプログラム状態（ａ）のように５．５Ｖ以上のしきい値を有し、書き込み状態となる。
【００４４】
消去（イレース）時においては、コントロールゲート１８に例えば−９Ｖの電圧、ソース１４ａに例えば６Ｖの電圧を印加し、ドレインはオープン状態にする。一方、ｎ−ウェル１１には例えば３Ｖの電圧を印加し、ｐ−ウェル１２およびｐ−基板１０は例えば０Ｖの基準電圧にする。これにより、ソース１４ａサイドでファウラーノーデハイム（Fowler-NordheimまたはＦＮ)トンネル現象によりフローティングゲート１６から電子が引き抜かれ、しきい値が３．５Ｖ以下まで低下し、メモリセルが消去状態（図２のイレース状態（ｂ））となる。電子が引き抜かれる状態を図１２に示す。
【００４５】
上記のように書き込みまたは消去がなされたメモリセルの読み出し（リード）においては、コントロールゲート１８に５Ｖの電圧、ドレイン１４ｂに１Ｖの電圧を印加し、ソース１４ａを０Ｖの電位にし、さらにｎ−ウェル１１には例えば３Ｖの電圧を印加し、ｐ−ウェル１２およびｐ−基板１０は例えば０Ｖの基準電圧にする。このような電圧条件の下で、メモリセルに記憶されているデータが消去状態の場合、メモリセルのしきい値が３．５Ｖ以下であるためメモリセルに電流が流れ、図示していないがドレインに接続されたセンス回路にて電流を検出し、消去状態“１”と判定する。メモリセルに記憶されているデータが書き込み状態の場合、メモリセルのしきい値が５．５Ｖ以上であるためメモリセルには電流は流れず、上記のセンス回路にて書き込み状態“０”と判定される。
【００４６】
次に、上記の消去動作の前に行う消去前書き込みについて、図７を参照しながら説明する。図７は図６における１メモリセルに対応する部分を示している。
【００４７】
消去前書き込みが開始されると、コントロールゲート１８に例えば１２Ｖの電圧を、ソース１４ａおよびｐ−ウェル１２には例えば−９Ｖの電圧を印加し、ドレイン１４ｂはオープン状態とする。一方、ｎ−ウェル１１は例えば３Ｖの電位にすることでｐ−ウェル１２とｐ−基板１０間を電気的に分離し、ｐ−基板１０を基準電圧に維持する。このような電圧条件により、ソースサイドではなく、図７に示されるように、チャネル領域１４ｃにおいてＦＮトンネル現象により、電子がフローティングゲート１６に注入され、メモリセルのしきい値が上昇し書き込み状態となる。ＦＮトンネル現象による消去前書き込みを実現するためには、厚さ８０〜１１０Åのトンネル酸化膜１５を用いる場合、コントロールゲート１８と第２のウェル１２との電位差は１６〜２１Ｖにすることが好ましい。例えば、トンネル酸化膜１５の厚さが１１０Åのとき、コントロールゲート１８の電圧は１２Ｖにし、第２のウェル１２の電圧は−９Ｖにすればよい。
【００４８】
このように、本発明においては、メモリセルにトリプルウェル構造を用い、ｐ−ウェル１２とｐ−基板１０とを電気的に分離することにより、ｐ−基板１０を基準電圧に維持したまま、ｐ−ウェル１０の電位を下げるようにしている。その結果、消去前書き込み時にコントロールゲート１８に印加される電圧を、先行技術２の場合の１８Ｖから１２Ｖに低減することができる。このため、使用されるトランジスタに要求される耐圧レベルを低減でき、素子信頼性を向上することができる。また、高い印加電圧を使わないことにより、チャージポンプ回路などの周辺回路の負担が低く、消費電力の低減にもつながる。
【００４９】
また、コントロールゲート１８に印加される電圧の低減は、その電圧を生成するための高電圧発生用チャージポンプのレイアウト面積の低減にもつながる。コントロールゲート１８に印加されるような高電圧は、通常、不揮発性半導体メモリの内部のチャージポンプ回路により電源電圧から昇圧して作られている。チャージポンプ回路は一般的に効率が悪く、レイアウト面積が大きくなる傾向がある。コントロールゲート１８に印加される電圧が低減されれば、高電圧発生用チャージポンプの必要なレイアウト面積が小さくなり、そのため、不揮発性半導体メモリチップ全体の面積も縮小できる。
【００５０】
また、ｎ-ウェル１１（第１のウェル）によりｐ-ウェル１２（第２のウェル）と基板１０とを絶縁することにより、基板１０を基準電位にすることができるため、チャージポンプ回路による各種電圧を安定して作り出すことができる。
【００５１】
さらに、複数のメモリセル（例えば、６４ｋＢ）により構成されるブロックに対して、消去すべきブロックのみについて消去前の書き込みを行うため、全ブロックのメモリセルを一旦消去して再度書き込む必要はなく効率的である。
【００５２】
以上に説明した消去前書き込みを包含する消去方式について、図８を参照しながら説明する。図８は、消去動作のアルゴリズムを示す。
【００５３】
消去が開始されると、まず、ステップＳ８１として、消去すべきブロック内のすべてのメモリセルを、上述したＦＮトンネル現象を利用する書き込み動作により、一括して書き込み状態にする。このステップにおいて、消去すべきブロックのメモリセルのコントロールゲート１８につながる全ワード線ＷＬに例えば１２Ｖの電圧を、ソース１４ａおよびメモリセルが形成されているｐ−ウェル１２には例えば−９Ｖの電圧を、ｎ−ウェル１１には例えば３Ｖの電圧を印加し、一方、ドレイン１４ｂはオープン状態とする。この−９Ｖの電圧は、消去すべきブロック内のメモリセルのソース１４ａおよびｐ−ウェル１２にのみ印加されており、消去されないブロック内のメモリセルのソースおよびｐ−ウェルには基準電圧（例えば、０Ｖ）が印加されている。なお、消去前の書き込みにおける電圧の印加時間は、表３に記載の電圧印加条件では２ｍｓ程度である。
【００５４】
このような電圧印加により、消去すベきブロック内のメモリセルにおいて、ドレインサイドではなく、チャネル領域から、ＦＮトンネル現象により電子がフローティングゲート１６に注入される。それにより、メモリセルのしきい値が上昇し、書き込み状態となる。
【００５５】
次に、ステップＳ８１により書き込まれたメモリセルのしきい値が５．５Ｖ以上であるかどうかを検証するプログラムベリファイとを、８ビット単位で行う（ステップＳ８２）。全てのメモリセルのしきい値が５．５Ｖ以上であれば、消去前書き込みを終了しステップＳ８３に進む。もし１ビットでも５．５Ｖ以下のセルが発見されたらその時点で、再度書き込みパルスを印加し書き込みを行う。このパルス印加の時間は一般的に２ｍｓ程度でよい。状況に応じて２ｍｓ以外の他の時間に設定してもよい。なお、通常は、１回のパルス印加でこの消去前書き込みを終了するように設定されている。
【００５６】
消去前書き込みが終了すると、ステップＳ８３において、ブロック一括で消去パルスを印加する。パルス幅は約１０ｍｓ程度で、パルスの印加回数は約３０回とする。この消去パルスの印加で、ＦＮトンネル現象によりソースサイドから電子が引き抜かれ、消去すべきブロックのメモリセルのしきい値が３．５Ｖ以下となる。なお、ここで、パルス幅を小さく刻む理由は、そのつどベリファイを行い、オーバーイレースが生じないようにするためである。
【００５７】
次に、ステップＳ８４において、消去すべきブロック内の全メモリセルのしきい値が３．５Ｖ以下であるかどうかを検証するイレースベリファイを行う。メモリセルのしきい値が３．５Ｖ以下でなければステップＳ８３に戻り消去を続ける。一方、メモリセルのしきい値が３．５Ｖ以下となれば消去を終了させる。
【００５８】
本発明によれば、上述したコントロールゲート１８に印加する電圧の低減（従来の１８Ｖから１２Ｖまで）という効果以外に、消去前書き込みにおける書き込み電圧の印加時間の短縮にも顕著な効果が得られる。本実施形態において、消去前書き込みにおける書き込み電圧の印加時間は２ｍｓ程度である。これに対し、ホットエレクトロンを利用する先行技術１の場合は１３１ｍｓである（消去すベきブロックが６４ｋＢであり、バイト単位で消去前書き込みが行われる）。先行技術１に比べて、本発明によれば、消去前書き込みにおける書き込み電圧の印加時間が約９８％、大幅に短縮される。
【００５９】
２ｍｓという短い時間でも、図９に示されるように、消去すべきブロック内のメモリセルのしきい値の分布を所望の範囲内にすることができる。図９は、消去前書き込みにおける、書き込み電圧印加時間に対するメモリセルのしきい値の変化を示す。消去前書き込みを行う前には、ブロック内には当然、書き込み状態のメモリセル（しきい値が５．５Ｖ以上）および消去状態のメモリセル（しきい値が３．５Ｖ以下）がランダムに存在している。図９から分かるように、消去状態（四角の印）であったメモリセルは、２ｍｓ程度の消去前書き込みによりしきい値が５．５Ｖ以上に上昇し書き込み状態となっている。一方、書き込み状態（丸の印）のメモリセルは、２ｍｓ程度の消去前書き込みにより６Ｖ程度までの上昇に止まって初期の状態とはほとんど変化していない。図９の結果から、書き込み状態のメモリセルと消去状態のメモリセルがランダムに存在していても、消去前の書き込みを上記の電圧印加条件下で２ｍｓ程度行うことで、消去すべきブロック内のメモリセルのしきい値の分布は５．５Ｖ〜６．５Ｖの範囲に収まることが分かる。
【００６０】
本実施形態はＦＮトンネル現象を用いているため、消去前書き込みに費やす１セル当たりの消費電流は約１０ｐＡ程度であり、ホットエレクトロンを用いた先行技術１の場合の５００μＡと比較して、１０万倍以上減少している。これにより、大幅な低消費電力化が達成できる。
【００６１】
総括的に言えば、本発明によると、消去前の書き込み時に必要な最大電圧を低減でき、それによりトランジスタに要求される耐圧レベルを低減することが可能となり、その結果、周辺トランジスタ部の信頼性が向上する。また、消去前書き込み時間を大幅に短縮することにより、消去時間の短縮および消費電流の低減が図れる。
【００６２】
（第２の実施形態）
以下に、本発明による不揮発性半導体メモリ装置の消去方式の第２の実施形態を説明する。
【００６３】
第１の実施形態では、ソース１４ａサイドでファウラーノーデハイム（ＦＮ）トンネル現象を利用し、フローティングゲート１６から電子を引き抜くことにより消去を行っている（図１２参照）。これに対し、本実施形態においては、消去動作は、チャネル領域１４ｃサイドにおいて、ＦＮトンネル現象を利用し、フローティングゲート１６から電子を引き抜くようにしている。このことは、ソース１４ａとｐ−ウェル１２を同電位にすることで実現される。本実施形態によれば、消去時間をさらに短縮できるという効果が得られる。
【００６４】
本実施形態に用いられるメモリアレイ部およびメモリセルの構成はそれぞれ図５および図６に示すものと同様である。表４は、本実施形態の、メモリセルの書き込み、消去、消去前書き込みおよび読み出しの各モードにおいて、コントロールゲート１８、ソース・ドレイン１４、ｐ−ウェル１２、ｎ-ウェル１１および基板１０に印加する電圧を示す。
【００６５】
【表４】
本実施形態と第１の実施形態との差異は消去動作にのみあり、それ以外のモード（書き込み、消去前書き込みおよび読み出し）の動作は第１の実施形態の場合と同様である。以下に、消去動作について説明する。
【００６７】
消去時において、ソース１４ａ、ｐ−ウェル１２およびｎ−ウェル１１には例えば１０Ｖの正の高電圧を印加する。また、コントロールゲート１８に例えば−９Ｖの電圧を印加し、ドレイン１４ｂはオープン状態にし、ｐ−基板１０は例えば０Ｖの基準電圧にする。これにより、チャネル領域１４ｃにおいて、ＦＮトンネル現象によりフローティングゲート１６から電子が引き抜かれ、メモリセルのしきい値が３．５Ｖ以下まで低下し、消去状態となる。電子が引き抜かれる状態を図１０に示す。
【００６８】
以下に、図１１を参照しながら、本実施形態の消去方式を説明する。図１１は、消去動作のアルゴリズムを示す。
【００６９】
消去が開始されると、まず、ステップＳ１１１として、消去すべきブロック内のすべてのメモリセルを、ＦＮトンネル現象を利用する書き込み動作により、一括して書き込み状態にする。このステップにおいて、消去すべきブロックのメモリセルのコントロールゲート１８につながる全ワード線ＷＬに例えば１２Ｖの電圧を、ソース１４ａおよびメモリセルが形成されているｐ−ウェル１２には例えば−９Ｖの電圧を、ｎ−ウェル１１には例えば３Ｖの電圧を印加し、一方、ドレイン１４ｂはオープン状態とする。この−９Ｖの電圧は、消去すべきブロック内のメモリセルのソース１４ａおよびｐ−ウェル１２にのみ印加されるもので、消去されないブロック内のメモリセルのソースおよびｐ−ウェルには基準電圧（例えば、０Ｖ）が印加されている。このような電圧条件により、消去すベきブロック内のメモリセルにおいて、チャネル領域１４ｃから、ＦＮトンネル現象により電子がフローティングゲート１６に注入される。それにより、メモリセルのしきい値が上昇し、書き込み状態となる。
【００７０】
次に、ステップＳ１１１により書き込まれたメモリセルのしきい値が５．５Ｖ以上であるかどうかを検証するプログラムベリファイを、８ビット単位で行う（ステップＳ１１２）。全てのメモリセルのしきい値が５．５Ｖ以上であれば、消去前書き込みを終了しステップＳ１１３に進む。もし１ビットでも５．５Ｖ以下のセルが発見されたらその時点で、再度書き込みパルスを印加し書き込みを行う。
【００７１】
消去前書き込みが終了すると、ステップＳ１１３において、ブロック一括で消去パルスを印加する。パルスは約１００μｓ程度で、パルスの印加回数は約３０回とするので、トータルでの消去パルス幅は３ｍｓ程度となる。この消去パルスの印加で、ＦＮトンネル現象によりチャネル領域１４ｃで電子がフローティングゲート１６から引き抜かれ、消去すべきブロックのメモリセルのしきい値が３．５Ｖ以下となる。
【００７２】
次に、ステップＳ１１４において、消去すべきブロック内の全メモリセルのしきい値が３．５Ｖ以下であるかどうかを検証するイレースベリファイを行う。メモリセルのしきい値が３．５Ｖ以下でなければステップＳ１１３に戻り消去を続ける。一方、メモリセルのしきい値が３．５Ｖ以下となれば消去を終了させる。
【００７３】
本実施形態において、チャネル領域１４ｃを使ってフローティングゲート１６から電子を引き抜くので、ソースサイドで電子を引き抜く場合（第１の実施形態）におけるＢＴＢＴ電流の発生（図３を参照）はない。したがって、本実施形態によれば、比較的に大きな消去電圧の印加が可能となり、より高速な消去が実現できる。本実施形態によれば、第１の実施形態の場合の３００ｍｓ（１０ｍｓ×３０回）という長い消去パルス印加時間を短縮でき、１０ｍｓ以下のトータルの消去時間を実現できる。また、ＢＴＢＴ電流が発生しないことにより、１セル当たりで消費される電流は１０ｐＡ程度となり、ＢＴＢＴ電流が流れる従来方式での１セル当たりに消費される電流１０ｎＡと比較して、消費電力が大幅に低減できる。
【００７４】
本実施形態では、消去前の書き込みにおいて、特にしきい値の低い消去状態のメモリセルに対して、チャネル領域を用いてＦＮトンネル現象による書き込みを行っている。その後の消去動作においても、同様のチャネル領域を用いた消去がなされている。このように、フローテイングゲートにおいて、電子の注入と引き抜きという双方向のやり取りが行うようになっている。この双方向の電子のやり取りはメモリセルの信頼性を向上させるのに役立つといわれている（IElCE Trans.Electron.VolE79-C1996,pp832、“A Novel Programming Method Using a Reverse Polarity Pulse in Flash EEPROMs”を参照）。このため、第２の実施形態によれば、従来方式や第１の実施形態の方式に比較して、さらにメモリセルの信頼性が向上する可能性が大きい。
【００７５】
以上のように、本実施形態によると、消去時間が短縮し、消費電流が低減し、メモリセルの信頼性が向上する。さらに、第１の実施形態と同様に、消去前の書き込み時に必要な最大電圧を低減することで、トランジスタに要求される耐圧レベルを低減でき、周辺トランジスタ部における素子信頼性の向上が実現できる。
【００７６】
【発明の効果】
本発明によれば、メモリセルをトリプルウェル構造の第２のウェル１２上に形成し、かつ第２のウェル１２を第１のウェル１１により基板１０から絶縁することにより、コントロールゲートに印加する電圧を低減する。例えば、第２のウェルを負の電圧にすることで、メモリセルのコントロールゲート１８に印加する正の電圧を実質的に下げるようにしている。この構成により、ワード線の出力段のトランジスタとして高耐圧用のものを使用する必要がなく、出力段トランジスタのレイアウト面積を縮小できる。このレイアウト面積の縮小は、規則性を持った配列でアレイ化されているメモリセルアレイ部をもつ不揮発性半導体メモリ全体の設計を容易にする。素子動作に用いる印加電圧の低減により、外部からの電圧を昇圧して高電圧を作るための内蔵のチャージポンプ回路のレイアウト面積の縮小も可能となる。効率が悪いチャージポンプ回路の占める面積の縮小は、不揮発性半導体メモリ全体のチップ面積の縮小に大きく寄与する。なお、素子動作に用いる印加電圧の低減は、不揮発性半導体メモリの信頼性の向上にもつながる。
【００７７】
また、消去前の書き込みに、１セルあたりの消費電流の低い、ＦＮトンネル現象による書き込みを採用するため、消去前書き込みの高速化および消費電力の低減が期待できる。なお、１セルあたりの消費電流が低くなると、書き込みに用いる印加電圧を作るチヤージポンプの負担が軽くなり、ＩＣチップ内の配線の電流許容値などにも余裕を与えることができる。これにより、不揮発性半導体メモリ全体の設計が容易になる。
【００７８】
また、消去前の書き込みにおいて、チャネル領域でのＦＮトンネル現象を用いるため、チャネルホットエレクトロンの発生を行うための電流消費がなく、より低い消費電力および、一括書き込みによる消去動作の高速化が図れる。
【００７９】
また、第１のウェル１１により第２のウェル１２と基板１０とを絶縁することにより基板を基準電位に維持することができるため、チャージポンプによる各種電圧を安定して作り出すことができる。なお、基板をｐ−基板に、第１のウェルをｎ−ウェルに、第２のウェルをｐ−ウェルにすることで、一般的に市場に出回っているｐ−基板（ウェハ）を使用することができ、従来通りのプロセスにて素子を製造でき、製造コストがアップすることはない。
【００８０】
なお、消去時において、ソースサイドの限られた領域でＦＮトンネル現象を発生させる場合は、ソース電圧は比較的低い値にすることができる。一方、消去を、チャネル領域におけるＦＮトンネル現象によりフローティングゲートから電子を引き抜くことで行う場合は、ＢＴＢＴ電流が発生する問題がなく、消費電力の低減と、高電圧印加による高速化が図れる。さらに、上述した消去前の書き込みの場合と同様に、電子のやり取りをフローティングゲートとチャネル領域の間で行うことで、メモリセルの信頼性の向上が期待できる。
【図面の簡単な説明】
【図１】従来の不揮発性半導体メモリ装置のセル構造の断面図。
【図２】不揮発性半導体メモリ装置のメモリセルのしきい値状態を示す図。
【図３】不揮発性半導体メモリ装置の消去動作を示す図。
【図４】従来の不揮発性半導体メモリ装置の消去方式の消去アルゴリズムを示す図。
【図５】本発明に用いられる不揮発性半導体メモリ装置のメモリアレイ部の平面構成を示す図。
【図６】本発明に用いられる不揮発性半導体メモリ装置のセル構造の断面図。
【図７】本発明の不揮発性半導体メモリ装置の消去方式による消去前書き込み動作を示す図。
【図８】本発明の第１の実施形態による不揮発性半導体メモリ装置の消去方式の消去アルゴリズムを示す図。
【図９】本発明における、消去前書き込みの書き込み電圧印加時間に対するメモリセルのしきい値の変化を示す図。
【図１０】本発明の第２の実施形態による不揮発性半導体メモリ装置の消去方式の消去動作を示す図。
【図１１】その消去アルゴリズムを示す図。
【図１２】本発明の第１の実施形態による不揮発性半導体メモリ装置の消去方式の消去動作を示す図。
【符号の説明】
１０ 基板
１１ ｎ-ウェル（第１のウェル）
１２ ｐ-ウェル（第２のウェル）
１４ａ ソース
１４ｂ ドレイン
１４ｃ チャネル領域
１５ トンネル酸化膜
１６ フローティングゲート（浮遊ゲート）
１７ 層間絶縁膜
１８ コントロールゲート（制御ゲート）
Claims (1)
- 第１の導電型の基板上に形成された第２の導電型の第１のウェルと、該第１のウェルにより該基板から電気的に分離された状態で該第１のウェル上に形成された第１の導電型を有する第２のウェルと、該第２ウェルにマトリクス状に配列された状態で設けられた複数の電界効果トランジスタによって構成されてそれぞれが電気的に情報の書き込みおよび消去が可能になった複数のメモリセルのブロックとを備え、該ブロックの前記各メモリセルは、前記第２ウェル内に形成されたドレインおよびソースと、該ドレインおよびソース間の前記第２ウェルによって形成されたチャネル領域と、該チャネル領域上にトンネル酸化膜を介して設けられた浮遊ゲートおよび制御ゲートとをそれぞれ有し、
前記メモリセルにデータの書き込みを行う場合に、該当メモリセルの前記制御ゲートに正の第１電圧を印加し、該当メモリセルの前記ドレインに前記第１電圧よりも低い第２電圧を印加し、該当メモリセルの前記ソースおよび前記第２のウェルにそれぞれ基準電圧を印加し、前記第１ウェルに前記第２電圧よりも低い正の第３電圧を印加して、チャネルホットエレクトロンを該当メモリセルの前記フローティングゲートに注入して該当メモリセルのしきい値を上昇させるようになった不揮発性半導体メモリ装置の消去方式であって、
前記ブロック内におけるすべてのメモリセルの前記各制御ゲートに負の第４電圧を印加し、前記各ソースおよび前記第１のウェルおよび前記第２のウェルにそれぞれ前記第１電圧と同じ正の第５電圧を印加し、前記ドレインをオープンにして、ファウラ−ノーデハイムトンネル現象により、前記各チャネル領域から前記各浮遊ゲートの電子をそれぞれ引き抜くことによってしきい値を下げて、該ブロック内のすべてのメモリセルに対し一括消去を行う構成であり、
該一括消去に先立って、前記ブロック内におけるすべてのメモリセルの前記各制御ゲートに前記第１電圧よりも高い正の第６電圧を印加し、前記各ソースおよび前記第２のウェルには前記第４電圧と同じ負の第７電圧を印加し、前記第１のウェルには前記第３電圧と同じ正の第８電圧を印加し、前記ドレインをオープンにして、ファウラ−ノーデハイムトンネル現象により前記ブロックにおける全てのメモリセルの前記各浮遊ゲートに前記各チャネル領域から電子を注入してしきい値を上げることで消去前書き込みを行うことを特徴とする不揮発性半導体メモリ装置の消去方式。
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