JP2002261172A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 ラッチアップの発生を阻止できる高信頼性の
不揮発性半導体メモリ装置を提供する。 【解決手段】 メモリセルアレイには、ワード線とビッ
ト線とに接続された浮遊ゲート型電界効果トランジスタ
Ｔｒをマトリクス状に配置している。浮遊ゲート型電界
効果トランジスタＴｒは、Ｐ型半導体基板１０のＮ型ウ
エル内に設けられたＰ型ウエル内に形成されたソース１
３，ドレイン１４と、ソース１３，ドレイン１４間上に
トンネル酸化膜１５を介して形成された浮遊ゲート１６
と、浮遊ゲート１６上に層間絶縁膜１７を介して形成さ
れた制御ゲート１８とを有する。消去パルス印加時に
は、第１の高電圧ポンプ回路１を用いてＰ型ウエル１２
に６Ｖを印加すると共に、第２の高電圧ポンプ回路２を
用いてＮ型ウエル１１に９Ｖを印加する。
不揮発性半導体メモリ装置を提供する。 【解決手段】 メモリセルアレイには、ワード線とビッ
ト線とに接続された浮遊ゲート型電界効果トランジスタ
Ｔｒをマトリクス状に配置している。浮遊ゲート型電界
効果トランジスタＴｒは、Ｐ型半導体基板１０のＮ型ウ
エル内に設けられたＰ型ウエル内に形成されたソース１
３，ドレイン１４と、ソース１３，ドレイン１４間上に
トンネル酸化膜１５を介して形成された浮遊ゲート１６
と、浮遊ゲート１６上に層間絶縁膜１７を介して形成さ
れた制御ゲート１８とを有する。消去パルス印加時に
は、第１の高電圧ポンプ回路１を用いてＰ型ウエル１２
に６Ｖを印加すると共に、第２の高電圧ポンプ回路２を
用いてＮ型ウエル１１に９Ｖを印加する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置に関する。
リ装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】現
在、最も一般的に用いられているフラッシュメモリはＥ
ＴＯＸ(Intelの登録商標)である。このＥＴＯＸ型フラ
ッシュメモリセルの浮遊ゲート型電界効果トランジスタ
の模式的な断面図を図９に示している。この浮遊ゲート
型電界効果トランジスタは、基板７１に形成されたソー
ス７３，ドレイン７４と、そのソース７３，ドレイン間
上にトンネル酸化膜７５を介して形成された浮遊ゲート
７６と、さらに浮遊ゲート７６上に層間絶縁膜７７を介
して形成された制御ゲート７８とを有している。
在、最も一般的に用いられているフラッシュメモリはＥ
ＴＯＸ(Intelの登録商標)である。このＥＴＯＸ型フラ
ッシュメモリセルの浮遊ゲート型電界効果トランジスタ
の模式的な断面図を図９に示している。この浮遊ゲート
型電界効果トランジスタは、基板７１に形成されたソー
ス７３，ドレイン７４と、そのソース７３，ドレイン間
上にトンネル酸化膜７５を介して形成された浮遊ゲート
７６と、さらに浮遊ゲート７６上に層間絶縁膜７７を介
して形成された制御ゲート７８とを有している。
【０００３】以下、上記ＥＴＯＸタイプのフラッシュメ
モリの動作原理について述べる。下表１に、書き込み、
消去および読み出し動作時の電圧条件を示す。
モリの動作原理について述べる。下表１に、書き込み、
消去および読み出し動作時の電圧条件を示す。
【表１】
【０００４】表１に示すように、書き込み動作時は、制
御ゲート７８にＶｐｐ（例えば１０Ｖ）を印加し、ソー
ス７３を基準電圧Ｖｓｓ（例えば０Ｖ）にし、ドレイン
７４に６Ｖの電圧を印加する。これにより、上記ソース
７３，ドレイン７４間のチャネル領域では、多くの電流
が流れ、ドレインサイドの電界が高い部分で、ホットエ
レクトロンが発生し、浮遊ゲート７６に電子が注入さ
れ、しきい値が上昇して、プログラム状態となる。この
プログラム状態のしきい値を図１０に示す。
御ゲート７８にＶｐｐ（例えば１０Ｖ）を印加し、ソー
ス７３を基準電圧Ｖｓｓ（例えば０Ｖ）にし、ドレイン
７４に６Ｖの電圧を印加する。これにより、上記ソース
７３，ドレイン７４間のチャネル領域では、多くの電流
が流れ、ドレインサイドの電界が高い部分で、ホットエ
レクトロンが発生し、浮遊ゲート７６に電子が注入さ
れ、しきい値が上昇して、プログラム状態となる。この
プログラム状態のしきい値を図１０に示す。
【０００５】また、消去動作時には、制御ゲート７８に
Ｖｎｎ（例えば−９Ｖ）、ソース７３にＶｐｅ（例えば
４Ｖ）を印加すると、浮遊ゲート７６からソースサイド
に電子が引き抜かれて、しきい値が低下して、イレース
状態となる。このイレース状態のしきい値を図１０に示
す。
Ｖｎｎ（例えば−９Ｖ）、ソース７３にＶｐｅ（例えば
４Ｖ）を印加すると、浮遊ゲート７６からソースサイド
に電子が引き抜かれて、しきい値が低下して、イレース
状態となる。このイレース状態のしきい値を図１０に示
す。
【０００６】このような消去動作時には、ＢＴＢＴ(Ban
d To Band Tunneling)電流が流れ、これと同時に、ホッ
トホールおよびホットエレクトロンが発生する。それら
のうちホットエレクトロンは基板方向に流れてしまう。
一方、上記ホットホールは、トンネル酸化膜７５側へ引
かれ、トンネル酸化膜７５内にトラップされる。この現
象が一般的に、フラッシュメモリの信頼性を悪化させる
と言われている。
d To Band Tunneling)電流が流れ、これと同時に、ホッ
トホールおよびホットエレクトロンが発生する。それら
のうちホットエレクトロンは基板方向に流れてしまう。
一方、上記ホットホールは、トンネル酸化膜７５側へ引
かれ、トンネル酸化膜７５内にトラップされる。この現
象が一般的に、フラッシュメモリの信頼性を悪化させる
と言われている。
【０００７】また、読み出し動作時には、ドレイン７４
に１Ｖを印加し、ソース７３に０Ｖを印加し、制御ゲー
ト７８に５Ｖを印加する。このとき、上記しきい値の状
態が図１０に示すイレース状態でしきい値が低い場合、
メモリセルに電流が流れ、“１”と判定される一方、し
きい値がプログラム状態でしきい値が高い場合、セルに
電流が流れず、“０”と判定される。
に１Ｖを印加し、ソース７３に０Ｖを印加し、制御ゲー
ト７８に５Ｖを印加する。このとき、上記しきい値の状
態が図１０に示すイレース状態でしきい値が低い場合、
メモリセルに電流が流れ、“１”と判定される一方、し
きい値がプログラム状態でしきい値が高い場合、セルに
電流が流れず、“０”と判定される。
【０００８】このような動作方式を用いた場合の問題点
は、上述したように、消去動作時に発生するＢＴＢＴ電
流によりメモリセルの信頼性が低下する点である。この
問題点を解決する手段の１つとしては、消去動作時に、
ＢＴＢＴ電流が発生しないチャネル消去がある。このチ
ャネル消去を用いる不揮発性半導体メモリ装置が、特開
平１１−３９８９０号公報で開示されている。なお、特
開平１１−３９８９０号公報において、書き込みと読み
出し動作については上述した方法と同様に行われてい
る。
は、上述したように、消去動作時に発生するＢＴＢＴ電
流によりメモリセルの信頼性が低下する点である。この
問題点を解決する手段の１つとしては、消去動作時に、
ＢＴＢＴ電流が発生しないチャネル消去がある。このチ
ャネル消去を用いる不揮発性半導体メモリ装置が、特開
平１１−３９８９０号公報で開示されている。なお、特
開平１１−３９８９０号公報において、書き込みと読み
出し動作については上述した方法と同様に行われてい
る。
【０００９】以下、上記チャネル消去の動作原理を図１
１を用いて説明する。図１１に示すように、各浮遊ゲー
ト型電界効果トランジスタＴｒは、半導体基板１１０の
Ｎ型ウエル１１１内に設けられたＰ型ウエル１１２内に
形成されたソース１１３，ドレイン１１４と、このソー
ス１１３，ドレイン１１４間上にトンネル酸化膜１１５
を介して形成された浮遊ゲート１１６と、この浮遊ゲー
ト１１６上に層間絶縁膜１１７を介して形成された制御
ゲート１１８とを有している。なお、１１９はチャネル
領域である。
１を用いて説明する。図１１に示すように、各浮遊ゲー
ト型電界効果トランジスタＴｒは、半導体基板１１０の
Ｎ型ウエル１１１内に設けられたＰ型ウエル１１２内に
形成されたソース１１３，ドレイン１１４と、このソー
ス１１３，ドレイン１１４間上にトンネル酸化膜１１５
を介して形成された浮遊ゲート１１６と、この浮遊ゲー
ト１１６上に層間絶縁膜１１７を介して形成された制御
ゲート１１８とを有している。なお、１１９はチャネル
領域である。
【００１０】消去動作時には、上記制御ゲート１１８に
対してワード線ＷＬを介してＶｎｎ（例えば−９Ｖ）を
印加がされる。このとき、上記ソース１１３,Ｐ型ウエ
ル１１２には、Ｖｅｓｃ（例えば＋６Ｖ）が印加され
る。これにより、上記浮遊ゲート型電界効果トラジスタ
Ｔｒのトンネル酸化膜１１５に強い電界が印加される。
その結果、ＦＮ（ファウラー・ノーデハイム）トンネル
現象が生じ、浮遊ゲート１１６の電子が引き抜かれて、
しきい値が低下する。この場合の電圧印加条件を下表２
にまとめる。
対してワード線ＷＬを介してＶｎｎ（例えば−９Ｖ）を
印加がされる。このとき、上記ソース１１３,Ｐ型ウエ
ル１１２には、Ｖｅｓｃ（例えば＋６Ｖ）が印加され
る。これにより、上記浮遊ゲート型電界効果トラジスタ
Ｔｒのトンネル酸化膜１１５に強い電界が印加される。
その結果、ＦＮ（ファウラー・ノーデハイム）トンネル
現象が生じ、浮遊ゲート１１６の電子が引き抜かれて、
しきい値が低下する。この場合の電圧印加条件を下表２
にまとめる。
【表２】
【００１１】表２に示すように、消去動作時において、
ソース１１３とＰ型ウエル１１２の電位が等しいので、
ソース１１３とＰ型ウエル１１２の境界部では、電界が
集中せず、ＢＴＢＴ電流は発生しない。その結果、ホッ
トホールはトンネル酸化膜１１５にトラップされず、メ
モリセルの信頼性、つまり浮遊ゲート型電界効果トラジ
スタＴｒの信頼性が向上する。
ソース１１３とＰ型ウエル１１２の電位が等しいので、
ソース１１３とＰ型ウエル１１２の境界部では、電界が
集中せず、ＢＴＢＴ電流は発生しない。その結果、ホッ
トホールはトンネル酸化膜１１５にトラップされず、メ
モリセルの信頼性、つまり浮遊ゲート型電界効果トラジ
スタＴｒの信頼性が向上する。
【００１２】ここで、チャネル消去を行うための電圧供
給回路について説明する。この電圧供給回路は、正電圧
ポンプ回路１０１と負電圧ポンプ回路１０３とを備えて
いる。上記正電圧ポンプ回路１０１は、基板１１０のＮ
型ウエル１１１，Ｐ型ウエル１１２にウエル用スイッチ
１０４を介して接続されている。一方、上記負電圧ポン
プ回路１０３は、浮遊ゲート型電界効果トランジスタＴ
ｒの制御ゲート１１８にローデコーダ回路ＲＤを介して
接続されている。その制御ゲート１１８とローデコーダ
回路ＲＤをワード線ＷＬで接続している。
給回路について説明する。この電圧供給回路は、正電圧
ポンプ回路１０１と負電圧ポンプ回路１０３とを備えて
いる。上記正電圧ポンプ回路１０１は、基板１１０のＮ
型ウエル１１１，Ｐ型ウエル１１２にウエル用スイッチ
１０４を介して接続されている。一方、上記負電圧ポン
プ回路１０３は、浮遊ゲート型電界効果トランジスタＴ
ｒの制御ゲート１１８にローデコーダ回路ＲＤを介して
接続されている。その制御ゲート１１８とローデコーダ
回路ＲＤをワード線ＷＬで接続している。
【００１３】上記構成の電圧供給回路によれば、消去動
作が開始すると、負電圧ポンプ回路１０３が動作して、
負電圧（例えば−９Ｖ）がワード線ＷＬに出力される。
つまり、上記制御ゲート１１８に−９Ｖが印加される。
このとき、上記正電圧ポンプ回路１０１も動作してお
り、正電圧ポンプ回路１０１が出力した正電圧（例えば
６Ｖ）がＮ型ウエル１１１，Ｐ型ウエル１１２に印加さ
れる。
作が開始すると、負電圧ポンプ回路１０３が動作して、
負電圧（例えば−９Ｖ）がワード線ＷＬに出力される。
つまり、上記制御ゲート１１８に−９Ｖが印加される。
このとき、上記正電圧ポンプ回路１０１も動作してお
り、正電圧ポンプ回路１０１が出力した正電圧（例えば
６Ｖ）がＮ型ウエル１１１，Ｐ型ウエル１１２に印加さ
れる。
【００１４】図１２に、上記ウエル用スイッチ１０４の
回路図を示す。このウエル用スイッチ１０４は、ＮＡＮ
Ｄゲート１２１、電圧レベルシフター１２２、Ｐ型ＭＯ
Ｓ（Metal Oxide Semiconductor）ＦＥＴ１２３および
Ｎ型ＭＯＳＦＥＴ１２４からなる。このＰ型ＭＯＳＦＥ
Ｔ１２３がErasesp信号によりオン状態になって、Ｎ型
ウエル１１１，Ｐ型ウエル１１２に６Ｖが出力される。
回路図を示す。このウエル用スイッチ１０４は、ＮＡＮ
Ｄゲート１２１、電圧レベルシフター１２２、Ｐ型ＭＯ
Ｓ（Metal Oxide Semiconductor）ＦＥＴ１２３および
Ｎ型ＭＯＳＦＥＴ１２４からなる。このＰ型ＭＯＳＦＥ
Ｔ１２３がErasesp信号によりオン状態になって、Ｎ型
ウエル１１１，Ｐ型ウエル１１２に６Ｖが出力される。
【００１５】そして、パルス印加が終了すると、Ｐ型ウ
エル１１２およびワード線ＷＬの電圧を基準電圧（Ｖｓ
ｓ）にするシャットダウンシーケンスが実行される。具
体的には、Erasesp信号がローになり、ワード線ＷＬの
電圧が基準電圧Ｖｓｓヘフォースされ、Ｐ型ウエル１１
２の電圧が基準電圧Ｖｓｓヘフォースされる。
エル１１２およびワード線ＷＬの電圧を基準電圧（Ｖｓ
ｓ）にするシャットダウンシーケンスが実行される。具
体的には、Erasesp信号がローになり、ワード線ＷＬの
電圧が基準電圧Ｖｓｓヘフォースされ、Ｐ型ウエル１１
２の電圧が基準電圧Ｖｓｓヘフォースされる。
【００１６】最後に、上記正電圧ポンプ回路１０１およ
び負電圧ポンプ回路１０３を止める。このときのワード
線ＷＬ、Ｎ型ウエル１１１およびＰ型ウエル１１２の電
圧波形の一例を図１３に示す。図１３から判るように、
ワード線ＷＬの電圧（図１３ではワード線電圧と記す）
が基準電圧Ｖｓｓヘフォースされるタイミングにおい
て、Ｐ型ウエル１１２の電圧（図１３ではＰ‐ｗｅｌｌ
電圧と記す）は、６Ｖからさらに２Ｖ程度上昇し、８Ｖ
程度になっている。その後、上記Ｐ型ウエル１１２の電
圧は０Ｖにフォースされている。なお、図１３のＮ‐ｗ
ｅｌｌ電圧はＮ型ウエル１１１の電圧を示している。
び負電圧ポンプ回路１０３を止める。このときのワード
線ＷＬ、Ｎ型ウエル１１１およびＰ型ウエル１１２の電
圧波形の一例を図１３に示す。図１３から判るように、
ワード線ＷＬの電圧（図１３ではワード線電圧と記す）
が基準電圧Ｖｓｓヘフォースされるタイミングにおい
て、Ｐ型ウエル１１２の電圧（図１３ではＰ‐ｗｅｌｌ
電圧と記す）は、６Ｖからさらに２Ｖ程度上昇し、８Ｖ
程度になっている。その後、上記Ｐ型ウエル１１２の電
圧は０Ｖにフォースされている。なお、図１３のＮ‐ｗ
ｅｌｌ電圧はＮ型ウエル１１１の電圧を示している。
【００１７】このようなＰ型ウエル１１２の電圧変化に
より以下のような問題が発生する。
より以下のような問題が発生する。
【００１８】図１１に示すように、上記ワード線ＷＬに
は負電圧を供給するために負電圧ポンプ回路１０３が接
続されており、消去動作時においてワード線ＷＬに−９
Ｖを印加している。一方、上記Ｐ型ウエル１１２および
Ｎ型ウエル１１１には正の電圧を供給するために正電圧
ポンプ回路１０１が接続されている。この場合、上記正
電圧ポンプ回路１０１は１つで構成されており、Ｐ型ウ
エル１１２およびＮ型ウエル１１１には、消去動作時、
６Ｖの電圧が印加されている。このようなワード線ＷＬ
とＰ型ウエル１１２との等価回路を図１４に示す。図１
４から判るように、上記ワード線ＷＬとＰ型ウエル１１
２は、メモリセルつまり浮遊ゲート型電界効果トランジ
スタＴｒを介してカップリングしている。図１４中のＣ
ｗｗにおいて、例えば、０．２５ｕｍレベルのフラッシ
ュメモリの１ブロックは、 ０．７ｆＦ×６４×８×１０２４＝３６７ｐｆ となり、非常に大きなものになる。すなわち、カップリ
ング比が大きくなる。これにより、上記ワード線ＷＬの
電圧が−９Ｖから基準電圧Ｖｓｓヘフォースされる時、
Ｐ型ウエル１１２の電圧は、さらに高い電圧、例えば６
Ｖから８Ｖとなるのである。このとき、上記Ｎ型ウエル
１１１の電圧も６Ｖから７Ｖ付近まで上昇してしまう。
その結果、上記Ｐ型ウエル１１２の電圧がＮ型ウエル１
１１の電圧よりも高くなり、約８ＶのＰ型ウエル１１２
と約７ＶのＮ型ウエル１１１との間で順方向電流が発生
し、最悪、ラッチアップのトリガになる可能性があると
いう問題がある。
は負電圧を供給するために負電圧ポンプ回路１０３が接
続されており、消去動作時においてワード線ＷＬに−９
Ｖを印加している。一方、上記Ｐ型ウエル１１２および
Ｎ型ウエル１１１には正の電圧を供給するために正電圧
ポンプ回路１０１が接続されている。この場合、上記正
電圧ポンプ回路１０１は１つで構成されており、Ｐ型ウ
エル１１２およびＮ型ウエル１１１には、消去動作時、
６Ｖの電圧が印加されている。このようなワード線ＷＬ
とＰ型ウエル１１２との等価回路を図１４に示す。図１
４から判るように、上記ワード線ＷＬとＰ型ウエル１１
２は、メモリセルつまり浮遊ゲート型電界効果トランジ
スタＴｒを介してカップリングしている。図１４中のＣ
ｗｗにおいて、例えば、０．２５ｕｍレベルのフラッシ
ュメモリの１ブロックは、 ０．７ｆＦ×６４×８×１０２４＝３６７ｐｆ となり、非常に大きなものになる。すなわち、カップリ
ング比が大きくなる。これにより、上記ワード線ＷＬの
電圧が−９Ｖから基準電圧Ｖｓｓヘフォースされる時、
Ｐ型ウエル１１２の電圧は、さらに高い電圧、例えば６
Ｖから８Ｖとなるのである。このとき、上記Ｎ型ウエル
１１１の電圧も６Ｖから７Ｖ付近まで上昇してしまう。
その結果、上記Ｐ型ウエル１１２の電圧がＮ型ウエル１
１１の電圧よりも高くなり、約８ＶのＰ型ウエル１１２
と約７ＶのＮ型ウエル１１１との間で順方向電流が発生
し、最悪、ラッチアップのトリガになる可能性があると
いう問題がある。
【００１９】そこで、本発明の課題は、ラッチアップの
発生を阻止できる高信頼性の不揮発性半導体メモリ装置
を提供することにある。
発生を阻止できる高信頼性の不揮発性半導体メモリ装置
を提供することにある。
【００２０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の不揮発性半導体メモリ装置は、行線と列線
とに接続された浮遊ゲート型電界効果トランジスタがマ
トリクス状に配置されたメモリアレイを備え、上記浮遊
ゲート型電界効果トランジスタは、半導体基板のＮ型ウ
エル内に設けられたＰ型ウエル内に形成されたソース，
ドレインと、上記ソース，ドレイン間上に絶縁膜を介し
て形成された浮遊ゲートと、上記浮遊ゲート上に絶縁膜
を介して形成された制御ゲートとを含み、また、消去パ
ルス印加時に上記Ｐ型ウエルに第１の電圧を印加するた
めの第１の電圧印加手段と、消去パルス印加時に上記Ｎ
型ウエルに第２の電圧を印加するための第２の電圧印加
手段とを備えたことを特徴としている。
め、本発明の不揮発性半導体メモリ装置は、行線と列線
とに接続された浮遊ゲート型電界効果トランジスタがマ
トリクス状に配置されたメモリアレイを備え、上記浮遊
ゲート型電界効果トランジスタは、半導体基板のＮ型ウ
エル内に設けられたＰ型ウエル内に形成されたソース，
ドレインと、上記ソース，ドレイン間上に絶縁膜を介し
て形成された浮遊ゲートと、上記浮遊ゲート上に絶縁膜
を介して形成された制御ゲートとを含み、また、消去パ
ルス印加時に上記Ｐ型ウエルに第１の電圧を印加するた
めの第１の電圧印加手段と、消去パルス印加時に上記Ｎ
型ウエルに第２の電圧を印加するための第２の電圧印加
手段とを備えたことを特徴としている。
【００２１】上記構成の不揮発性半導体メモリ装置は、
上記Ｐ型ウエルに第１の電圧を印加するための第１の電
圧印加手段と、Ｎ型ウエルに第２の電圧を印加するため
の第２の電圧印加手段とを有するので、Ｐ型ウエルとＮ
型ウエルに対して個別に電圧印加を行える。したがっ
て、上記第１の電圧よりも第２の電圧を高くすると、Ｐ
型ウエルからＮ型ウエルへ電流が流れない。つまり、上
記Ｐ型ウエル，Ｎ型ウエル間における順方向電流の発生
が阻止される。その結果、ラッチアップの発生を阻止す
ることができ、信頼性を高かめることができる。
上記Ｐ型ウエルに第１の電圧を印加するための第１の電
圧印加手段と、Ｎ型ウエルに第２の電圧を印加するため
の第２の電圧印加手段とを有するので、Ｐ型ウエルとＮ
型ウエルに対して個別に電圧印加を行える。したがっ
て、上記第１の電圧よりも第２の電圧を高くすると、Ｐ
型ウエルからＮ型ウエルへ電流が流れない。つまり、上
記Ｐ型ウエル，Ｎ型ウエル間における順方向電流の発生
が阻止される。その結果、ラッチアップの発生を阻止す
ることができ、信頼性を高かめることができる。
【００２２】一実施形態の不揮発性半導体メモリ装置
は、上記第１の電圧および第２の電圧は正電圧であり、
上記第２の電圧は上記第１の電圧より高い。
は、上記第１の電圧および第２の電圧は正電圧であり、
上記第２の電圧は上記第１の電圧より高い。
【００２３】上記一実施形態の不揮発性半導体メモリ装
置によれば、上記Ｐ型ウエル，Ｎ型ウエルに印加する第
１の電圧，第２の電圧が正電圧であるから、制御ゲート
に負電圧、ソースに正電圧を印加することにより、浮遊
ゲートの電子を、絶縁膜を介してトンネル動作させ、ソ
ースおよびＰ型ウエル内に放電させることができる。
置によれば、上記Ｐ型ウエル，Ｎ型ウエルに印加する第
１の電圧，第２の電圧が正電圧であるから、制御ゲート
に負電圧、ソースに正電圧を印加することにより、浮遊
ゲートの電子を、絶縁膜を介してトンネル動作させ、ソ
ースおよびＰ型ウエル内に放電させることができる。
【００２４】また、消去動作時つまり消去パルス印加時
には、上記第１の電圧印加手段を用いてＰ型ウエルに第
１の電圧を印加し、第２の電圧印加手段を用いてＮ型ウ
エルに第２の電圧を印加する。このとき、上記第２の電
圧が第１の電圧より高いから、Ｐ型ウエルからＮ型ウエ
ルへ電流が流れない。つまり、上記Ｐ型ウエル，Ｎ型ウ
エル間における順方向電流の発生が阻止される。したが
って、ラッチアップの発生を阻止することができ、信頼
性を高かめることができる。
には、上記第１の電圧印加手段を用いてＰ型ウエルに第
１の電圧を印加し、第２の電圧印加手段を用いてＮ型ウ
エルに第２の電圧を印加する。このとき、上記第２の電
圧が第１の電圧より高いから、Ｐ型ウエルからＮ型ウエ
ルへ電流が流れない。つまり、上記Ｐ型ウエル，Ｎ型ウ
エル間における順方向電流の発生が阻止される。したが
って、ラッチアップの発生を阻止することができ、信頼
性を高かめることができる。
【００２５】また、一実施形態の不揮発性半導体メモリ
装置は、上記第１の電圧印加手段は、上記第１の電圧を
発生する第１の高電圧ポンプ回路であり、上記第２の電
圧印加手段は、上記第２の電圧を発生する第２の高電圧
ポンプ回路である。
装置は、上記第１の電圧印加手段は、上記第１の電圧を
発生する第１の高電圧ポンプ回路であり、上記第２の電
圧印加手段は、上記第２の電圧を発生する第２の高電圧
ポンプ回路である。
【００２６】また、一実施形態の不揮発性半導体メモリ
装置は、上記第１の電圧印加手段は、上記第１の電圧を
発生する高電圧ポンプ回路であり、上記第２の電圧印加
手段は、上記第１の電圧を受けて上記第１の電圧よりも
高い上記第２の電圧を発生する補助ポンプ回路である。
装置は、上記第１の電圧印加手段は、上記第１の電圧を
発生する高電圧ポンプ回路であり、上記第２の電圧印加
手段は、上記第１の電圧を受けて上記第１の電圧よりも
高い上記第２の電圧を発生する補助ポンプ回路である。
【００２７】上記一実施形態の不揮発性半導体メモリ装
置によれば、上記高電圧ポンプ回路と補助ポンプ回路を
用いているので、ポンプレイアウト面積を極めて小さく
することができる。
置によれば、上記高電圧ポンプ回路と補助ポンプ回路を
用いているので、ポンプレイアウト面積を極めて小さく
することができる。
【００２８】また、一実施形態の不揮発性半導体メモリ
装置は、上記第２の電圧印加手段は、上記第１の電圧よ
りも高い上記第２の電圧を発生する高電圧ポンプ回路で
あり、上記第１の電圧印加手段は、上記第２の電圧を受
けて上記第２の電圧よりも低い上記第１の電圧を発生す
るレギュレータ回路である。
装置は、上記第２の電圧印加手段は、上記第１の電圧よ
りも高い上記第２の電圧を発生する高電圧ポンプ回路で
あり、上記第１の電圧印加手段は、上記第２の電圧を受
けて上記第２の電圧よりも低い上記第１の電圧を発生す
るレギュレータ回路である。
【００２９】上記一実施形態の不揮発性半導体メモリ装
置によれば、上記高電圧回路とレギュレート回路を用い
ているので、ポンプレイアウト面積を極めて小さくする
ことができる。
置によれば、上記高電圧回路とレギュレート回路を用い
ているので、ポンプレイアウト面積を極めて小さくする
ことができる。
【００３０】
【発明の実施の形態】以下、本発明の不揮発性半導体メ
モリ装置を図示の実施の形態により詳細に説明する。
モリ装置を図示の実施の形態により詳細に説明する。
【００３１】（第１の実施の形態）図１に、本発明の第
１の実施の形態の不揮発性半導体メモリ装置の回路図に
概略を示している。
１の実施の形態の不揮発性半導体メモリ装置の回路図に
概略を示している。
【００３２】上記不揮発性半導体メモリ装置は、図１に
示すように、浮遊ゲート型電界効果トランジスタＴｒが
マトリクス状に配置されたメモリアレイＭＡを備えてい
る。この浮遊ゲート型電界効果トランジスタＴｒは、行
線としてのワード線ＷＬ０，ＷＬ１，…，ＷＬ１０２３
と、列線としてのビット線ＢＬ０，ＢＬ１，…，ＢＬ５
１１とに接続されている。そして、上記ワード線ＷＬ
０，ＷＬ１，…，ＷＬ１０２３の一端はローデコーダ回
路ＲＤに接続され、ビット線ＢＬ０，ＢＬ１，…，ＢＬ
５１１の一端はコラムデコーダＣＤに接続されている。
また、上記浮遊ゲート型電界効果トランジスタＴｒはソ
ース線ＳＬを介してソース用スイッチ６に接続されてい
る。このソース用スイッチ６は、図３に示すように、Ｎ
ＡＮＤゲート３１、増幅器３２、Ｐ型ＭＯＳＦＥＴ３３
およびＮ型ＭＯＳＦＥＴ３４を有している。上記Ｐ型Ｍ
ＯＳＦＥＴ３３とＮ型ＭＯＳＦＥＴ３４との間は、浮遊
ゲート型電界効果トランジスタＴｒのソースに接続され
る。
示すように、浮遊ゲート型電界効果トランジスタＴｒが
マトリクス状に配置されたメモリアレイＭＡを備えてい
る。この浮遊ゲート型電界効果トランジスタＴｒは、行
線としてのワード線ＷＬ０，ＷＬ１，…，ＷＬ１０２３
と、列線としてのビット線ＢＬ０，ＢＬ１，…，ＢＬ５
１１とに接続されている。そして、上記ワード線ＷＬ
０，ＷＬ１，…，ＷＬ１０２３の一端はローデコーダ回
路ＲＤに接続され、ビット線ＢＬ０，ＢＬ１，…，ＢＬ
５１１の一端はコラムデコーダＣＤに接続されている。
また、上記浮遊ゲート型電界効果トランジスタＴｒはソ
ース線ＳＬを介してソース用スイッチ６に接続されてい
る。このソース用スイッチ６は、図３に示すように、Ｎ
ＡＮＤゲート３１、増幅器３２、Ｐ型ＭＯＳＦＥＴ３３
およびＮ型ＭＯＳＦＥＴ３４を有している。上記Ｐ型Ｍ
ＯＳＦＥＴ３３とＮ型ＭＯＳＦＥＴ３４との間は、浮遊
ゲート型電界効果トランジスタＴｒのソースに接続され
る。
【００３３】上記浮遊ゲート型電界効果トランジスタＴ
ｒは、図２に示すように、Ｐ型半導体基板１０のＮ型ウ
エル１１内に設けられたＰ型ウエル１２内に形成された
ソース１３，ドレイン１４と、このソース１３，ドレイ
ン１４間上に絶縁膜としてのトンネル酸化膜１５を介し
て形成された浮遊ゲート１６と、この浮遊ゲート１６上
に絶縁膜としての層間絶縁膜１７を介して形成された制
御ゲート１８とを有している。
ｒは、図２に示すように、Ｐ型半導体基板１０のＮ型ウ
エル１１内に設けられたＰ型ウエル１２内に形成された
ソース１３，ドレイン１４と、このソース１３，ドレイ
ン１４間上に絶縁膜としてのトンネル酸化膜１５を介し
て形成された浮遊ゲート１６と、この浮遊ゲート１６上
に絶縁膜としての層間絶縁膜１７を介して形成された制
御ゲート１８とを有している。
【００３４】下表３に、上記不揮発性半導体メモリ装置
の書き込み、消去および読み出し動作時の電圧条件を示
す。
の書き込み、消去および読み出し動作時の電圧条件を示
す。
【表３】
【００３５】表３に示すように、書き込み時、読み出し
動作時に印加される電圧条件は従来の表２の場合と同じ
であるが、消去動作時の電圧条件は、ドレイン１４をオ
ープン状態にし、ソース１３、Ｐ型ウエル１２に第１の
電圧としての例えば６Ｖを印加する。図示していない
が、ソース電圧はＯＰＥＮ状態でも良い。このとき、上
記制御ゲート１８に−９Ｖを印加すると共に、Ｎ型ウエ
ル１１に第２電圧としての例えば９Ｖを印加する。これ
により、上記浮遊ゲート１６から電子が引き抜かれて、
しきい値が低下する。
動作時に印加される電圧条件は従来の表２の場合と同じ
であるが、消去動作時の電圧条件は、ドレイン１４をオ
ープン状態にし、ソース１３、Ｐ型ウエル１２に第１の
電圧としての例えば６Ｖを印加する。図示していない
が、ソース電圧はＯＰＥＮ状態でも良い。このとき、上
記制御ゲート１８に−９Ｖを印加すると共に、Ｎ型ウエ
ル１１に第２電圧としての例えば９Ｖを印加する。これ
により、上記浮遊ゲート１６から電子が引き抜かれて、
しきい値が低下する。
【００３６】このような消去動作の電圧条件を実現する
ための一例の消去回路は、図２に示すように、ローデコ
ーダ回路ＲＤを介してワード線ＷＬに負電圧である−９
Ｖを印加するための負電圧ポンプ回路３を有している。
また、上記Ｐ型ウエル１２に６Ｖを印加するための第１
の電圧印加手段である第１の高電圧ポンプ回路１が存在
すると共に、Ｎ型ウエル１１に９Ｖを印加するための第
２の電圧印加手段である第２の高電圧ポンプ回路２が存
在する。上記第１の高電圧ポンプ回路１はＰ型ウエル用
スイッチ４を介してＰ型ウエル１２に接続され、上記第
２の高電圧ポンプ回路２はＮ型ウエル用スイッチ５を介
してＮ型ウエル１１に接続されている。
ための一例の消去回路は、図２に示すように、ローデコ
ーダ回路ＲＤを介してワード線ＷＬに負電圧である−９
Ｖを印加するための負電圧ポンプ回路３を有している。
また、上記Ｐ型ウエル１２に６Ｖを印加するための第１
の電圧印加手段である第１の高電圧ポンプ回路１が存在
すると共に、Ｎ型ウエル１１に９Ｖを印加するための第
２の電圧印加手段である第２の高電圧ポンプ回路２が存
在する。上記第１の高電圧ポンプ回路１はＰ型ウエル用
スイッチ４を介してＰ型ウエル１２に接続され、上記第
２の高電圧ポンプ回路２はＮ型ウエル用スイッチ５を介
してＮ型ウエル１１に接続されている。
【００３７】上記第１の高電圧ポンプ回路１は６Ｖを出
力し、Ｐ型ウエル用スイッチ４を通してＰ型ウエル１２
に６Ｖの電圧を印加する。そのＰ型ウエル用スイッチ４
は、図４に示すように、ＮＡＮＤゲート４１、増幅器４
２、Ｐ型ＭＯＳＦＥＴ４３およびＮ型ＭＯＳＦＥＴ４４
を有している。このＰ型ＭＯＳＦＥＴ４３，Ｎ型ＭＯＳ
ＦＥＴ４４間とＰ型ウエル１２とが接続されている。消
去されるべきブロックが選択されると、Blkselがハイと
なり、消去コマンドが入力され、消去パルス印加信号で
あるErasesp信号がハイとなる。これにより、そのブロ
ックのＰ型ウエル１２にＶｐｅ電圧つまり６Ｖが出力さ
れる。
力し、Ｐ型ウエル用スイッチ４を通してＰ型ウエル１２
に６Ｖの電圧を印加する。そのＰ型ウエル用スイッチ４
は、図４に示すように、ＮＡＮＤゲート４１、増幅器４
２、Ｐ型ＭＯＳＦＥＴ４３およびＮ型ＭＯＳＦＥＴ４４
を有している。このＰ型ＭＯＳＦＥＴ４３，Ｎ型ＭＯＳ
ＦＥＴ４４間とＰ型ウエル１２とが接続されている。消
去されるべきブロックが選択されると、Blkselがハイと
なり、消去コマンドが入力され、消去パルス印加信号で
あるErasesp信号がハイとなる。これにより、そのブロ
ックのＰ型ウエル１２にＶｐｅ電圧つまり６Ｖが出力さ
れる。
【００３８】一方、上記第２の高電圧ポンプ回路２は９
Ｖを出力し、Ｎ型ウエル用スイッチ５を通してＮ型ウエ
ル１１に電圧９Ｖを印加する。上記Ｎ型ウエル用スイッ
チ５は、図５に示すように、ＮＡＮＤゲート５１、増幅
器５２，５４、Ｐ型ＭＯＳＦＥＴ５３およびＮ型ＭＯＳ
ＦＥ５５を有している。消去されるべきブロックが選択
されるとBlkselがハイとなり、消去パルス印加信号であ
るErasesp信号がハイとなって、そのブロックのＮ型ウ
エル１１にＶｐｐ（９Ｖ）が出力される。
Ｖを出力し、Ｎ型ウエル用スイッチ５を通してＮ型ウエ
ル１１に電圧９Ｖを印加する。上記Ｎ型ウエル用スイッ
チ５は、図５に示すように、ＮＡＮＤゲート５１、増幅
器５２，５４、Ｐ型ＭＯＳＦＥＴ５３およびＮ型ＭＯＳ
ＦＥ５５を有している。消去されるべきブロックが選択
されるとBlkselがハイとなり、消去パルス印加信号であ
るErasesp信号がハイとなって、そのブロックのＮ型ウ
エル１１にＶｐｐ（９Ｖ）が出力される。
【００３９】そして、パルス印加が終了すると、Ｐ型ウ
エル１２およびワード線ＷＬの電圧を基準電圧Ｖｓｓ
（０Ｖ）にするシャットダウンシーケンスが実行され
る。そうすると、Ｐ型ウエル用スイッチ４のErasesp信
号がローになり、ワード線ＷＬが基準電圧Ｖｓｓヘフォ
ースされ、Ｐ型ウエル１２が基準電圧Ｖｓｓヘフォース
される。
エル１２およびワード線ＷＬの電圧を基準電圧Ｖｓｓ
（０Ｖ）にするシャットダウンシーケンスが実行され
る。そうすると、Ｐ型ウエル用スイッチ４のErasesp信
号がローになり、ワード線ＷＬが基準電圧Ｖｓｓヘフォ
ースされ、Ｐ型ウエル１２が基準電圧Ｖｓｓヘフォース
される。
【００４０】最後に、上記第１の高電圧ポンプ回路１、
第２の高電圧ポンプ回路２および負電圧ポンプ回路３が
止められる。このときのワード線ＷＬ、Ｐ型ウエル１２
およびＮ型ウエル１１の電圧の波形の一例を図６に示
す。図６から判るように、上記ワード線ＷＬの電圧（図
６ではワード線電圧と記す）が−９Ｖから基準電圧Ｖｓ
ｓヘフォースされるタイミングでは、Ｐ型ウエル１２の
電圧（図６ではＰ−ｗｅｌｌ電圧と記す）は、６Ｖから
さらに２Ｖ程度高くなり、８Ｖ程度になった後、基準電
圧Ｖｓｓにフォースされている。このとき、上記Ｐ型ウ
エル１２とＮ型ウエル１１がカップリングしているため
に、Ｐ型ウエル１２の電圧が６Ｖから８Ｖになるのに伴
い、Ｎ型ウエル１１の電圧（図６ではＮ−ｗｅｌｌ電圧
と記す）が９Ｖから１０Ｖになる。
第２の高電圧ポンプ回路２および負電圧ポンプ回路３が
止められる。このときのワード線ＷＬ、Ｐ型ウエル１２
およびＮ型ウエル１１の電圧の波形の一例を図６に示
す。図６から判るように、上記ワード線ＷＬの電圧（図
６ではワード線電圧と記す）が−９Ｖから基準電圧Ｖｓ
ｓヘフォースされるタイミングでは、Ｐ型ウエル１２の
電圧（図６ではＰ−ｗｅｌｌ電圧と記す）は、６Ｖから
さらに２Ｖ程度高くなり、８Ｖ程度になった後、基準電
圧Ｖｓｓにフォースされている。このとき、上記Ｐ型ウ
エル１２とＮ型ウエル１１がカップリングしているため
に、Ｐ型ウエル１２の電圧が６Ｖから８Ｖになるのに伴
い、Ｎ型ウエル１１の電圧（図６ではＮ−ｗｅｌｌ電圧
と記す）が９Ｖから１０Ｖになる。
【００４１】このように、常に、上記Ｎ型ウエル１１の
電圧の方が、Ｐ型ウエル１２の電圧よりも高いので、Ｐ
型ウエル１２とＮ型ウエル１１との間で順方向電流が流
れない。その結果、ラッチアップのトリガの発生を阻止
することができ、信頼性が高くなる。
電圧の方が、Ｐ型ウエル１２の電圧よりも高いので、Ｐ
型ウエル１２とＮ型ウエル１１との間で順方向電流が流
れない。その結果、ラッチアップのトリガの発生を阻止
することができ、信頼性が高くなる。
【００４２】上記第１の実施の形態では、消去動作時、
制御ゲート１８に−９Ｖ、ソースに６Ｖ、Ｐ型ウエル１
２に６Ｖ、Ｎ型ウエル１１に９Ｖを出力したが、制御ゲ
ート１８、ソース１３、Ｐ型ウエル１２およびＮ型ウエ
ル１１に出力する電圧はこれに限定されない。上記Ｐ型
ウエル１２およびＮ型ウエル１１に出力する電圧は正電
圧であればよく、Ｎ型ウエル１１に印加する電圧が、Ｐ
型ウエル１２に印加する電圧よりも高ければよい。
制御ゲート１８に−９Ｖ、ソースに６Ｖ、Ｐ型ウエル１
２に６Ｖ、Ｎ型ウエル１１に９Ｖを出力したが、制御ゲ
ート１８、ソース１３、Ｐ型ウエル１２およびＮ型ウエ
ル１１に出力する電圧はこれに限定されない。上記Ｐ型
ウエル１２およびＮ型ウエル１１に出力する電圧は正電
圧であればよく、Ｎ型ウエル１１に印加する電圧が、Ｐ
型ウエル１２に印加する電圧よりも高ければよい。
【００４３】（第２の実施の形態）図７は、本発明の第
２の実施の形態の不揮発性半導体メモリ装置の概略構成
図である。なお、本実施形態において、図２と同一構成
部には同一番号を付して説明を省略する。
２の実施の形態の不揮発性半導体メモリ装置の概略構成
図である。なお、本実施形態において、図２と同一構成
部には同一番号を付して説明を省略する。
【００４４】上記不揮発性半導体メモリ装置において、
書き込み、消去および読み出し動作での印加電圧条件
は、上記第１の実施の形態で述べたものと同一条件であ
る。上記第１の実施の形態と異なる点は消去回路の構成
である。
書き込み、消去および読み出し動作での印加電圧条件
は、上記第１の実施の形態で述べたものと同一条件であ
る。上記第１の実施の形態と異なる点は消去回路の構成
である。
【００４５】以下、上記不揮発性半導体メモリ装置の消
去回路について説明する。
去回路について説明する。
【００４６】上記消去回路は、図７に示すように、ロー
デコーダ回路ＲＤを介してワード線ＷＬに負の電圧の−
９Ｖを印加するための負電圧ポンプ回路３を有してい
る。一方、ウエル側は、Ｐ型ウエル１２に第１の電圧と
しての６Ｖを印加するための第１の電圧印加手段である
高電圧ポンプ回路７１が存在すると共に、Ｎ型ウエル１
１に第２の電圧としての９Ｖを印加するための第２の電
圧印加手段である補助ポンプ回路７２が存在する。そし
て、上記高電圧ポンプ回路７１はＰ型ウエル用スイッチ
４を介してＰ型ウエル１２に接続されている。また、上
記高電圧ポンプ回路７１とＰ型ウエル用スイッチ４との
間を、補助ポンプ回路７２，Ｎ型ウエル用スイッチ５を
介してＮ型ウエル１１に接続している。上記補助ポンプ
回路７２は、高電圧ポンプ回路７１の出力電圧を受け、
その出力電圧をさらに高めてＮ型ウエル１１に出力す
る。
デコーダ回路ＲＤを介してワード線ＷＬに負の電圧の−
９Ｖを印加するための負電圧ポンプ回路３を有してい
る。一方、ウエル側は、Ｐ型ウエル１２に第１の電圧と
しての６Ｖを印加するための第１の電圧印加手段である
高電圧ポンプ回路７１が存在すると共に、Ｎ型ウエル１
１に第２の電圧としての９Ｖを印加するための第２の電
圧印加手段である補助ポンプ回路７２が存在する。そし
て、上記高電圧ポンプ回路７１はＰ型ウエル用スイッチ
４を介してＰ型ウエル１２に接続されている。また、上
記高電圧ポンプ回路７１とＰ型ウエル用スイッチ４との
間を、補助ポンプ回路７２，Ｎ型ウエル用スイッチ５を
介してＮ型ウエル１１に接続している。上記補助ポンプ
回路７２は、高電圧ポンプ回路７１の出力電圧を受け、
その出力電圧をさらに高めてＮ型ウエル１１に出力す
る。
【００４７】上記高電圧ポンプ回路７１は６Ｖを出力
し、Ｐ型ウエル用スイッチ４を通してＰ型ウエル１２に
６Ｖが出力される。消去されるべきブロックが選択され
ると、Ｐ型ウエル用スイッチ４では、図４に示すよう
に、Blkselがハイとなり、消去コマンドが入力され、消
去パルス印加信号であるErasesp信号がハイとなる。こ
れにより、そのブロックのＰ型ウエル１２にＶｐｅ電圧
つまり６Ｖが出力される。
し、Ｐ型ウエル用スイッチ４を通してＰ型ウエル１２に
６Ｖが出力される。消去されるべきブロックが選択され
ると、Ｐ型ウエル用スイッチ４では、図４に示すよう
に、Blkselがハイとなり、消去コマンドが入力され、消
去パルス印加信号であるErasesp信号がハイとなる。こ
れにより、そのブロックのＰ型ウエル１２にＶｐｅ電圧
つまり６Ｖが出力される。
【００４８】一方、上記補助ポンプ回路７２は、入力電
圧として高電圧ポンプ回路７１の出力電圧６Ｖを用い、
その６Ｖを高めて９Ｖを出力する。そうすると、上記Ｎ
型ウエル用スイッチ５を通してＮ型ウエル１１に電圧９
Ｖが印加される。消去されるべきブロックが選択される
と、上記Ｎ型ウエル用スイッチ５では、図５に示すよう
に、Blkselがハイとなり、消去パルス印加信号であるEr
asesp信号がハイとなる。これにより、そのブロックの
Ｎ型ウエル１１にＶｐｐ電圧つまり９Ｖが出力される。
圧として高電圧ポンプ回路７１の出力電圧６Ｖを用い、
その６Ｖを高めて９Ｖを出力する。そうすると、上記Ｎ
型ウエル用スイッチ５を通してＮ型ウエル１１に電圧９
Ｖが印加される。消去されるべきブロックが選択される
と、上記Ｎ型ウエル用スイッチ５では、図５に示すよう
に、Blkselがハイとなり、消去パルス印加信号であるEr
asesp信号がハイとなる。これにより、そのブロックの
Ｎ型ウエル１１にＶｐｐ電圧つまり９Ｖが出力される。
【００４９】そして、パルス印加が終了すると、Ｐ型ウ
エル１２およびワード線１２の電圧を基準電圧Ｖｓｓ
（０Ｖ）にするシャットダウンシーケンスが実行され
る。そうすると、上記Ｐ型ウエル用スイッチ５のErases
p信号がローになり、ワード線ＷＬの電圧が基準電圧Ｖ
ｓｓヘフォースされ、Ｐ型ウエルが基準電圧Ｖｓｓヘフ
ォースされる。
エル１２およびワード線１２の電圧を基準電圧Ｖｓｓ
（０Ｖ）にするシャットダウンシーケンスが実行され
る。そうすると、上記Ｐ型ウエル用スイッチ５のErases
p信号がローになり、ワード線ＷＬの電圧が基準電圧Ｖ
ｓｓヘフォースされ、Ｐ型ウエルが基準電圧Ｖｓｓヘフ
ォースされる。
【００５０】最後に、上記高電圧ポンプ回路７１、補助
ポンプ回路７２および負電圧ポンプ回路７２が止められ
る。このときのワード線ＷＬ、Ｐ型ウエル１２およびＮ
型ウエル１１の電圧の波形の一例を図６に示す。図６か
ら判るように、上記ワード線ＷＬの電圧が−９Ｖから基
準電圧Ｖｓｓヘフォースされるタイミングでは、Ｐ型ウ
エル１２の電圧は、６Ｖからさらに２Ｖ程度高くなり、
８Ｖ程度になった後、基準電圧Ｖｓｓにフォースされて
いる。このとき、上記Ｐ型ウエル１２とＮ型ウエル１１
がカップリングしているために、Ｐ型ウエル１２の電圧
が６Ｖから８Ｖになるのに伴い、Ｎ型ウエル１１の電圧
が９Ｖから１０Ｖになる。
ポンプ回路７２および負電圧ポンプ回路７２が止められ
る。このときのワード線ＷＬ、Ｐ型ウエル１２およびＮ
型ウエル１１の電圧の波形の一例を図６に示す。図６か
ら判るように、上記ワード線ＷＬの電圧が−９Ｖから基
準電圧Ｖｓｓヘフォースされるタイミングでは、Ｐ型ウ
エル１２の電圧は、６Ｖからさらに２Ｖ程度高くなり、
８Ｖ程度になった後、基準電圧Ｖｓｓにフォースされて
いる。このとき、上記Ｐ型ウエル１２とＮ型ウエル１１
がカップリングしているために、Ｐ型ウエル１２の電圧
が６Ｖから８Ｖになるのに伴い、Ｎ型ウエル１１の電圧
が９Ｖから１０Ｖになる。
【００５１】このように、常に、上記Ｎ型ウエル１１の
電圧の方が、Ｐ型ウエル１２の電圧よりも高いので、Ｐ
型ウエル１２とＮ型ウエル１１との間で順方向電流が流
れない。その結果、ラッチアップのトリガの発生を阻止
することができ、信頼性が高くなる。
電圧の方が、Ｐ型ウエル１２の電圧よりも高いので、Ｐ
型ウエル１２とＮ型ウエル１１との間で順方向電流が流
れない。その結果、ラッチアップのトリガの発生を阻止
することができ、信頼性が高くなる。
【００５２】また、上記高電圧ポンプ回路７１，補助ポ
ンプ回路７２を用いているので、ポンプレイアウト面積
を極めて小さくすることができる。
ンプ回路７２を用いているので、ポンプレイアウト面積
を極めて小さくすることができる。
【００５３】上記第２の実施の形態では、消去動作時、
制御ゲート１８に−９Ｖ、ソースに６Ｖ、Ｐ型ウエル１
２に６Ｖ、Ｎ型ウエル１１に９Ｖを出力したが、制御ゲ
ート１８、ソース１３、Ｐ型ウエル１２およびＮ型ウエ
ル１１に出力する電圧はこれに限定されない。上記Ｐ型
ウエル１２およびＮ型ウエル１１に出力する電圧は正電
圧であればよく、Ｎ型ウエル１１に印加する電圧が、Ｐ
型ウエル１２に印加する電圧よりも高ければよい。
制御ゲート１８に−９Ｖ、ソースに６Ｖ、Ｐ型ウエル１
２に６Ｖ、Ｎ型ウエル１１に９Ｖを出力したが、制御ゲ
ート１８、ソース１３、Ｐ型ウエル１２およびＮ型ウエ
ル１１に出力する電圧はこれに限定されない。上記Ｐ型
ウエル１２およびＮ型ウエル１１に出力する電圧は正電
圧であればよく、Ｎ型ウエル１１に印加する電圧が、Ｐ
型ウエル１２に印加する電圧よりも高ければよい。
【００５４】（第３の実施の形態）図８は、本発明の第
３の実施の形態の不揮発性半導体メモリ装置の概略構成
図である。なお、本実施形態において、図２と同一構成
部には同一番号を付して説明を省略する。
３の実施の形態の不揮発性半導体メモリ装置の概略構成
図である。なお、本実施形態において、図２と同一構成
部には同一番号を付して説明を省略する。
【００５５】上記不揮発性半導体メモリ装置において、
書き込み、消去および読み出し動作での印加電圧条件
は、上記第１の実施の形態で述べたものと同一条件であ
る。上記第１の実施の形態と異なる点は消去回路の構成
である。
書き込み、消去および読み出し動作での印加電圧条件
は、上記第１の実施の形態で述べたものと同一条件であ
る。上記第１の実施の形態と異なる点は消去回路の構成
である。
【００５６】以下、上記不揮発性半導体メモリ装置の消
去回路について説明する。
去回路について説明する。
【００５７】上記消去回路は、図８に示すように、ロー
デコーダ回路ＲＤを介してワード線ＷＬに負の電圧の−
９Ｖを印加するための負電圧ポンプ回路３を有してい
る。一方、ウエル側は、Ｐ型ウエル１２に第１の電圧と
しての６Ｖを印加するための第１の電圧印加手段である
レギュレータ回路８１が存在すると共に、Ｎ型ウエル１
１に第２の電圧としての９Ｖを印加するための第２の電
圧印加手段である高電圧ポンプ回路８２が存在する。こ
の高電圧ポンプ回路８２は、Ｎウエル用スイッチ５を介
してＮ型ウエル１１に接続されている。また、上記高電
圧ポンプ回路８２とＮ型ウエル５との間を、レギュレー
タ回路８１，Ｐ型ウエル用スイッチ４を介してＰ型ウエ
ル１２に接続している。上記レギュレータ回路８１は、
高電圧ポンプ回路８２の出力電圧を受けて、その出力電
圧より低い電圧をＰ型ウエル１２に出力する。そのレギ
ュレータ回路８１の出力電圧は一定になるように制御さ
れている。
デコーダ回路ＲＤを介してワード線ＷＬに負の電圧の−
９Ｖを印加するための負電圧ポンプ回路３を有してい
る。一方、ウエル側は、Ｐ型ウエル１２に第１の電圧と
しての６Ｖを印加するための第１の電圧印加手段である
レギュレータ回路８１が存在すると共に、Ｎ型ウエル１
１に第２の電圧としての９Ｖを印加するための第２の電
圧印加手段である高電圧ポンプ回路８２が存在する。こ
の高電圧ポンプ回路８２は、Ｎウエル用スイッチ５を介
してＮ型ウエル１１に接続されている。また、上記高電
圧ポンプ回路８２とＮ型ウエル５との間を、レギュレー
タ回路８１，Ｐ型ウエル用スイッチ４を介してＰ型ウエ
ル１２に接続している。上記レギュレータ回路８１は、
高電圧ポンプ回路８２の出力電圧を受けて、その出力電
圧より低い電圧をＰ型ウエル１２に出力する。そのレギ
ュレータ回路８１の出力電圧は一定になるように制御さ
れている。
【００５８】上記高電圧ポンプ回路８２は９Ｖを出力
し、Ｎ型ウエル用スイッチ５を通してＮ型ウエル１１に
電圧９Ｖを印加する。消去されるべきブロックが選択さ
れると、Ｎ型ウエル用スッチ５では、図５に示すよう
に、Blkselがハイとなり、消去コマンドが入力され、消
去パルス印加信号であるErasesp信号がハイとなる。こ
れにより、そのブロックのＮ型ウエル１１にＶｐｐ電圧
つまり９Ｖが出力される。
し、Ｎ型ウエル用スイッチ５を通してＮ型ウエル１１に
電圧９Ｖを印加する。消去されるべきブロックが選択さ
れると、Ｎ型ウエル用スッチ５では、図５に示すよう
に、Blkselがハイとなり、消去コマンドが入力され、消
去パルス印加信号であるErasesp信号がハイとなる。こ
れにより、そのブロックのＮ型ウエル１１にＶｐｐ電圧
つまり９Ｖが出力される。
【００５９】一方、上記レギュレータ回路８１は、高電
圧ポンプ回路８２の出力電圧９Ｖを受け、その出力電圧
９Ｖをレギュレートした電圧６Ｖを、Ｐ型ウエル用スイ
ッチ４を介してＰ型ウエル１２に出力する。消去される
べきブロックが選択されると、上記Ｐ型ウエル用スイッ
チ４では、図４に示すように、Blkselがハイとなり、消
去パルス印加信号であるErasesp信号がハイとなる。こ
れにより、そのブロックのＰ型ウエル１２にＶｐｅ電圧
つまり６Ｖが出力される。
圧ポンプ回路８２の出力電圧９Ｖを受け、その出力電圧
９Ｖをレギュレートした電圧６Ｖを、Ｐ型ウエル用スイ
ッチ４を介してＰ型ウエル１２に出力する。消去される
べきブロックが選択されると、上記Ｐ型ウエル用スイッ
チ４では、図４に示すように、Blkselがハイとなり、消
去パルス印加信号であるErasesp信号がハイとなる。こ
れにより、そのブロックのＰ型ウエル１２にＶｐｅ電圧
つまり６Ｖが出力される。
【００６０】そして、パルス印加が終了すると、Ｐ型ウ
エル１２およびワード線ＷＬの電圧を基準電圧Ｖｓｓ
（０Ｖ）にするシャットダウンシーケンスが実行され
る。そうすると、上記Ｐ型ウエル用スイッチ４のErases
p信号がローになり、ワード線ＷＬの電圧が基準電圧Ｖ
ｓｓヘフォースされ、Ｐ型ウエル１２の電圧が基準電圧
Ｖｓｓヘフォースされる。
エル１２およびワード線ＷＬの電圧を基準電圧Ｖｓｓ
（０Ｖ）にするシャットダウンシーケンスが実行され
る。そうすると、上記Ｐ型ウエル用スイッチ４のErases
p信号がローになり、ワード線ＷＬの電圧が基準電圧Ｖ
ｓｓヘフォースされ、Ｐ型ウエル１２の電圧が基準電圧
Ｖｓｓヘフォースされる。
【００６１】最後に、上記高電圧ポンプ回路８２および
負電圧ポンプ回路３が止められる。このときのワード線
ＷＬ、Ｐ型ウエル１２およびＮ型ウエル１１の電圧の波
形の一例を図６に示す。図６から判るように、上記ワー
ド線ＷＬの電圧が−９Ｖから基準電圧Ｖｓｓヘフォース
されるタイミングでは、Ｐ型ウエル１２の電圧は、６Ｖ
からさらに２Ｖ程度高くなり、８Ｖ程度になった後、基
準電圧Ｖｓｓにフォースされている。このとき、上記Ｐ
型ウエル１２とＮ型ウエル１１がカップリングしている
ために、Ｐ型ウエル１２の電圧が６Ｖから８Ｖになるの
に伴い、Ｎ型ウエル１１の電圧が９Ｖから１０Ｖにな
る。
負電圧ポンプ回路３が止められる。このときのワード線
ＷＬ、Ｐ型ウエル１２およびＮ型ウエル１１の電圧の波
形の一例を図６に示す。図６から判るように、上記ワー
ド線ＷＬの電圧が−９Ｖから基準電圧Ｖｓｓヘフォース
されるタイミングでは、Ｐ型ウエル１２の電圧は、６Ｖ
からさらに２Ｖ程度高くなり、８Ｖ程度になった後、基
準電圧Ｖｓｓにフォースされている。このとき、上記Ｐ
型ウエル１２とＮ型ウエル１１がカップリングしている
ために、Ｐ型ウエル１２の電圧が６Ｖから８Ｖになるの
に伴い、Ｎ型ウエル１１の電圧が９Ｖから１０Ｖにな
る。
【００６２】このように、常に、上記Ｎ型ウエル１１の
電圧の方が、Ｐ型ウエル１２の電圧よりも高いので、Ｐ
型ウエル１２とＮ型ウエル１１との間で順方向電流が流
れない。その結果、ラッチアップのトリガの発生を阻止
することができ、信頼性を向上させることができる。
電圧の方が、Ｐ型ウエル１２の電圧よりも高いので、Ｐ
型ウエル１２とＮ型ウエル１１との間で順方向電流が流
れない。その結果、ラッチアップのトリガの発生を阻止
することができ、信頼性を向上させることができる。
【００６３】また、上記高電圧ポンプ回路８２，レギュ
レータ回路８１を用いているので、ポンプレイアウト面
積を極めて小さくすることができる。
レータ回路８１を用いているので、ポンプレイアウト面
積を極めて小さくすることができる。
【００６４】上記第３の実施の形態では、消去動作時、
制御ゲート１８に−９Ｖ、ソースに６Ｖ、Ｐ型ウエル１
２に６Ｖ、Ｎ型ウエル１１に９Ｖを出力したが、制御ゲ
ート１８、ソース１３、Ｐ型ウエル１２およびＮ型ウエ
ル１１に出力する電圧はこれに限定されない。上記Ｐ型
ウエル１２およびＮ型ウエル１１に出力する電圧は正電
圧であればよく、Ｎ型ウエル１１に印加する電圧が、Ｐ
型ウエル１２に印加する電圧よりも高ければよい。
制御ゲート１８に−９Ｖ、ソースに６Ｖ、Ｐ型ウエル１
２に６Ｖ、Ｎ型ウエル１１に９Ｖを出力したが、制御ゲ
ート１８、ソース１３、Ｐ型ウエル１２およびＮ型ウエ
ル１１に出力する電圧はこれに限定されない。上記Ｐ型
ウエル１２およびＮ型ウエル１１に出力する電圧は正電
圧であればよく、Ｎ型ウエル１１に印加する電圧が、Ｐ
型ウエル１２に印加する電圧よりも高ければよい。
【００６５】
【発明の効果】以上より明らかなように、本発明の不揮
発性半導体メモリ装置は、Ｐ型ウエルに第１の電圧を印
加するための第１の電圧印加手段と、Ｎ型ウエルに第２
の電圧を印加するための第２の電圧印加手段とを有する
ので、Ｐ型ウエルとＮ型ウエルに対して個別に電圧印加
を行える。したがって、上記第１の電圧よりも第２の電
圧を高くすると、Ｐ型ウエル，Ｎ型ウエル間における順
方向電流の発生せず、ラッチアップの発生を阻止するこ
とができ、信頼性を高かめることが可能である。
発性半導体メモリ装置は、Ｐ型ウエルに第１の電圧を印
加するための第１の電圧印加手段と、Ｎ型ウエルに第２
の電圧を印加するための第２の電圧印加手段とを有する
ので、Ｐ型ウエルとＮ型ウエルに対して個別に電圧印加
を行える。したがって、上記第１の電圧よりも第２の電
圧を高くすると、Ｐ型ウエル，Ｎ型ウエル間における順
方向電流の発生せず、ラッチアップの発生を阻止するこ
とができ、信頼性を高かめることが可能である。
【００６６】一実施形態の不揮発性半導体メモリ装置
は、上記Ｐ型ウエル，Ｎ型ウエルに印加する第１の電
圧，第２の電圧が正電圧であるから、制御ゲートに負電
圧、ソースに正電圧を印加することにより、浮遊ゲート
の電子を、絶縁膜を介してトンネル動作させ、ソースお
よびＰ型ウエル内に放電させることができる。
は、上記Ｐ型ウエル，Ｎ型ウエルに印加する第１の電
圧，第２の電圧が正電圧であるから、制御ゲートに負電
圧、ソースに正電圧を印加することにより、浮遊ゲート
の電子を、絶縁膜を介してトンネル動作させ、ソースお
よびＰ型ウエル内に放電させることができる。
【００６７】また、上記第２の電圧が第１の電圧より高
いから、チャネル消去を行っても、Ｐ型ウエル，Ｎ型ウ
エル間における順方向電流の発生せず、ラッチアップの
発生を阻止することができ、信頼性を高かめることがで
きる。
いから、チャネル消去を行っても、Ｐ型ウエル，Ｎ型ウ
エル間における順方向電流の発生せず、ラッチアップの
発生を阻止することができ、信頼性を高かめることがで
きる。
【図１】 図１は本発明の第１の実施の形態の不揮発性
半導体メモリ装置の模式回路図である。
半導体メモリ装置の模式回路図である。
【図２】 図２は上記第１の実施の形態の不揮発性半導
体メモリ装置の概略構成図である。
体メモリ装置の概略構成図である。
【図３】 図３は上記第１の実施の形態の不揮発性半導
体メモリ装置のソース用スイッチの模式回路図である。
体メモリ装置のソース用スイッチの模式回路図である。
【図４】 図４は上記第１の実施の形態の不揮発性半導
体メモリ装置のＰ型ウエル用スイッチの模式回路図であ
る。
体メモリ装置のＰ型ウエル用スイッチの模式回路図であ
る。
【図５】 図５は上記第１の実施の形態の不揮発性半導
体メモリ装置のＮ型ウエル用スイッチの模式回路図であ
る。
体メモリ装置のＮ型ウエル用スイッチの模式回路図であ
る。
【図６】 図６は上記第１の実施の形態の不揮発性半導
体メモリ装置のワード線、Ｎ型ウエルおよびＰ型ウエル
の電圧波形を示すグラフである。
体メモリ装置のワード線、Ｎ型ウエルおよびＰ型ウエル
の電圧波形を示すグラフである。
【図７】 図７は本発明の第２の実施の形態の不揮発性
半導体メモリ装置の概略構成図である。
半導体メモリ装置の概略構成図である。
【図８】 図８は本発明の第３の実施の形態の不揮発性
半導体メモリ装置の概略構成図である。
半導体メモリ装置の概略構成図である。
【図９】 図９は従来の不揮発性半導体メモリ装置の浮
遊ゲート型電界効果トランジスタの要部の模式断面図で
ある。
遊ゲート型電界効果トランジスタの要部の模式断面図で
ある。
【図１０】 図１０は上記浮遊ゲート型電界効果トラン
ジスタのしきい値分布を示すグラフである。
ジスタのしきい値分布を示すグラフである。
【図１１】 図１１は上記従来の不揮発性半導体メモリ
装置の概略構成図である。
装置の概略構成図である。
【図１２】 図１２は上記従来の不揮発性半導体メモリ
装置のウエル用スイッチの模式回路図である。
装置のウエル用スイッチの模式回路図である。
【図１３】 図１３は上記従来の不揮発性半導体メモリ
装置のワード線、Ｎ型ウエルおよびＰ型ウエルの電圧波
形を示すグラフである。
装置のワード線、Ｎ型ウエルおよびＰ型ウエルの電圧波
形を示すグラフである。
【図１４】 図１４は上記従来の不揮発性半導体メモリ
装置のワード線ＷＬとＰ型ウエルとの等価回路図であ
る。
装置のワード線ＷＬとＰ型ウエルとの等価回路図であ
る。
１ 第１の高電圧ポンプ回路 ２ 第２の高電圧ポンプ回路 １０ Ｐ型半導体基板 １１ Ｎ型ウエル １２ Ｐ型ウエル １３ ソース １４ ドレイン １５ トンネル酸化膜 １６ 浮遊ゲート １７ 層間絶縁膜 １８ 制御ゲート ７１，８２ 高電圧ポンプ回路 ８１ レギュレータ回路 ＭＡ メモリセルアレイ Ｔｒ 浮遊ゲート型電界効果トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115
Claims (5)
- 【請求項１】 行線と列線とに接続された浮遊ゲート型
電界効果トランジスタがマトリクス状に配置されたメモ
リアレイを備え、 上記浮遊ゲート型電界効果トランジスタは、 半導体基板のＮ型ウエル内に設けられたＰ型ウエル内に
形成されたソース，ドレインと、 上記ソース，ドレイン間上に絶縁膜を介して形成された
浮遊ゲートと、 上記浮遊ゲート上に絶縁膜を介して形成された制御ゲー
トとを含み、 また、消去パルス印加時に上記Ｐ型ウエルに第１の電圧
を印加するための第１の電圧印加手段と、 消去パルス印加時に上記Ｎ型ウエルに第２の電圧を印加
するための第２の電圧印加手段とを備えたことを特徴と
する不揮発性半導体メモリ装置。 - 【請求項２】 請求項１に記載の不揮発性半導体メモリ
装置において、 上記第１の電圧および第２の電圧は正電圧であり、上記
第２の電圧は上記第１の電圧より高いことを特徴とする
不揮発性半導体メモリ装置。 - 【請求項３】 請求項１または２に記載の不揮発性半導
体メモリ装置において、 上記第１の電圧印加手段は、上記第１の電圧を発生する
第１の高電圧ポンプ回路であり、 上記第２の電圧印加手段は、上記第２の電圧を発生する
第２の高電圧ポンプ回路であることを特徴とする不揮発
性半導体メモリ装置。 - 【請求項４】 請求項１または２に記載の不揮発性半導
体メモリ装置において、 上記第１の電圧印加手段は、上記第１の電圧を発生する
高電圧ポンプ回路であり、 上記第２の電圧印加手段は、上記第１の電圧を受けて上
記第１の電圧よりも高い上記第２の電圧を発生する補助
ポンプ回路であることを特徴とする不揮発性半導体メモ
リ装置。 - 【請求項５】 請求項１または２に記載の不揮発性半導
体メモリ装置において、 上記第２の電圧印加手段は、上記第１の電圧よりも高い
上記第２の電圧を発生する高電圧ポンプ回路であり、 上記第１の電圧印加手段は、上記第２の電圧を受けて上
記第２の電圧よりも低い上記第１の電圧を発生するレギ
ュレータ回路であることを特徴とする不揮発性半導体メ
モリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001054270A JP2002261172A (ja) | 2001-02-28 | 2001-02-28 | 不揮発性半導体メモリ装置 |
| US10/052,519 US6747901B2 (en) | 2001-02-28 | 2002-01-23 | Nonvolatile semiconductor memory device capable of preventing occurrence of latch-up |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001054270A JP2002261172A (ja) | 2001-02-28 | 2001-02-28 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002261172A true JP2002261172A (ja) | 2002-09-13 |
Family
ID=18914630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001054270A Pending JP2002261172A (ja) | 2001-02-28 | 2001-02-28 | 不揮発性半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6747901B2 (ja) |
| JP (1) | JP2002261172A (ja) |
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|---|---|---|---|---|
| JP2008257804A (ja) * | 2007-04-05 | 2008-10-23 | Renesas Technology Corp | 半導体装置 |
| US8331159B2 (en) | 2009-06-26 | 2012-12-11 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device and discharge circuit thereof |
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|---|---|---|---|---|
| KR100476889B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 플래쉬메모리의 워드라인디코더 |
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| KR100553706B1 (ko) * | 2004-02-17 | 2006-02-24 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 제조 방법 |
| JP4683995B2 (ja) * | 2005-04-28 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US7227783B2 (en) * | 2005-04-28 | 2007-06-05 | Freescale Semiconductor, Inc. | Memory structure and method of programming |
| US7397699B2 (en) * | 2005-07-27 | 2008-07-08 | Atmel Corporation | Channel discharging after erasing flash memory devices |
| US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
| US7474568B2 (en) * | 2006-08-24 | 2009-01-06 | Virage Logic Corporation | Non-volatile memory with programming through band-to-band tunneling and impact ionization gate current |
| US7508719B2 (en) * | 2006-08-24 | 2009-03-24 | Virage Logic Corporation | Non-volatile memory cell circuit with programming through band-to-band tunneling and impact ionization gate current |
| US7983093B2 (en) * | 2006-08-24 | 2011-07-19 | Synopsys, Inc. | Non-volatile memory cell with BTBT programming |
| US7652921B2 (en) | 2007-05-11 | 2010-01-26 | Virage Logic Corporation | Multi-level non-volatile memory cell with high-VT enhanced BTBT device |
| US7939861B2 (en) * | 2007-02-02 | 2011-05-10 | Synopsys, Inc. | Non-volatile memory devices having floating-gates FETs with different source-gate and drain-gate border lengths |
| JP2013196731A (ja) * | 2012-03-21 | 2013-09-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN103928468B (zh) * | 2014-04-21 | 2017-04-05 | 武汉新芯集成电路制造有限公司 | 闪存结构 |
Family Cites Families (4)
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| US5790460A (en) | 1997-05-12 | 1998-08-04 | Eon Silicon Devices, Inc. | Method of erasing a flash EEPROM memory |
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| US6198662B1 (en) * | 1999-06-24 | 2001-03-06 | Amic Technology, Inc. | Circuit and method for pre-erasing/erasing flash memory array |
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-
2001
- 2001-02-28 JP JP2001054270A patent/JP2002261172A/ja active Pending
-
2002
- 2002-01-23 US US10/052,519 patent/US6747901B2/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2008257804A (ja) * | 2007-04-05 | 2008-10-23 | Renesas Technology Corp | 半導体装置 |
| US8331159B2 (en) | 2009-06-26 | 2012-12-11 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device and discharge circuit thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020159298A1 (en) | 2002-10-31 |
| US6747901B2 (en) | 2004-06-08 |
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