JPH05198190A - フラッシュ・メモリ - Google Patents

フラッシュ・メモリ

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JPH05198190A
JPH05198190A JP675592A JP675592A JPH05198190A JP H05198190 A JPH05198190 A JP H05198190A JP 675592 A JP675592 A JP 675592A JP 675592 A JP675592 A JP 675592A JP H05198190 A JPH05198190 A JP H05198190A
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source
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JP675592A
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Hiromi Kawashima
博美 川嶋
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】過剰消去とされている非選択セル・トランジス
タのリーク電流による誤読出しを防止する。 【構成】書込み時及び読出し時、ソース線４1、４2を選
択的に共通ソース線５に接続するためのｎＭＯＳ１１1
〜１１4と、消去時、ソース線４1、４2に消去用高電圧
を供給するためのｎＭＯＳ１２1、１２2とを設け、か
つ、ソースを共通接続するワード線２1に接続されるセ
ル・トランジスタ１11、１13とワード線２2に接続され
るセル・トランジスタ１22、１24とがビット線３1〜３4
を共通にしないようにすると共に、ソースを共通接続す
るワード線２3に接続されるセル・トランジスタ１32、
１34とワード線２4に接続されるセル・トランジスタ１
41、１43とがビット線３1〜３4を共通にしないようにす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的な消去及び書き
込みが可能な不揮発性半導体記憶装置であるＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory）のうち、セル・トランジスタに書き込まれ
ているデータの消去をチップあるいはブロック単位で行
う、いわゆるフラッシュ・メモリに関する。
【０００２】
【従来の技術】従来、フラッシュ・メモリとして、等価
回路上、図８にその要部を示すようなものが知られてい
る。
【０００３】図中、１11〜１44はセル・トランジスタ、
２1〜２4はワード線、３1〜３4はビット線、４1はセル
・トランジスタ１11〜１14、１21〜１24のソースを共通
接続するソース線、４2はセル・トランジスタ１31〜１
34、１41〜１44のソースを共通接続するソース線、５は
ソース線４1、４2に対応して設けられた共通ソース線で
ある。
【０００４】なお、セル・トランジスタ１11〜１44は、
図９にその概略的断面図を示すように構成されている。
図中、６はＰ型シリコン基板、７はＮ+拡散層からなる
ドレイン、８はＮ+拡散層からなるソース、９はフロー
ティングゲート、１０はコントロールゲート（ワード
線）、ＶCGはコントロールゲート電圧、ＶDはドレイン
電圧、ＶSはソース電圧である。
【０００５】かかるセル・トランジスタ１11〜１44で
は、書き込みは、例えば、ＶCG＝１２［Ｖ］、ＶD＝６
［Ｖ］、ＶS＝０［Ｖ］とし、ドレイン７の近傍のアバ
ランシェ・ブレークダウンにより発生する電子をフロー
ティングゲート９に注入することによって行われる。
【０００６】これに対し、消去は、例えば、ＶCG＝０
［Ｖ］、ＶD＝開放、ＶS＝１２［Ｖ］とし、Ｆ−Ｎ（Fo
wler-Nordheim）トンネル現象によってフローティング
ゲート９からソース８に電子を引き抜くことによって行
われる。
【０００７】また、読出しは、例えば、ＶCG＝５
［Ｖ］、ＶD＝１［Ｖ］、ＶS＝０［Ｖ］とし、ドレイン
電流が流れるか否かを電圧変化として検出し、これを増
幅することにより行われる。
【０００８】
【発明が解決しようとする課題】かかる従来のフラッシ
ュ・メモリにおいては、消去は、共通ソース線５に接続
されているセル・トランジスタ１11〜１44について同時
に行われる。この場合、セル・トランジスタ１11〜１44
にプロセス上のバラツキがあると、過剰消去、即ち、フ
ローティングゲート９に注入されている電子よりも多く
の電子を引き抜かれ、非選択時においても、リーク電流
が流れてしまうセル・トランジスタが発生する場合があ
る。
【０００９】このような過剰消去のセル・トランジスタ
が存在すると、誤読出しが発生してしまう場合がある。
例えば、図８において、セル・トランジスタ１11に
「０」が書き込まれ、選択されたとしても、このセル・
トランジスタ１11にはドレイン電流が流れない状態とさ
れている場合において、ワード線２1がＨレベルとさ
れ、かつ、ビット線３1が選択されて、セル・トランジ
スタ１11が選択状態とされた場合、仮に、セル・トラン
ジスタ１21、１31、１41のいずれかが過剰消去とされて
いると、セル・トランジスタ１11には電流は流れない
が、セル・トランジスタ１21、１31、１41のうち、過剰
消去とされているセル・トランジスタに電流が流れてし
まい、誤読出しが発生してしまう。
【００１０】ここに、消去時、セル・トランジスタ１11
〜１44のソースに印加する電圧と時間を調整し、一度の
消去動作で電子を引き抜く量を小さくして何度も繰り返
して消去を行い、その度にデータを読出し、過剰消去の
セル・トランジスタが生じないように消去を行う場合に
は、過剰消去のセル・トランジスタの発生を防止するこ
とができる。しかし、この消去方法は、消去時間が余り
に長くなってしまうという問題点があった。
【００１１】本発明は、かかる点に鑑み、過剰消去とさ
れている非選択セル・トランジスタのリーク電流による
誤読出しの低減化又は完全防止化を図ることができるよ
うにしたフラッシュ・メモリを提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明によるフラッシュ
・メモリは、等価回路上、ワード線を共通にすると共
に、ソースを共通接続してなる複数のセル・トランジス
タの前記ソースを共通接続するソース線と、複数のソー
ス線に対応して設けられた第１又は第２の共通ソース線
との間に、前記ワード線の電圧をゲート入力とするソー
ス線選択用のトランジスタを接続すると共に、前記第１
の共通ソース線と、前記複数のセル・トランジスタのソ
ース線との間に、前記第１の共通ソース線から前記複数
のセル・トランジスタのソース線方向を順方向とする消
去用高電圧供給用の一方向性素子を接続して構成され
る。
【００１３】
【作用】前記複数のセル・トランジスタを第１の複数の
セル・トランジスタとし、この第１の複数のセル・トラ
ンジスタとソースを共通にし、かつ、ビット線を共通に
する第２の複数のセル・トランジスタが存在する場合、
読出し時には、次のようなことが言える。
【００１４】例えば、第１の複数のセル・トランジスタ
に接続されているワード線が選択された場合において、
第２の複数のセル・トランジスタのうち、選択されたビ
ット線に接続されているセル・トランジスタが過剰消去
とされている場合、この過剰消去とされているセル・ト
ランジスタは、第１の複数のセル・トランジスタが接続
されているソース線選択用のトランジスタに接続されて
いることから、この過剰消去とされているセル・トラン
ジスタにリーク電流が流れてしまい、選択されたセル・
トランジスタからのデータの読出しは、このリーク電流
の影響を受け、誤読出しとなってしまう場合がある。
【００１５】しかし、共通ソース線を共通にする第２の
複数のセル・トランジスタ以外の複数のセル・トランジ
スタのうち、選択されたビット線に接続されているセル
・トランジスタが過剰消去とされていても、この過剰消
去とされているセル・トランジスタは、第１の複数のセ
ル・トランジスタが接続されているソース線選択用のト
ランジスタには接続されていないことから、この過剰消
去とされているセル・トランジスタにはリーク電流は流
れない。したがって、この場合には、誤読出しは発生し
ない。
【００１６】また、第１の複数のセル・トランジスタと
ソースを共通にするが、ビット線を共通にする第２の複
数のセル・トランジスタが存在しない場合には、読出し
時、第１の複数のセル・トランジスタに接続されている
ワード線が選択された場合においても、選択されたビッ
ト線を共通にし、かつ、ソース線選択用のトランジスタ
を共通とするセル・トランジスタは存在しないので、選
択されたビット線を共通にする非選択のセル・トランジ
スタが過剰消去とされていたとしても、この過剰消去と
されているセル・トランジスタにはリーク電流が流れな
いので、誤読出しは発生しない。
【００１７】
【実施例】以下、図１〜図７を参照して、本発明の第１
実施例〜第５実施例について説明する。なお、図１〜図
５において、図８に対応する部分には同一符号を付し、
その重複説明は省略する。
【００１８】第１実施例・・図１ 図１は本発明の第１実施例の要部を示す回路図であり、
この第１実施例では、ソース線４1、４2は、直接、共通
ソース線５に接続されておらず、ソース線４1と共通ソ
ース線５との間にはｎＭＯＳ１１1、１１2、１２1が設
けられ、ソース線４2と共通ソース線５との間にはｎＭ
ＯＳ１１3、１１4、１２2が設けられている。
【００１９】ここに、ｎＭＯＳ１１1、１１2は、書込み
時又は読出し時、選択によりソース線４1を共通ソース
線５に接続するためのものであり、ｎＭＯＳ１１1は、
そのドレインを共通ソース線５に接続され、そのソース
をソース線４1に接続され、そのゲートをワード線２1に
接続されている。ｎＭＯＳ１１2は、そのドレインを共
通ソース線５に接続され、そのソースをソース線４1に
接続され、そのゲートをワード線２2に接続されてい
る。
【００２０】また、ｎＭＯＳ１１3、１１4は、書込み時
又は読出し時、選択によりソース線４2を共通ソース線
５に接続するためのものであり、ｎＭＯＳ１１3は、そ
のドレインを共通ソース線５に接続され、そのソースを
ソース線４2に接続され、そのゲートをワード線２3に接
続されている。ｎＭＯＳ１１4は、そのドレインを共通
ソース線５に接続され、そのソースをソース線４2に接
続され、そのゲートをワード線２4に接続されている。
【００２１】したがって、例えば、ワード線２1が選択
され、ワード線２1がＨレベルにされると、ｎＭＯＳ１
１1がＯＮとなり、ソース線４1と共通ソース線５とが接
続されてソース線４1が０［Ｖ］とされ、セル・トラン
ジスタ１11〜１14のいずれかのセル・トランジスタから
のデータの読出しが可能となる。
【００２２】また、ワード線２2が選択され、ワード線
２2がＨレベルにされると、ｎＭＯＳ１１2がＯＮとな
り、ソース線４1と共通ソース線５とが接続されてソー
ス線４1が０［Ｖ］とされ、セル・トランジスタ１21〜
１24のいずれかのセル・トランジスタからのデータの読
出しが可能となる。
【００２３】また、ワード線２3が選択され、ワード線
２3がＨレベルにされると、ｎＭＯＳ１１3がＯＮとな
り、ソース線４2と共通ソース線５とが接続されてソー
ス線４2が０［Ｖ］とされ、セル・トランジスタ１31〜
１34のいずれかのセル・トランジスタからのデータの読
出しが可能となる。
【００２４】また、ワード線２4が選択され、ワード線
２4がＨレベルにされると、ｎＭＯＳ１１4がＯＮとな
り、ソース線４2と共通ソース線５とが接続されてソー
ス線４2が０［Ｖ］とされ、セル・トランジスタ１41〜
１44のいずれかのセル・トランジスタからのデータの読
出しが可能となる。
【００２５】また、ｎＭＯＳ１２1、１２2は、消去時、
ソース線４1、４2に消去用の高電圧を供給するためのも
のであり、ｎＭＯＳ１２1は、そのドレイン及びゲート
を共通ソース線５に接続され、そのソースをソース線４
1に接続されている。また、ｎＭＯＳ１２1は、そのドレ
イン及びゲートを共通ソース線５に接続され、そのソー
スをソース線４2に接続されている。
【００２６】この第１実施例によれば、読出し時、例え
ば、ワード線２1が選択された場合において、非選択の
セル・トランジスタ１21〜１24のうち、選択されたビッ
ト線に接続されているセル・トランジスタが過剰消去と
されている場合には、ｎＭＯＳ１１1はＯＮとなってい
るので、この過剰消去とされているセル・トランジスタ
にリーク電流が流れてしまい、選択されたセル・トラン
ジスタからのデータの読出しは、このリーク電流の影響
を受け、誤読出しとなってしまう場合がある。
【００２７】しかし、非選択のセル・トランジスタ１31
〜１34、１41〜１44のうち、選択されたビット線に接続
されているセル・トランジスタが過剰消去とされていて
も、ｎＭＯＳ１１3、１１4はＯＦＦとなっているので、
この過剰消去とされているセル・トランジスタにはリー
ク電流が流れない。したがって、この場合には、誤読出
しは発生しない。
【００２８】また、ワード線２2が選択された場合にお
いて、非選択のセル・トランジスタ１11〜１14のうち、
選択されたビット線に接続されているセル・トランジス
タが過剰消去とされている場合には、ｎＭＯＳ１１2は
ＯＮとなっているので、この過剰消去とされているセル
・トランジスタにリーク電流が流れてしまい、選択され
たセル・トランジスタからのデータの読出しは、このリ
ーク電流の影響を受け、誤読出しとなってしまう場合が
ある。
【００２９】しかし、非選択のセル・トランジスタ１31
〜１34、１41〜１44のうち、選択されたビット線に接続
されているセル・トランジスタが過剰消去とされていて
も、ｎＭＯＳ１１3、１１4はＯＦＦとなっているので、
この過剰消去とされているセル・トランジスタにはリー
ク電流が流れない。したがって、この場合には、誤読出
しは発生しない。
【００３０】また、ワード線２3が選択された場合にお
いて、非選択のセル・トランジスタ１41〜１44のうち、
選択されたビット線に接続されているセル・トランジス
タが過剰消去とされている場合には、ｎＭＯＳ１１3は
ＯＮとなっているので、この過剰消去とされているセル
・トランジスタにリーク電流が流れてしまい、選択され
たセル・トランジスタからのデータの読出しは、このリ
ーク電流の影響を受け、誤読出しとなってしまう場合が
ある。
【００３１】しかし、非選択のセル・トランジスタ１11
〜１14、１21〜１24のうち、選択されたビット線に接続
されているセル・トランジスタが過剰消去とされていて
も、ｎＭＯＳ１１1、１１2はＯＦＦとなっているので、
この過剰消去とされているセル・トランジスタにはリー
ク電流が流れない。したがって、この場合には、誤読出
しは発生しない。
【００３２】また、ワード線２4が選択された場合にお
いて、非選択のセル・トランジスタ１31〜１34のうち、
選択されたビット線に接続されているセル・トランジス
タが過剰消去とされている場合には、ｎＭＯＳ１１4は
ＯＮとなっているので、この過剰消去とされているセル
・トランジスタにリーク電流が流れてしまい、選択され
たセル・トランジスタからのデータの読出しは、このリ
ーク電流の影響を受け、誤読出しとなってしまう場合が
ある。
【００３３】しかし、非選択のセル・トランジスタ１11
〜１14、１21〜１24のうち、選択されたビット線に接続
されているセル・トランジスタが過剰消去とされていて
も、ｎＭＯＳ１１1、１１2はＯＦＦとなっているので、
この過剰消去とされているセル・トランジスタにはリー
ク電流が流れない。したがって、この場合には、誤読出
しは発生しない。
【００３４】以上のように、この第１実施例によれば、
図８に示す従来のフラッシュ・メモリに比較して、過剰
消去とされている非選択セル・トランジスタのリーク電
流による誤読出しを低減化することができる。
【００３５】第２実施例・・図２ 図２は、本発明の第２実施例の要部を示す回路図であ
り、この第２実施例は、図１に示すｎＭＯＳ１２1、１
２2の代わりに、ダイオード１３1、１３2を設け、その
他については、第１実施例と同様に構成したものであ
る。
【００３６】なお、ダイオード１３1は、そのアノード
を共通ソース線５に接続され、そのカソードをソース線
４1に接続されており、ダイオード１３2は、そのアノー
ドを共通ソース線５に接続され、そのカソードをソース
線４2に接続されている。この第２実施例においても、
第１実施例と同様の作用効果を得ることができる。
【００３７】第３実施例・・図３ 図３は、本発明の第３実施例の要部を示す回路図であ
り、この第３実施例は、共通ソース線５とは別に共通ソ
ース線１４を設け、ｎＭＯＳ１１1〜１１4のドレインを
共通ソース線１４に接続し、その他については、第１実
施例と同様に構成したものである。この第３実施例にお
いても、第１実施例と同様の作用効果を得ることができ
る。
【００３８】ところで、第１実施例においては、前述し
たように、読出し時、ワード線２1が選択された場合に
おいて、非選択のセル・トランジスタ１21〜１24のう
ち、選択されたビット線に接続されているセル・トラン
ジスタにリーク電流が流れてしまい、選択されたセル・
トランジスタからのデータの読出しが、このリーク電流
の影響を受け、誤読出しとなってしまう場合がある。ワ
ード線２2〜２4のいずれかが選択された場合において
も、同様な問題点がある。かかる問題点を解消するよう
にしたのが、次の第４実施例及び第５実施例である。
【００３９】第４実施例・・図４ 図４は、本発明の第４実施例の要部を示す回路図であ
り、この第４実施例は、ワード線２1にはビット線３1、
３3に接続されるセル・トランジスタ１11、１13のみを
接続し、ワード線２2にはビット線３2、３4に接続され
るセル・トランジスタ１22、１24のみを接続し、ワード
線２1に接続されるセル・トランジスタとワード線２2に
接続されるセル・トランジスタとがビット線を共通にし
ないようにしている。
【００４０】また同様に、ワード線２3にはビット線
３2、３4に接続されるセル・トランジスタ１32、１34の
みを接続し、ワード線２4にはビット線３1、３3に接続
されるセル・トランジスタ１41、１43のみを接続し、ワ
ード線２3に接続されるセル・トランジスタとワード線
２4に接続されるセル・トランジスタとがビット線を共
通にしないようにしている。
【００４１】この第４実施例によれば、ソース線を共通
にしてなるセル・トランジスタは、ビット線を共通にし
ない構成とされているので、選択されたセル・トランジ
スタからのデータの読出しは、非選択の過剰消去のセル
・トランジスタの影響を受けることがなく、非選択の過
剰消去のセル・トランジスタの存在による誤読出しを完
全に防止することができる。
【００４２】第５実施例・・図５、図６ 図５は、本発明の第５実施例の要部を示す回路図であ
り、この第５実施例は、図４に示すｎＭＯＳ１２1、１
２2の代わりに、ダイオード１３1、１３2を設け、その
他については、第４実施例と同様に構成したものであ
る。
【００４３】ここに、ダイオード１３1は、そのアノー
ドを共通ソース線５に接続され、そのカソードをソース
線４1に接続されており、ダイオード１３2は、そのアノ
ードを共通ソース線５に接続され、そのカソードをソー
ス線４2に接続されている。この第５実施例において
も、第４実施例と同様の作用効果を得ることができる。
【００４４】なお、図６は、この第５実施例の概略的平
面図であり、図中、１５11、１５13、１５22、１５24、
１５32、１５34、１５41、１５43はそれぞれセル・トラ
ンジスタ１11、１13、１22、１24、１32、１34、１41、
１43のフローティングゲート、１６1はソース線４1をな
すＮ+拡散層、１６2はソース線４2をなすＮ+拡散層であ
る。
【００４５】また、図７は図６のＡ−Ａ線断面図であ
り、１７はＰ型シリコン基板、１８はＰ型拡散層であ
る。したがって、ダイオード１３1、１３2は、ｐＭＯＳ
を形成する場合のイオン注入工程を利用することによっ
て簡単に形成することができる。図２に示すダイオード
１３1、１３2を形成する場合も同様である。
【００４６】
【発明の効果】本発明によれば、等価回路上、ワード線
を共通にすると共に、ソースを共通接続してなる複数の
セル・トランジスタのソースを共通接続するソース線
と、共通ソース線との間に、ソース線選択用のトランジ
スタを接続するという構成を採用したことにより、過剰
消去とされている非選択セル・トランジスタのリーク電
流による誤読出しの低減化又は完全防止化を図ることが
できる。
【図面の簡単な説明】
【図１】本発明の第１実施例の要部を示す回路図であ
る。
【図２】本発明の第２実施例の要部を示す回路図であ
る。
【図３】本発明の第３実施例の要部を示す回路図であ
る。
【図４】本発明の第４実施例の要部を示す回路図であ
る。
【図５】本発明の第５実施例の要部を示す回路図であ
る。
【図６】本発明の第５実施例の要部を示す概略的平面図
である。
【図７】図６のＡ−Ａ線断面図である。
【図８】従来のフラッシュ・メモリの一例の要部を示す
回路図である。
【図９】セル・トランジスタを示す概略的断面図であ
る。
【符号の説明】
１11〜１44 セル・トランジスタ ２1〜２4 ワード線 ３1〜３4 ビット線 ４1、４2 ソース線 ５ 共通ソース線 １１1〜１１4 ソース線選択用のｎＭＯＳ １２1、１２2 消去用高電圧供給用のｎＭＯＳ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】等価回路上、ワード線を共通にすると共
    に、ソースを共通接続してなる複数のセル・トランジス
    タの前記ソースを共通接続するソース線と、複数のソー
    ス線に対応して設けられた第１又は第２の共通ソース線
    との間に、前記ワード線の電圧をゲート入力とするソー
    ス線選択用のトランジスタを接続すると共に、前記第１
    の共通ソース線と、前記複数のセル・トランジスタのソ
    ース線との間に、前記第１の共通ソース線から前記複数
    のセル・トランジスタのソース線方向を順方向とする消
    去用高電圧供給用の一方向性素子を接続して構成されて
    いることを特徴とするフラッシュ・メモリ。
  2. 【請求項２】等価回路上、第１のワード線を共通にする
    と共に、ソースを共通接続してなる第１の複数のセル・
    トランジスタと、第２のワード線を共通にすると共に、
    前記第１の複数のセル・トランジスタとソースを共通接
    続し、かつ、前記第１の複数の第１のセル・トランジス
    タとビット線を共通にする第２の複数のセル・トランジ
    スタとを有し、前記第１及び第２の複数のセル・トラン
    ジスタのソースを共通接続するソース線と、複数のソー
    ス線に対応して設けられた第１又は第２の共通ソース線
    との間に、前記第１のワード線の電圧をゲート入力とす
    るソース線選択用の第１のトランジスタと、第２のワー
    ド線の電圧をゲート入力とするソース線選択用の第２の
    トランジスタとを接続すると共に、前記第１の共通ソー
    ス線と、前記第１及び第２の複数のセル・トランジスタ
    のソース線との間に、前記第１の共通ソース線から前記
    第１及び第２の複数のセル・トランジスタのソース線方
    向を順方向とする消去用高電圧供給用の一方向性素子を
    接続して構成されていることを特徴とするフラッシュ・
    メモリ。
  3. 【請求項３】等価回路上、第１のワード線を共通にする
    と共に、ソースを共通接続してなる第１の複数のセル・
    トランジスタと、第２のワード線を共通にすると共に、
    前記第１の複数のセル・トランジスタとソースを共通接
    続し、かつ、前記第１の複数のセル・トランジスタとビ
    ット線を共通にしない第２の複数のセル・トランジスタ
    とを有し、前記第１及び第２の複数のセル・トランジス
    タのソースを共通接続するソース線と、複数のソース線
    に対応して設けられた第１又は第２の共通ソース線との
    間に、前記第１のワード線の電圧をゲート入力とするソ
    ース線選択用の第１のトランジスタと、第２のワード線
    の電圧をゲート入力とするソース線選択用の第２のトラ
    ンジスタとを接続すると共に、前記第１の共通ソース線
    と、前記第１及び第２の複数のセル・トランジスタのソ
    ース線との間に、前記第１の共通ソース線から前記第１
    及び第２の複数のセル・トランジスタのソース線方向を
    順方向とする消去用高電圧供給用の一方向性素子を接続
    して構成されていることを特徴とするフラッシュ・メモ
    リ。
JP675592A 1992-01-17 1992-01-17 フラッシュ・メモリ Pending JPH05198190A (ja)

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