JPS6237477B2 - - Google Patents
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- Publication number
- JPS6237477B2 JPS6237477B2 JP57111522A JP11152282A JPS6237477B2 JP S6237477 B2 JPS6237477 B2 JP S6237477B2 JP 57111522 A JP57111522 A JP 57111522A JP 11152282 A JP11152282 A JP 11152282A JP S6237477 B2 JPS6237477 B2 JP S6237477B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder circuit
- famos
- redundant
- memory cell
- address input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体記憶装置、特に冗長デコーダ回
路に関する。
路に関する。
(2) 技術の背景
近年半導体記憶装置（以下単にメモリとも称
す）は高集積化が進んでいる。そうすると、多数
のメモリセル群の中で１ビツトのメモリセルの欠
陥があるからといつて、当該メモリを廃棄してし
まうのは不経済である。そこで、メモリセル群の
他に冗長の１ビツトセルを設けておき、欠陥メモ
リセルに当るアドレスが入力されたときにはその
冗長ビツトへ飛ぶようにすれば、メモリセル群に
欠陥を有しながらも、見かけ上正常なメモリとし
て使用できる。このような冗長ビツトへの切替え
を行うのが冗長デコーダ回路である。
す）は高集積化が進んでいる。そうすると、多数
のメモリセル群の中で１ビツトのメモリセルの欠
陥があるからといつて、当該メモリを廃棄してし
まうのは不経済である。そこで、メモリセル群の
他に冗長の１ビツトセルを設けておき、欠陥メモ
リセルに当るアドレスが入力されたときにはその
冗長ビツトへ飛ぶようにすれば、メモリセル群に
欠陥を有しながらも、見かけ上正常なメモリとし
て使用できる。このような冗長ビツトへの切替え
を行うのが冗長デコーダ回路である。
この冗長デコーダ回路としては既にヒユーズを
用いたものあるいはROMを用いたものが実用に
供されている。つまり、冗長ビツトセルに対応す
るアドレスを受信したときのみ、その冗長デコー
ダ回路の出力が“Ｈ”へ変化するように適当にヒ
ユーズを溶断し又はそのROMの内容を構成して
おく。
用いたものあるいはROMを用いたものが実用に
供されている。つまり、冗長ビツトセルに対応す
るアドレスを受信したときのみ、その冗長デコー
ダ回路の出力が“Ｈ”へ変化するように適当にヒ
ユーズを溶断し又はそのROMの内容を構成して
おく。
然しながら本発明で言及する冗長デコーダ回路
は、ヒユーズあるいはROMではなく、FAMOS
（floating gate avalanche injection MOS）トラ
ンジスタを用いてなるものである。これは、当該
メモリがEPROM（erasble programmable
ROM）からなる場合に、トランジスタ素子の共
通化という要請から生ずる。EPROMは普通
FAMOSトランジスタから構成されるからであ
る。
は、ヒユーズあるいはROMではなく、FAMOS
（floating gate avalanche injection MOS）トラ
ンジスタを用いてなるものである。これは、当該
メモリがEPROM（erasble programmable
ROM）からなる場合に、トランジスタ素子の共
通化という要請から生ずる。EPROMは普通
FAMOSトランジスタから構成されるからであ
る。
この種のFAMOS冗長デコーダ回路は末だ市販
されているものはないが、今後その実用化は確実
であり、そのための検討をしておく必要がある。
されているものはないが、今後その実用化は確実
であり、そのための検討をしておく必要がある。
(3) 従来技術と問題点
第１図は冗長デコーダ回路を含んでなる一般的
な半導体記憶装置の全体を示すブロツク図であ
る。本図において、１１が本発明の主題となる冗
長デコーダ回路である。この冗長デコーダ回路１
１は、アドレスバツフア１２よりデコーダ回路１
３へ印加すべきアドレス入力a0，０……ａo，
oをそのまま分岐して受信する。なお、A0……
Ａo等は例えばCPU等から原アドレス入力であ
る。デコーダ回路１３は、そのアドレス入力を受
けてメモリセル群１４内の指定の１つのメモリセ
ルをアクセスする。然しながら、既知の如く、製
造プロセス上全メモリセルが無欠陥であるという
保証はないから、もし欠陥セルがあれば、これを
正常な冗長セル１５に代替せしめる。この冗長セ
ル１５に対するデコーダ回路は、図中の１６であ
る。従つて、欠陥セルをアクセスするアドレス入
力か否かに応じてデコーダ回路１６又は１３をア
クテイブにする。アクテイブにすべき信号は、図
中のに現われ、冗長デコーダ回路１１より出力
される。アドレス入力が今、欠陥セルをアクセス
しているものとすれば、当該アドレスパターンは
冗長デコーダ回路１１によりデコードされ、前記
に例えば“Ｈ”レベル出力を送出する。この
“Ｈ”レベル出力は、メインのデコーダ回路１３
をノン・アクテイブにする一方、冗長側のデコー
ダ回路１６をアクテイブにし、冗長セル１５が選
択されるようにする。
な半導体記憶装置の全体を示すブロツク図であ
る。本図において、１１が本発明の主題となる冗
長デコーダ回路である。この冗長デコーダ回路１
１は、アドレスバツフア１２よりデコーダ回路１
３へ印加すべきアドレス入力a0，０……ａo，
oをそのまま分岐して受信する。なお、A0……
Ａo等は例えばCPU等から原アドレス入力であ
る。デコーダ回路１３は、そのアドレス入力を受
けてメモリセル群１４内の指定の１つのメモリセ
ルをアクセスする。然しながら、既知の如く、製
造プロセス上全メモリセルが無欠陥であるという
保証はないから、もし欠陥セルがあれば、これを
正常な冗長セル１５に代替せしめる。この冗長セ
ル１５に対するデコーダ回路は、図中の１６であ
る。従つて、欠陥セルをアクセスするアドレス入
力か否かに応じてデコーダ回路１６又は１３をア
クテイブにする。アクテイブにすべき信号は、図
中のに現われ、冗長デコーダ回路１１より出力
される。アドレス入力が今、欠陥セルをアクセス
しているものとすれば、当該アドレスパターンは
冗長デコーダ回路１１によりデコードされ、前記
に例えば“Ｈ”レベル出力を送出する。この
“Ｈ”レベル出力は、メインのデコーダ回路１３
をノン・アクテイブにする一方、冗長側のデコー
ダ回路１６をアクテイブにし、冗長セル１５が選
択されるようにする。
第２図は第１図における冗長デコーダ回路１１
の一構成例を示す回路図である。本図において、
２１，２２，２３，２４がエンハンスメント形の
FAMOSトランジスタである。これらFAMOSト
ランジスタに対し、欠陥セルに相当するアドレス
パターンに従つて、データの“１”又は“０”を
予め書き込む。この書込みについて説明する。書
込みモードにおいては、信号Ｐが“Ｈ”（が
“Ｌ”）となり、トランジスタ２５がオン、トラン
ジスタ２６がオフとなる。ここにライン２７上に
は書込み電圧Ｖpp、例えば約20Vが現われる。す
なわち各FAMOSトランジスタ２１〜２４のドレ
インには高電圧Ｖppが現われる。このとき、ワー
ド線Ｗにも約20Vと高い電圧が印加される。さら
に、FAMOSトランジスタ２１〜２４のソース側
には各々ゲートトランジスタ３１，３２，３３，
３４が接続されており、オンとなつた該ゲートト
ランジスタに接続するFAMOSトランジスタのみ
が書込み可能となる。今、欠陥セルに相当するア
ドレスパターンが例えば（a0，０……ａo，
０）＝（１、０……１、０）であるとすれば、
FAMOSトランジスタ２１および２３のみが書込
み可能となる。すなわち、前記高電圧Ｖppによる
ドレイン電流が流れるときに励起されたホツト・
エレクトロンは、そのフローテイングゲートに注
入される。なぜなら、そのコントロールゲートに
ワード線Ｗの高電圧が印加されており、ホツト・
エレクトロンが該コントロールゲートに向つて吸
引されるからである。ここで、FAMOSトランジ
スタの構造を簡単に例示しておく。第３は
FAMOSトランジスタの一般的な構造概略を示す
断面図である。
の一構成例を示す回路図である。本図において、
２１，２２，２３，２４がエンハンスメント形の
FAMOSトランジスタである。これらFAMOSト
ランジスタに対し、欠陥セルに相当するアドレス
パターンに従つて、データの“１”又は“０”を
予め書き込む。この書込みについて説明する。書
込みモードにおいては、信号Ｐが“Ｈ”（が
“Ｌ”）となり、トランジスタ２５がオン、トラン
ジスタ２６がオフとなる。ここにライン２７上に
は書込み電圧Ｖpp、例えば約20Vが現われる。す
なわち各FAMOSトランジスタ２１〜２４のドレ
インには高電圧Ｖppが現われる。このとき、ワー
ド線Ｗにも約20Vと高い電圧が印加される。さら
に、FAMOSトランジスタ２１〜２４のソース側
には各々ゲートトランジスタ３１，３２，３３，
３４が接続されており、オンとなつた該ゲートト
ランジスタに接続するFAMOSトランジスタのみ
が書込み可能となる。今、欠陥セルに相当するア
ドレスパターンが例えば（a0，０……ａo，
０）＝（１、０……１、０）であるとすれば、
FAMOSトランジスタ２１および２３のみが書込
み可能となる。すなわち、前記高電圧Ｖppによる
ドレイン電流が流れるときに励起されたホツト・
エレクトロンは、そのフローテイングゲートに注
入される。なぜなら、そのコントロールゲートに
ワード線Ｗの高電圧が印加されており、ホツト・
エレクトロンが該コントロールゲートに向つて吸
引されるからである。ここで、FAMOSトランジ
スタの構造を簡単に例示しておく。第３は
FAMOSトランジスタの一般的な構造概略を示す
断面図である。
FAMOSは、ドレイン電極に高電圧を印加する
ことにより、ドレイン付近で起るアバランシエ現
象により発生したホツトエレクトロンをコントロ
ールゲートに印加した正の電位による電界によつ
てフローテイングゲートに注入して情報を書込む
型のデバイスである。このホツトエレクトロンは
高いエネルギーを持つために、数100Å〜1000Å
の厚みを有するFAMOSFETのゲート絶縁膜をも
通過してフローテイングゲートへ注入されるもの
である。一旦、フローテイングゲートへ注入され
た電子はエネルギーを急速に失い蓄積される。本
図において、ＳおよびＤは基板SUB中に形成さ
れたソースおよびドレインであり、ソースＳには
第２図のゲートトランジスタ３１〜３４の１つが
接続し、ドレインＤには第２図のライン２７が接
続する。CGはコントロールゲートであり、第２
図のワード線Ｗに接続し、その下方にフローテイ
ングゲートFGが設けられる。その周囲は絶縁体
である。
ことにより、ドレイン付近で起るアバランシエ現
象により発生したホツトエレクトロンをコントロ
ールゲートに印加した正の電位による電界によつ
てフローテイングゲートに注入して情報を書込む
型のデバイスである。このホツトエレクトロンは
高いエネルギーを持つために、数100Å〜1000Å
の厚みを有するFAMOSFETのゲート絶縁膜をも
通過してフローテイングゲートへ注入されるもの
である。一旦、フローテイングゲートへ注入され
た電子はエネルギーを急速に失い蓄積される。本
図において、ＳおよびＤは基板SUB中に形成さ
れたソースおよびドレインであり、ソースＳには
第２図のゲートトランジスタ３１〜３４の１つが
接続し、ドレインＤには第２図のライン２７が接
続する。CGはコントロールゲートであり、第２
図のワード線Ｗに接続し、その下方にフローテイ
ングゲートFGが設けられる。その周囲は絶縁体
である。
第２図に戻ると、前記設例によれば、FAMOS
トランジスタ２１および２３にのみデータが書き
込まれる。つまりこれらのフローテイングゲート
FGにのみエレクトロンが注入される。そうする
と、これらFAMOSトランジスタ２１および２３
のスレツシヨルドレベルが上昇し、いわばノーマ
リ・オフのトランジスタに変換してしまう。
トランジスタ２１および２３にのみデータが書き
込まれる。つまりこれらのフローテイングゲート
FGにのみエレクトロンが注入される。そうする
と、これらFAMOSトランジスタ２１および２３
のスレツシヨルドレベルが上昇し、いわばノーマ
リ・オフのトランジスタに変換してしまう。
なお、ここでFAMOSトランジスタは動作速度
の速いＮチヤンネルのものとする。
の速いＮチヤンネルのものとする。
かくの如く、欠陥セルに相当するアドレスパタ
ーンがFAMOSトランジスタに書き込まれたの
で、次に、実際にメモリがアクセスされる場合
（第２図のが“Ｈ”、Ｐが“Ｌ”）について説明
する。このアクセスにおいて、今、欠陥セルに相
当する、例えば前述のアドレス（a0，０……ａ
o，o）＝（１、０……１、０）が与えられたとす
ると、ゲートトランジスタ３１および３３がオ
ン、３２および３４がオフとなる。ところがこれ
らオンのゲートトランジスタ３１および３３に対
応するFAMOSトランジスタ２１および２３はノ
ーマリ・オフとなつているので（なお、ワード線
Ｗにはこの場合約3Vが与えられる）、結局、ライ
ン２７よりグランドGNDへ至る経路は全てしや
断され、ライン２７は“Ｈ”レベル（Ｖccレベ
ル）に上昇する。この“Ｈ”レベルが、既述した
に現われる出力であり、デコーダ回路１３をノ
ン・アクテイブ、デコーダ回路１６をアクテイブ
にし、冗長セル１５を選択する。上記（a0，０
……ａo，o）＝（１、０、……１、０）のアドレ
スパターン以外では、必ずいずれかの経路が導通
しており、ライン２７のレベルはグランドGND
のレベルに保持される。つまりには“Ｌ”レベ
ル出力が現われ、通常のデコーダ回路１３の方を
アクテイブにする。
ーンがFAMOSトランジスタに書き込まれたの
で、次に、実際にメモリがアクセスされる場合
（第２図のが“Ｈ”、Ｐが“Ｌ”）について説明
する。このアクセスにおいて、今、欠陥セルに相
当する、例えば前述のアドレス（a0，０……ａ
o，o）＝（１、０……１、０）が与えられたとす
ると、ゲートトランジスタ３１および３３がオ
ン、３２および３４がオフとなる。ところがこれ
らオンのゲートトランジスタ３１および３３に対
応するFAMOSトランジスタ２１および２３はノ
ーマリ・オフとなつているので（なお、ワード線
Ｗにはこの場合約3Vが与えられる）、結局、ライ
ン２７よりグランドGNDへ至る経路は全てしや
断され、ライン２７は“Ｈ”レベル（Ｖccレベ
ル）に上昇する。この“Ｈ”レベルが、既述した
に現われる出力であり、デコーダ回路１３をノ
ン・アクテイブ、デコーダ回路１６をアクテイブ
にし、冗長セル１５を選択する。上記（a0，０
……ａo，o）＝（１、０、……１、０）のアドレ
スパターン以外では、必ずいずれかの経路が導通
しており、ライン２７のレベルはグランドGND
のレベルに保持される。つまりには“Ｌ”レベ
ル出力が現われ、通常のデコーダ回路１３の方を
アクテイブにする。
ところで問題は、FAMOSトランジスタの信頼
性である。前記書込み時において、例えば
FAMOSトランジスタ２１および２３に書込みが
なされたが、これら以外の書込んではならない
FAMOSトランジスタに誤つて書込みがなされる
可能性がある。しかも、該書込み時以外の通常の
メモリアクセス時においてである。この通常のメ
モリアクセス時にあつては既述のとおり、
FAMOSトランジスタのドレインＤにＶcc（約
5V）が、そのコントロールゲートCGにはワード
線Ｗからの約3Vが印加される。このような条件
において、ソース・ドレイン間のチヤンネルで加
速されたホツト・エレクトロンがフローテイング
ゲートFGに注入される可能性がある。すなわ
ち、ドレインに高電圧を印加しない、通常の導通
時（書込み時以外のとき）においても、チヤンネ
ルを移動するキヤリアによつて、特にシヨートチ
ヤンネルの強電界下では、上記の絶縁膜をも通過
し得る高いエネルギーを有するホツト・エレクト
ロンが発生することが考えられ、このとき、コン
トロールゲートに正の電位が印加されていると、
このホツト・エレクトロンが、この電界によつて
フローテイングゲートへ引き込まれ、フローテイ
ングゲートへ電子が蓄積される可能性がある。こ
れは、FAMOSトランジスタのシヨートチヤンネ
ル化に起因する場合が大であると想定される。そ
もそも、冗長デコーダ回路が必要なのは、メモリ
セル群が高集積化したからに他ならず（前述）、
このようなメモリセル群におけるトランジスタの
チヤネル長は２μ程度と短くなつているのが現状
である。すなわちこのようなシヨートチヤンネル
おいては、電界が大となるため、この電界によつ
て加速されたホツト・エレクトロンが、フローテ
イングゲートに注入され、前記誤書込みが発生す
る可能性が十分想定される。
性である。前記書込み時において、例えば
FAMOSトランジスタ２１および２３に書込みが
なされたが、これら以外の書込んではならない
FAMOSトランジスタに誤つて書込みがなされる
可能性がある。しかも、該書込み時以外の通常の
メモリアクセス時においてである。この通常のメ
モリアクセス時にあつては既述のとおり、
FAMOSトランジスタのドレインＤにＶcc（約
5V）が、そのコントロールゲートCGにはワード
線Ｗからの約3Vが印加される。このような条件
において、ソース・ドレイン間のチヤンネルで加
速されたホツト・エレクトロンがフローテイング
ゲートFGに注入される可能性がある。すなわ
ち、ドレインに高電圧を印加しない、通常の導通
時（書込み時以外のとき）においても、チヤンネ
ルを移動するキヤリアによつて、特にシヨートチ
ヤンネルの強電界下では、上記の絶縁膜をも通過
し得る高いエネルギーを有するホツト・エレクト
ロンが発生することが考えられ、このとき、コン
トロールゲートに正の電位が印加されていると、
このホツト・エレクトロンが、この電界によつて
フローテイングゲートへ引き込まれ、フローテイ
ングゲートへ電子が蓄積される可能性がある。こ
れは、FAMOSトランジスタのシヨートチヤンネ
ル化に起因する場合が大であると想定される。そ
もそも、冗長デコーダ回路が必要なのは、メモリ
セル群が高集積化したからに他ならず（前述）、
このようなメモリセル群におけるトランジスタの
チヤネル長は２μ程度と短くなつているのが現状
である。すなわちこのようなシヨートチヤンネル
おいては、電界が大となるため、この電界によつ
て加速されたホツト・エレクトロンが、フローテ
イングゲートに注入され、前記誤書込みが発生す
る可能性が十分想定される。
(4) 発明の目的
従つて本発明の目的は冗長デコーダ回路におけ
る誤書込みがほぼ完全に防止される半導体記憶装
置を提案することである。
る誤書込みがほぼ完全に防止される半導体記憶装
置を提案することである。
(5) 発明の構成
上記目的を達成するため本発明は、FAMOSト
ランジスタをエンハンスメント形ではなく、デプ
レツシヨン形として構成すると共に、通常のメモ
リアクセス時にはそのコントロールゲートに対し
接地電位或いはそれ以下の電位が与えられるよう
にしたことを特徴とするものである。
ランジスタをエンハンスメント形ではなく、デプ
レツシヨン形として構成すると共に、通常のメモ
リアクセス時にはそのコントロールゲートに対し
接地電位或いはそれ以下の電位が与えられるよう
にしたことを特徴とするものである。
(6) 発明の実施例
第４図は本発明に係る冗長デコーダ回路を示す
回路図である。本図において、第２図と同一の構
成要素には同一の参照番号又は記号を付して示
す。従つてトランジスタ４１，４２，４３，４４
が新規な構成要素であり、デプレツシヨン形の
FAMOSトランジスタである。そして、これらト
ランジスタの各コントロールゲート（CG）に共
通接続するワード線Ｗには接地電位或いはそれ以
下の電位（図中の0V）が与えられるようにす
る。ただしその接地電位或いはそれ以下の電位は
通常のメモリアクセス時に与えられるものであ
り、書込み時には前述した約20Vが与えられるこ
とは既述（第２図）の動作と変わらない。上記の
ような構成にした理由は次のとおりである。各
FAMOSトランジスタのドレイン近傍にはホール
およびエレクトロンのペアが発生し、このうちの
エレクトロンがフローテイングゲート（FG）に
注入されることにより書込みがなされる訳である
が、このエレクトロンの注入はコントロールゲー
トの正電圧に吸引されることによつて行われるの
で、このコントロールゲートがもし接地電位或い
はそれ以下の電位に保持されるならば、ドレイン
近傍でのホツト・エレクトロンの存在の有無とは
関係なく、フローテイングゲートのホツト・エレ
クトロンの注入はあり得ない。従つて誤書込みは
生じ得ない。
回路図である。本図において、第２図と同一の構
成要素には同一の参照番号又は記号を付して示
す。従つてトランジスタ４１，４２，４３，４４
が新規な構成要素であり、デプレツシヨン形の
FAMOSトランジスタである。そして、これらト
ランジスタの各コントロールゲート（CG）に共
通接続するワード線Ｗには接地電位或いはそれ以
下の電位（図中の0V）が与えられるようにす
る。ただしその接地電位或いはそれ以下の電位は
通常のメモリアクセス時に与えられるものであ
り、書込み時には前述した約20Vが与えられるこ
とは既述（第２図）の動作と変わらない。上記の
ような構成にした理由は次のとおりである。各
FAMOSトランジスタのドレイン近傍にはホール
およびエレクトロンのペアが発生し、このうちの
エレクトロンがフローテイングゲート（FG）に
注入されることにより書込みがなされる訳である
が、このエレクトロンの注入はコントロールゲー
トの正電圧に吸引されることによつて行われるの
で、このコントロールゲートがもし接地電位或い
はそれ以下の電位に保持されるならば、ドレイン
近傍でのホツト・エレクトロンの存在の有無とは
関係なく、フローテイングゲートのホツト・エレ
クトロンの注入はあり得ない。従つて誤書込みは
生じ得ない。
かくの如く、ワード線Ｗを接地電位或いはそれ
以下の電位とした場合、FAMOSトランジスタが
エンハンスメント形ではそのデータの読出しが行
えない。つまり全てのFAMOSトランジスタは読
出し時もすべて常時オフとなつてしまう。そこ
で、ワード線電圧が接地電位或いはそれ以下の電
位であつても、データの書込みがなされている
FAMOSトランジスタはオフ、書込みがなされて
いないFAMOSトランジスタはオンとなるよう
に、これらFAMOSトランジスタをデプレツシヨ
ン形としなければならない。
以下の電位とした場合、FAMOSトランジスタが
エンハンスメント形ではそのデータの読出しが行
えない。つまり全てのFAMOSトランジスタは読
出し時もすべて常時オフとなつてしまう。そこ
で、ワード線電圧が接地電位或いはそれ以下の電
位であつても、データの書込みがなされている
FAMOSトランジスタはオフ、書込みがなされて
いないFAMOSトランジスタはオンとなるよう
に、これらFAMOSトランジスタをデプレツシヨ
ン形としなければならない。
かくして、第２図のFAMOSトランジスタ２１
〜２４と全く同じ機能を発揮させながら、しかも
通常のメモリアクセス時において誤書込みを生じ
させないFAMOSトランジスタ４１〜４４の導入
により本発明の目的が達成される。
〜２４と全く同じ機能を発揮させながら、しかも
通常のメモリアクセス時において誤書込みを生じ
させないFAMOSトランジスタ４１〜４４の導入
により本発明の目的が達成される。
ところで、上記の接地電位或いはそれ以下の電
位をコントロールゲートに印加した場合にも、逆
にフローテイングゲートに蓄積された電子が基板
側に逃げ出すことがないことについて以下に説明
する。
位をコントロールゲートに印加した場合にも、逆
にフローテイングゲートに蓄積された電子が基板
側に逃げ出すことがないことについて以下に説明
する。
フローテイングゲートに蓄積された電子が逃げ
る効果については、フローテイングゲート側に
は、前述のチヤンネル側におけるようなキヤリア
を加速してFAMOSFETの数100Å〜1000Åの絶
縁膜を通過するだけの高エネルギのホツト・エレ
クトロンを発生させる要素が全く存在しない為、
アバランシエ現象による電子の通過は起こり得
ず、また、本発明において、コントロールゲート
に印加される電位は負のしきい値電圧より高い値
でなければいけないので、せいぜいゼロ〜マイナ
ス数Ｖであつて、絶縁膜の障壁を超えるだけの高
エネルギーに電子を加速することはできず、ま
た、数100Å〜1000Åの絶縁膜を強電界下でのト
ンネル効果（Fowler−Nordheim tunneling）に
よつて通過させようにも遠く及ばない低電界しか
生じさせない。従つて、フローテイングゲート中
に蓄積された電子がコントロールゲートへのマイ
ナス数Ｖ程度の印加によつて基板側へ逃げる効果
については十分無視できるものである。
る効果については、フローテイングゲート側に
は、前述のチヤンネル側におけるようなキヤリア
を加速してFAMOSFETの数100Å〜1000Åの絶
縁膜を通過するだけの高エネルギのホツト・エレ
クトロンを発生させる要素が全く存在しない為、
アバランシエ現象による電子の通過は起こり得
ず、また、本発明において、コントロールゲート
に印加される電位は負のしきい値電圧より高い値
でなければいけないので、せいぜいゼロ〜マイナ
ス数Ｖであつて、絶縁膜の障壁を超えるだけの高
エネルギーに電子を加速することはできず、ま
た、数100Å〜1000Åの絶縁膜を強電界下でのト
ンネル効果（Fowler−Nordheim tunneling）に
よつて通過させようにも遠く及ばない低電界しか
生じさせない。従つて、フローテイングゲート中
に蓄積された電子がコントロールゲートへのマイ
ナス数Ｖ程度の印加によつて基板側へ逃げる効果
については十分無視できるものである。
この他に、コントロールゲートに負電位を印加
した状態で、ドレイン電流を流したときにはホツ
トホールの発生によつてホツトホールがフローテ
イングゲートに注入される可能性もあるが、現実
にはホツトホール注入は殆んど生じない。その理
由は、ホツトエレクトロンと比べて、ホツトホー
ルの発生比率は非常に低く、且つ同一ゲート絶縁
膜でもホールに対するバリアがより高いこと等に
よりホツトホールの注入効率は非常に低いからで
ある。
した状態で、ドレイン電流を流したときにはホツ
トホールの発生によつてホツトホールがフローテ
イングゲートに注入される可能性もあるが、現実
にはホツトホール注入は殆んど生じない。その理
由は、ホツトエレクトロンと比べて、ホツトホー
ルの発生比率は非常に低く、且つ同一ゲート絶縁
膜でもホールに対するバリアがより高いこと等に
よりホツトホールの注入効率は非常に低いからで
ある。
故に、コントロールゲートに負電圧を印加して
も、書込み情報が消失する危険は現実には全く存
在しないのである。
も、書込み情報が消失する危険は現実には全く存
在しないのである。
(7) 発明の効果
以上説明したように本発明によれば、既述した
誤書込みを生じさせない冗長デコーダ回路が実現
され、冗長デコーダ回路を備えた半導体記憶装置
の信頼性を増大させることができる。
誤書込みを生じさせない冗長デコーダ回路が実現
され、冗長デコーダ回路を備えた半導体記憶装置
の信頼性を増大させることができる。
第１図は冗長デコーダ回路を含んでなる一般的
な半導体記憶装置の全体を示すブロツク図、第２
図は第１図における冗長デコーダ回路１１の一構
成例を示す回路図、第３図はFAMOSトランジス
タの一般的な構造を示す断面図、第４図は本発明
に係る冗長デコーダ回路を示す回路図である。 １１……冗長デコーダ回路、１３……デコーダ
回路、１４……メモリセル群、１５……冗長メモ
リセル、３１，３２，３３，３４……ゲートトラ
ンジスタ、４１，４２，４３，４４……デプレツ
シヨン形のFAMOSトランジスタ、a0，０…ａ
o，o……アドレス入力、CG……コントロール
ゲート、FG……フローテイングゲート、Ｄ……
ドレイン、Ｓ……ソース。
な半導体記憶装置の全体を示すブロツク図、第２
図は第１図における冗長デコーダ回路１１の一構
成例を示す回路図、第３図はFAMOSトランジス
タの一般的な構造を示す断面図、第４図は本発明
に係る冗長デコーダ回路を示す回路図である。 １１……冗長デコーダ回路、１３……デコーダ
回路、１４……メモリセル群、１５……冗長メモ
リセル、３１，３２，３３，３４……ゲートトラ
ンジスタ、４１，４２，４３，４４……デプレツ
シヨン形のFAMOSトランジスタ、a0，０…ａ
o，o……アドレス入力、CG……コントロール
ゲート、FG……フローテイングゲート、Ｄ……
ドレイン、Ｓ……ソース。
Claims (1)
- 【特許請求の範囲】 １ メモリセル群と、該メモリセル群の中の１つ
をアドレス入力に従つてアクセスするデコーダ回
路と、該メモリセル群内の欠陥メモリセルを代替
する冗長メモルセルと、前記アドレス入力を受信
して該欠陥メモリセルに相当するアドレス入力が
与えられたとき該冗長メモリセルを選択するため
の選択信号を送出する冗長デコーダ回路とを有
し、該冗長デコーダ回路はフローテイングゲート
とコントロールゲートとを具備したＮチヤンネル
のFAMOSトランジスタを複数個含み、該
FAMOSトランジスタのフローテイングゲートへ
のホツトエレクトロン注入による書込みによつて
前記選択信号を送出するアドレス入力パターンを
決定するようにした半導体記憶装置であつて、前
記FAMOSトランジスタの各々をデプレツシヨン
形とし、且つ前記FAMOSトランジスタへの書込
み時を除いてはそのコントロールゲートを接地電
位或いはそれ以下の電位に保持するようにしたこ
とを特徴とする半導体記憶装置。 ２ メモリセル群と、該メモリセル群の中の１つ
をアドレス入力に従つてアクセスするデコーダ回
路と、該メモリセル群内の欠陥メモリセルを代替
する冗長メモリセルと、前記アドレス入力を受信
して該欠陥メモリセルに相当するアドレス入力が
与えられたとき該冗長メモリセルを選択するため
の選択信号を送出する冗長デコーダ回路とを有
し、該冗長デコーダ回路は、各ドレインが共通接
続され、各コントロールゲートが共通接続され、
各々がフローテイングゲートを内蔵してなる複数
のＮチヤンネルのFAMOSトランジスタと、前記
アドレス入力を制御入力とし、各一端が接地さ
れ、各他端において対応する各前記FAMOSトラ
ンジスタのソースに直列接続する複数のゲートト
ランジスタとを有してなり且つ前記共通接続のド
レインに対して、該FAMOSトランジスタへの書
込み時において書込み電圧（Vpp）が与えられ、
前記メモリセル群に対する通常のメモリアクセス
時には電源電圧（Vcc）が与えられ且つその通常
のメモリアクセス時において、前記欠陥メモリセ
ルに相当するアドレス入力があつたとき、該共通
接続のドレインに前記選択信号を出現せしめる半
導体記憶装置において、各前記FAMOSトランジ
スタをデプレツシヨン形のFAMOSトランジスタ
により構成し、且つ前記の通常のメモリアクセス
時において前記共通接続のコントロールゲートに
対し接地電位或いはそれ以下の電位を与えるよう
にしたことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111522A JPS593795A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
| DE8383303463T DE3381808D1 (de) | 1982-06-30 | 1983-06-15 | Halbleiterspeichergeraet mit redundanzdecodierschaltung. |
| EP83303463A EP0098079B1 (en) | 1982-06-30 | 1983-06-15 | Semiconductor memory device with redundancy decoder circuit |
| US06/847,094 US4656609A (en) | 1982-06-30 | 1986-04-02 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111522A JPS593795A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593795A JPS593795A (ja) | 1984-01-10 |
| JPS6237477B2 true JPS6237477B2 (ja) | 1987-08-12 |
Family
ID=14563456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111522A Granted JPS593795A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4656609A (ja) |
| EP (1) | EP0098079B1 (ja) |
| JP (1) | JPS593795A (ja) |
| DE (1) | DE3381808D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214399A (ja) * | 1985-07-12 | 1987-01-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0668917B2 (ja) * | 1987-05-15 | 1994-08-31 | 日本電気株式会社 | メモリ素子入換制御回路 |
| DE3728521A1 (de) * | 1987-08-26 | 1989-03-09 | Siemens Ag | Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins |
| JP2785936B2 (ja) * | 1988-04-12 | 1998-08-13 | 日本電気株式会社 | 冗長回路のテスト方法 |
| IT1228166B (it) * | 1988-10-06 | 1991-05-31 | Sgs Thomson Microelectronics | Circuito programmabile di selezione statica per dispositivi programmabili |
| EP0469252B1 (en) * | 1990-06-19 | 1998-01-21 | Texas Instruments Incorporated | Laser link decoder for DRAM redundancy scheme |
| JP3137993B2 (ja) * | 1991-01-16 | 2001-02-26 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| GB9305801D0 (en) * | 1993-03-19 | 1993-05-05 | Deans Alexander R | Semiconductor memory system |
| US5996106A (en) | 1997-02-04 | 1999-11-30 | Micron Technology, Inc. | Multi bank test mode for memory devices |
| US5913928A (en) * | 1997-05-09 | 1999-06-22 | Micron Technology, Inc. | Data compression test mode independent of redundancy |
| US6078534A (en) * | 1997-09-25 | 2000-06-20 | Siemens Aktiengesellschaft | Semiconductor memory having redundancy circuit |
| JP3701160B2 (ja) * | 1999-12-24 | 2005-09-28 | シャープ株式会社 | 冗長機能を有する不揮発性半導体メモリ装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51128235A (en) * | 1975-04-30 | 1976-11-09 | Toshiba Corp | A semi-conductor integration circuit memory |
| US4313106A (en) * | 1980-06-30 | 1982-01-26 | Rca Corporation | Electrically programmable logic array |
| JPS57130298A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor integrated circuit memory and relieving method for its fault |
| US4489402A (en) * | 1981-04-25 | 1984-12-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
| US4422161A (en) * | 1981-10-08 | 1983-12-20 | Rca Corporation | Memory array with redundant elements |
-
1982
- 1982-06-30 JP JP57111522A patent/JPS593795A/ja active Granted
-
1983
- 1983-06-15 DE DE8383303463T patent/DE3381808D1/de not_active Expired - Lifetime
- 1983-06-15 EP EP83303463A patent/EP0098079B1/en not_active Expired
-
1986
- 1986-04-02 US US06/847,094 patent/US4656609A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0098079B1 (en) | 1990-08-16 |
| EP0098079A3 (en) | 1987-04-01 |
| EP0098079A2 (en) | 1984-01-11 |
| US4656609A (en) | 1987-04-07 |
| JPS593795A (ja) | 1984-01-10 |
| DE3381808D1 (de) | 1990-09-20 |
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