JPH05258595A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05258595A JPH05258595A JP34613392A JP34613392A JPH05258595A JP H05258595 A JPH05258595 A JP H05258595A JP 34613392 A JP34613392 A JP 34613392A JP 34613392 A JP34613392 A JP 34613392A JP H05258595 A JPH05258595 A JP H05258595A
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- JP
- Japan
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- cell array
- memory
- circuit
- memory transistor
- replacement
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
Abstract
(57)【要約】
【目的】置換情報記憶回路の記憶情報の消失を防ぎ、長
期使用に耐えるようにする。 【構成】通常動作時、ソース電極及びコントロールゲー
ト電極が接地電位にドレイン電極が電源電位より所定の
電位だけ低い電位にそれぞれ保たれてフローティングゲ
ートの電荷蓄積状態に従ってディプレッション型又はエ
ンハンスメント型となる複数のメモリトランジスタＭＱ
５１〜ＭＱ５３に、欠陥セルの有無及び欠陥セルを含む
セルアレイブロックの識別情報を記憶する置換情報記憶
回路５を設ける。この置換情報記憶回路５の記憶情報に
基ずいて欠陥セルを含んだセルアレイブロックが選択さ
れたと判断したときアクティブレベルとなるリダンダン
シ選択信号ＲＳを出力するリダンダンシ選択回路６を設
ける。メモリトランジスタのフローティングゲートの蓄
積電荷に加わる電界強度が小さくなり、上記蓄積電荷の
散失、すなわち記憶情報の消失を防止できる。
期使用に耐えるようにする。 【構成】通常動作時、ソース電極及びコントロールゲー
ト電極が接地電位にドレイン電極が電源電位より所定の
電位だけ低い電位にそれぞれ保たれてフローティングゲ
ートの電荷蓄積状態に従ってディプレッション型又はエ
ンハンスメント型となる複数のメモリトランジスタＭＱ
５１〜ＭＱ５３に、欠陥セルの有無及び欠陥セルを含む
セルアレイブロックの識別情報を記憶する置換情報記憶
回路５を設ける。この置換情報記憶回路５の記憶情報に
基ずいて欠陥セルを含んだセルアレイブロックが選択さ
れたと判断したときアクティブレベルとなるリダンダン
シ選択信号ＲＳを出力するリダンダンシ選択回路６を設
ける。メモリトランジスタのフローティングゲートの蓄
積電荷に加わる電界強度が小さくなり、上記蓄積電荷の
散失、すなわち記憶情報の消失を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にリダンダンシセルアレイへの置換を指示する情報を
記憶する電気的に消去可能，プログラム可能な読出し専
用メモリ（ＥＥＰＲＯＭ）素子を備える半導体記憶装置
に関する。
特にリダンダンシセルアレイへの置換を指示する情報を
記憶する電気的に消去可能，プログラム可能な読出し専
用メモリ（ＥＥＰＲＯＭ）素子を備える半導体記憶装置
に関する。
【０００２】
【従来の技術】大容量の半導体記憶装置においては、メ
モリセルアレイ中に不良のメモリセル（以下欠陥セル）
が含まれる割合が大きいため、この欠陥セルをリダンダ
ンシセルに置換することにより製造歩留りの向上をはか
る手法が一般的に用いられている。
モリセルアレイ中に不良のメモリセル（以下欠陥セル）
が含まれる割合が大きいため、この欠陥セルをリダンダ
ンシセルに置換することにより製造歩留りの向上をはか
る手法が一般的に用いられている。
【０００３】欠陥セルをリダンダンシセルに置換する手
法には、メモリセルを行方向，列方向に配列したメモリ
セルアレイに対し、所定数のリダンダンシセル行及びリ
ダンダンシセル列のうちの一方又は両方を設け、行単位
又は列単位で置換する方法や、所定のメモリ容量のメモ
リセルアレイを複数ブロックに分割し、このブロック１
つ分のメモリ容量をもつリダンダンシセルアレイを設け
てブロック単位で置換する方法などがある。
法には、メモリセルを行方向，列方向に配列したメモリ
セルアレイに対し、所定数のリダンダンシセル行及びリ
ダンダンシセル列のうちの一方又は両方を設け、行単位
又は列単位で置換する方法や、所定のメモリ容量のメモ
リセルアレイを複数ブロックに分割し、このブロック１
つ分のメモリ容量をもつリダンダンシセルアレイを設け
てブロック単位で置換する方法などがある。
【０００４】ブロック単位でリダンダンシセルアレイへ
の置換が行なわれる半導体記憶装置においては、第１の
アドレス信号によりメモリセルアレイ中の１つのブロッ
クが選択され、第２のアドレス信号により上記の選択さ
れたブロック中の１つのメモリセルが選択されてデータ
の書込み又は読出しが行なわれる。選択されたブロック
中に欠陥セルが含まれるときには、リダンダンシセルア
レイが選択されてデータの書込み又は読出しが行なわれ
る。
の置換が行なわれる半導体記憶装置においては、第１の
アドレス信号によりメモリセルアレイ中の１つのブロッ
クが選択され、第２のアドレス信号により上記の選択さ
れたブロック中の１つのメモリセルが選択されてデータ
の書込み又は読出しが行なわれる。選択されたブロック
中に欠陥セルが含まれるときには、リダンダンシセルア
レイが選択されてデータの書込み又は読出しが行なわれ
る。
【０００５】リダンダンシセルアレイの選択は、メモリ
セルアレイ中に欠陥セルが含まれるか否かを示す置換要
否情報と、欠陥セルが含まれるブロックを示す識別情報
とを記憶する置換情報記憶回路と、第１のアドレス信号
により、欠陥セルを含むブロックが選択されたか否かを
上記置換要否情報及び識別情報に基ずいて判断するリダ
ンダンシ選択回路とによって行う。
セルアレイ中に欠陥セルが含まれるか否かを示す置換要
否情報と、欠陥セルが含まれるブロックを示す識別情報
とを記憶する置換情報記憶回路と、第１のアドレス信号
により、欠陥セルを含むブロックが選択されたか否かを
上記置換要否情報及び識別情報に基ずいて判断するリダ
ンダンシ選択回路とによって行う。
【０００６】上記置換情報記憶回路は、電気的に消去可
能，プログラム可能な読出し専用メモリ（ＥＥＰＲＯ
Ｍ）素子として、フローティングゲートを持つ電界効果
トランジスタ（以下メモリトランジスタ）を複数個備え
る。
能，プログラム可能な読出し専用メモリ（ＥＥＰＲＯ
Ｍ）素子として、フローティングゲートを持つ電界効果
トランジスタ（以下メモリトランジスタ）を複数個備え
る。
【０００７】このメモリトランジスタは、フローティン
グゲートに電子が注入されていない状態では、コントロ
ールゲート電極に所定の電圧（通常電源電圧）を印加す
るとソース電極・ドレイン電極間にチャネルが形成され
電流が流れるが、上記フローティングゲートに電子が注
入されている状態では、この注入された電子の影響を受
けて、コントロールゲート電極に所定の電圧を印加して
もソース電極・ドレイン電極間にはチャネルが形成され
ず電流が流れない。置換情報記憶回路は、上述したメモ
リトランジスタの特性を利用して前述の置換要否情報及
び識別情報を記憶する。
グゲートに電子が注入されていない状態では、コントロ
ールゲート電極に所定の電圧（通常電源電圧）を印加す
るとソース電極・ドレイン電極間にチャネルが形成され
電流が流れるが、上記フローティングゲートに電子が注
入されている状態では、この注入された電子の影響を受
けて、コントロールゲート電極に所定の電圧を印加して
もソース電極・ドレイン電極間にはチャネルが形成され
ず電流が流れない。置換情報記憶回路は、上述したメモ
リトランジスタの特性を利用して前述の置換要否情報及
び識別情報を記憶する。
【０００８】上記メモリトランジスタのフローティング
ゲートへの電子の注入は次のようにして行なわれる。
ゲートへの電子の注入は次のようにして行なわれる。
【０００９】ソース電極を基準電位として、ドレイン電
極及びコントロールゲート電極に高電圧を印加し、ソー
ス電極及びドレイン電極間に発生するホットエレクトロ
ンをコントロールゲート電極側に引き寄せ、この引き寄
せ経路の途中に設けられているフローティングゲートに
上記ホットエレクトロンを注入する。
極及びコントロールゲート電極に高電圧を印加し、ソー
ス電極及びドレイン電極間に発生するホットエレクトロ
ンをコントロールゲート電極側に引き寄せ、この引き寄
せ経路の途中に設けられているフローティングゲートに
上記ホットエレクトロンを注入する。
【００１０】また、ソース電極及びドレイン電極を基準
電位としコントロールゲート電極に高電圧を印加するこ
とにより、ソース電極及びドレイン電極とコントロール
ゲート電極との間に強電界を加えてファウラー・ノルド
ハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ、以下Ｆ−
Ｎ）トンネリング電流を発生させ、これら電極間に設け
られているフローティングゲートに電子を注入する。
電位としコントロールゲート電極に高電圧を印加するこ
とにより、ソース電極及びドレイン電極とコントロール
ゲート電極との間に強電界を加えてファウラー・ノルド
ハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ、以下Ｆ−
Ｎ）トンネリング電流を発生させ、これら電極間に設け
られているフローティングゲートに電子を注入する。
【００１１】このようにして置換情報記憶回路の複数の
メモリトランジスタのうちの所定のメモリトランジスタ
のフローティングゲートに電子が注入され、前述の置換
要否情報及び識別情報が書き込まれ、記憶される。この
書込みは、製品検査の段階で行なわれる。そしてこの
後、すべての製品の置換情報記憶回路の全メモリトラン
ジスタのコントロールゲート電極は電源電圧供給端に固
定接続され、常にその記憶情報が読出される状態に設定
される。
メモリトランジスタのうちの所定のメモリトランジスタ
のフローティングゲートに電子が注入され、前述の置換
要否情報及び識別情報が書き込まれ、記憶される。この
書込みは、製品検査の段階で行なわれる。そしてこの
後、すべての製品の置換情報記憶回路の全メモリトラン
ジスタのコントロールゲート電極は電源電圧供給端に固
定接続され、常にその記憶情報が読出される状態に設定
される。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、置換情報記憶回路のメモリトランジスタ
が、フローティングゲートに電子を注入することによっ
て２値情報のうちの一方を記憶するため、フローティン
グゲートとソース電極，ドレイン電極との間の絶縁膜及
びフローティングゲートとコントロールゲート電極との
間の絶縁膜は極めて薄く形成されており、また、上記置
換情報記憶回路を含む半導体記憶装置に電源が投入され
ると上記メモリトランジスタのコントロールゲート電極
には常時電源電圧が印加される。従ってフローティング
ゲートに蓄積されている電子には常に一方向の強電界が
加えられているため、製造工程上避け難い上記絶縁膜の
極めて微細な欠陥や極めて微小とはいえ発生するＦ−Ｎ
トンネリング電流によってフローティングゲートの蓄積
電子がわずかずつ散失し、長時間使用すると上記置換情
報記憶回路の記憶情報が消失してしまうという危険性が
あった。
記憶装置では、置換情報記憶回路のメモリトランジスタ
が、フローティングゲートに電子を注入することによっ
て２値情報のうちの一方を記憶するため、フローティン
グゲートとソース電極，ドレイン電極との間の絶縁膜及
びフローティングゲートとコントロールゲート電極との
間の絶縁膜は極めて薄く形成されており、また、上記置
換情報記憶回路を含む半導体記憶装置に電源が投入され
ると上記メモリトランジスタのコントロールゲート電極
には常時電源電圧が印加される。従ってフローティング
ゲートに蓄積されている電子には常に一方向の強電界が
加えられているため、製造工程上避け難い上記絶縁膜の
極めて微細な欠陥や極めて微小とはいえ発生するＦ−Ｎ
トンネリング電流によってフローティングゲートの蓄積
電子がわずかずつ散失し、長時間使用すると上記置換情
報記憶回路の記憶情報が消失してしまうという危険性が
あった。
【００１３】したがって本発明の目的は、置換情報記憶
回路の記憶情報の消失を防ぎ、長期使用に耐える半導体
記憶装置を提供することにある。
回路の記憶情報の消失を防ぎ、長期使用に耐える半導体
記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１のアドレス信号により選択されて供給データの
書込み及び記憶データの読出しを行う複数のメモリセル
をそれぞれ含む複数のセルアレイブロックから成るメモ
リセルアレイと、リダンダンシ選択信号がアクティブレ
ベルのとき前記複数のセルアレイブロックのうちの欠陥
メモリセルを含んだセルアレイブロックに代って供給デ
ータの書込み及び記憶データの読出しを行うリダンダン
シセルアレイと、第２のアドレス信号に応答して前記複
数のセルアレイブロックのうちの１つを選択しそのセル
アレイブロックへのデータの供給及びそのセルアレイブ
ロックからの読出しデータの伝達を行うブロック選択回
路と、データ書込み時以外の通常動作時、ソース電極及
びコントロールゲート電極が基準電位にドレイン電極が
電源電位より所定の電位だけ基準電位寄りにそれぞれ保
たれフローティングゲートの電荷蓄積状態に従ってディ
プレッション型又はエンハンスメント型となる複数のメ
モリトランジスタを備え、データ書込み時、前記フロー
ティングゲートの電荷蓄積状態を制御して前記リダンダ
ンシセルアレイの置換の要否決定のための置換要否情報
及び欠陥メモリセルを含んだ前記セルアレイブロックの
識別のための識別情報を含む置換情報を記憶する置換情
報記憶回路と、欠陥メモリセルを含んだ前記セルアレイ
ブロックが前記第２のアドレス信号によって選択された
と前記置換情報記憶回路の出力情報に基ずいて判断した
ときアクティブレベルとなる前記リダンダンシ選択信号
を出力するリダンダンシ選択回路とを有している。
は、第１のアドレス信号により選択されて供給データの
書込み及び記憶データの読出しを行う複数のメモリセル
をそれぞれ含む複数のセルアレイブロックから成るメモ
リセルアレイと、リダンダンシ選択信号がアクティブレ
ベルのとき前記複数のセルアレイブロックのうちの欠陥
メモリセルを含んだセルアレイブロックに代って供給デ
ータの書込み及び記憶データの読出しを行うリダンダン
シセルアレイと、第２のアドレス信号に応答して前記複
数のセルアレイブロックのうちの１つを選択しそのセル
アレイブロックへのデータの供給及びそのセルアレイブ
ロックからの読出しデータの伝達を行うブロック選択回
路と、データ書込み時以外の通常動作時、ソース電極及
びコントロールゲート電極が基準電位にドレイン電極が
電源電位より所定の電位だけ基準電位寄りにそれぞれ保
たれフローティングゲートの電荷蓄積状態に従ってディ
プレッション型又はエンハンスメント型となる複数のメ
モリトランジスタを備え、データ書込み時、前記フロー
ティングゲートの電荷蓄積状態を制御して前記リダンダ
ンシセルアレイの置換の要否決定のための置換要否情報
及び欠陥メモリセルを含んだ前記セルアレイブロックの
識別のための識別情報を含む置換情報を記憶する置換情
報記憶回路と、欠陥メモリセルを含んだ前記セルアレイ
ブロックが前記第２のアドレス信号によって選択された
と前記置換情報記憶回路の出力情報に基ずいて判断した
ときアクティブレベルとなる前記リダンダンシ選択信号
を出力するリダンダンシ選択回路とを有している。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１は本発明の第１の実施例のブロック図
である。
である。
【００１７】この実施例は、第１のアドレス信号（図１
には示されていない）により選択され供給データの書込
み及び記憶データの読出し（以下、書込み／読出しとい
う）を行う複数のメモリセル（図１には示されていな
い）をそれぞれ含む複数のセルアレイブロック１１ａ〜
１１ｄから成るメモリセルアレイ１と、リダンダンシ選
択信号ＲＳがアクティブレベルのとき上記セルアレイブ
ロック１１ａ〜１１ｄのうちの欠陥メモリセル（以下、
欠陥セル）を含んだセルアレイブロックに代ってデータ
の書込み／読出しを行うリダンダンシセルアレイ２と、
第２のアドレス信号ＡＤｃをデコードしてセルアレイブ
ロック１１ａ〜１１ｄの選択のためのブロック選択信号
ＢＳ（ＢＳ１〜ＢＳ４から成る）を出力するデコード回
路３と、ゲート電極に対応ブロック選択信号（ＢＳ１〜
ＢＳ４）をそれぞれ受けこの選択信号（ＢＳ１〜ＢＳ
４）に応答して導通しセルアレイブロック１１ａ〜１１
ｄの１つを選択するトランジスタＱ４１〜Ｑ４４を備え
選択されたセルアレイブロックにデータ入出力端からの
書込みデータを供給しこの選択されたセルアレイブロッ
クからの読出しデータを上記データ入出力端に伝達する
ブロック選択回路４と、情報書込み時以外の通常動作
時、ソース電極及びコントロール電極が接地電位にドレ
イン電極が電源電位より所定の電位だけ低い電位にそれ
ぞれ保たれフローティングゲートの電荷蓄積状態に従っ
てディプレッション型又はエンハンスメント型となる複
数のメモリトランジスタ（図１には示されていない）を
備え、情報書込み時、上記フローティングゲートの電荷
蓄積状態を制御してリダンダンシセルアレイ２への置換
の要否決定のための置換要否情報ＲＡ及び欠陥セルを含
んだセルアレイブロックの識別のためのブロックアドレ
スＢＡから成る置換情報を記憶する置換情報記憶回路５
と、上記置換情報（ＲＡ，ＢＡ）及びブロック選択信号
ＢＳ（ＢＳ１〜ＢＳ４）を入力し欠陥セルを含んだセル
アレイブロックが第２のアドレス信号ＡＤｃによって選
択されたと判断したときアクティブレベルとなるリダン
ダンシ選択信号ＲＳを出力するリダンダンシ選択回路６
と、切換回路８からの書込みデータをブロック選択回路
４のデータ入出力端へ伝達しこのデータ入出力端からの
読出しデータを増幅して切換回路８へ伝達するメモリセ
ルアレイ１用の書込み・センス増幅回路７ａと、リダン
ダンシ選択信号ＲＳがアクティブレベルのとき活性化し
切換回路８からの書込みデータをリダンダンシセルアレ
イ２へ供給しリダンダンシセルアレイ２からの読出しデ
ータを増幅し切換回路８へ伝達するリダンダンシセルア
レイ２用の書込み・センス増幅回路７ｂと、リダンダン
シ選択信号ＲＳに応答して書込みデータ及び読出しデー
タの書込み・センス増幅回路７ａ，７ｂ間の切換え制御
を行う切換回路８と、切換回路８と外部回路との間の書
込みデータ及び読出しデータの伝達制御を行う入出力バ
ッファ回路９とを備える。
には示されていない）により選択され供給データの書込
み及び記憶データの読出し（以下、書込み／読出しとい
う）を行う複数のメモリセル（図１には示されていな
い）をそれぞれ含む複数のセルアレイブロック１１ａ〜
１１ｄから成るメモリセルアレイ１と、リダンダンシ選
択信号ＲＳがアクティブレベルのとき上記セルアレイブ
ロック１１ａ〜１１ｄのうちの欠陥メモリセル（以下、
欠陥セル）を含んだセルアレイブロックに代ってデータ
の書込み／読出しを行うリダンダンシセルアレイ２と、
第２のアドレス信号ＡＤｃをデコードしてセルアレイブ
ロック１１ａ〜１１ｄの選択のためのブロック選択信号
ＢＳ（ＢＳ１〜ＢＳ４から成る）を出力するデコード回
路３と、ゲート電極に対応ブロック選択信号（ＢＳ１〜
ＢＳ４）をそれぞれ受けこの選択信号（ＢＳ１〜ＢＳ
４）に応答して導通しセルアレイブロック１１ａ〜１１
ｄの１つを選択するトランジスタＱ４１〜Ｑ４４を備え
選択されたセルアレイブロックにデータ入出力端からの
書込みデータを供給しこの選択されたセルアレイブロッ
クからの読出しデータを上記データ入出力端に伝達する
ブロック選択回路４と、情報書込み時以外の通常動作
時、ソース電極及びコントロール電極が接地電位にドレ
イン電極が電源電位より所定の電位だけ低い電位にそれ
ぞれ保たれフローティングゲートの電荷蓄積状態に従っ
てディプレッション型又はエンハンスメント型となる複
数のメモリトランジスタ（図１には示されていない）を
備え、情報書込み時、上記フローティングゲートの電荷
蓄積状態を制御してリダンダンシセルアレイ２への置換
の要否決定のための置換要否情報ＲＡ及び欠陥セルを含
んだセルアレイブロックの識別のためのブロックアドレ
スＢＡから成る置換情報を記憶する置換情報記憶回路５
と、上記置換情報（ＲＡ，ＢＡ）及びブロック選択信号
ＢＳ（ＢＳ１〜ＢＳ４）を入力し欠陥セルを含んだセル
アレイブロックが第２のアドレス信号ＡＤｃによって選
択されたと判断したときアクティブレベルとなるリダン
ダンシ選択信号ＲＳを出力するリダンダンシ選択回路６
と、切換回路８からの書込みデータをブロック選択回路
４のデータ入出力端へ伝達しこのデータ入出力端からの
読出しデータを増幅して切換回路８へ伝達するメモリセ
ルアレイ１用の書込み・センス増幅回路７ａと、リダン
ダンシ選択信号ＲＳがアクティブレベルのとき活性化し
切換回路８からの書込みデータをリダンダンシセルアレ
イ２へ供給しリダンダンシセルアレイ２からの読出しデ
ータを増幅し切換回路８へ伝達するリダンダンシセルア
レイ２用の書込み・センス増幅回路７ｂと、リダンダン
シ選択信号ＲＳに応答して書込みデータ及び読出しデー
タの書込み・センス増幅回路７ａ，７ｂ間の切換え制御
を行う切換回路８と、切換回路８と外部回路との間の書
込みデータ及び読出しデータの伝達制御を行う入出力バ
ッファ回路９とを備える。
【００１８】この実施例の置換情報記憶回路５の具体的
な回路例を示す図２を参照すると、この置換情報記憶回
路５は、ブロックアドレスＢＡの構成ビットＢＡ１，Ｂ
Ａ２及び置換要否情報ＲＡのそれぞれを対応記憶するＮ
チャネル型のメモリトランジスタＭＱ５１〜ＭＱ５３
と、ドレイン電極をメモリトランジスタＭＱ５１〜ＭＱ
５３のドレイン電極のそれぞれに対応接続しゲート電極
にチップイネーブル信号ＣＥを受けるＰチャネル型のト
ランジスタＱ５１〜Ｑ５３と、ソース電極をメモリトラ
ンジスタＭＱ５１〜ＭＱ５３のドレイン電極のそれぞれ
に対応接続しゲート電極を接地電位点に接続したディプ
レッション型Ｎチャネル型のトランジスタＱ５４〜Ｑ５
６と入力端をトランジスタＱ５４〜Ｑ５６のドレイン電
極のそれぞれに対応接続し出力端から対応置換情報（Ｂ
Ａ１，ＢＡ２，ＲＡ）を出力するインバータＩＶ５１〜
ＩＶ５３とソース電極を電源電位Ｖｃｃ点にそれぞれ接
続しドレイン電極及びゲート電極をインバータＩＶ５１
〜ＩＶ５３の入力端のそれぞれに対応接続したＰチャネ
ル型のトランジスタＱ５７〜Ｑ５９とを含む出力回路５
５ａ〜５５ｃと、情報書込み時及び通常動作時に制御信
号（ＣＥ，ＩＰＲ，ＩＥＲ，ＩＲ）に応答して、メモリ
トランジスタＭＱ５１〜ＭＱ５３のドレイン電極，コン
トロールゲート電極及びソース電極にそれぞれ所定の電
圧を供給するドレイン電圧供給回路５１，ゲート電圧供
給回路５２及びソース電圧供給回路５３と、情報書込み
時には選択的にメモリトランジスタＭＱ５１〜ＭＱ５３
のドレイン電極にトランジスタＱ５１〜Ｑ５３を通し
て、コントロールゲート電極及びソース電極には直接、
通常動作時には同時に、各電圧供給回路（５１〜５３）
からの電圧をそれぞれ供給する選択回路５４ａ〜５４ｃ
とを備える。
な回路例を示す図２を参照すると、この置換情報記憶回
路５は、ブロックアドレスＢＡの構成ビットＢＡ１，Ｂ
Ａ２及び置換要否情報ＲＡのそれぞれを対応記憶するＮ
チャネル型のメモリトランジスタＭＱ５１〜ＭＱ５３
と、ドレイン電極をメモリトランジスタＭＱ５１〜ＭＱ
５３のドレイン電極のそれぞれに対応接続しゲート電極
にチップイネーブル信号ＣＥを受けるＰチャネル型のト
ランジスタＱ５１〜Ｑ５３と、ソース電極をメモリトラ
ンジスタＭＱ５１〜ＭＱ５３のドレイン電極のそれぞれ
に対応接続しゲート電極を接地電位点に接続したディプ
レッション型Ｎチャネル型のトランジスタＱ５４〜Ｑ５
６と入力端をトランジスタＱ５４〜Ｑ５６のドレイン電
極のそれぞれに対応接続し出力端から対応置換情報（Ｂ
Ａ１，ＢＡ２，ＲＡ）を出力するインバータＩＶ５１〜
ＩＶ５３とソース電極を電源電位Ｖｃｃ点にそれぞれ接
続しドレイン電極及びゲート電極をインバータＩＶ５１
〜ＩＶ５３の入力端のそれぞれに対応接続したＰチャネ
ル型のトランジスタＱ５７〜Ｑ５９とを含む出力回路５
５ａ〜５５ｃと、情報書込み時及び通常動作時に制御信
号（ＣＥ，ＩＰＲ，ＩＥＲ，ＩＲ）に応答して、メモリ
トランジスタＭＱ５１〜ＭＱ５３のドレイン電極，コン
トロールゲート電極及びソース電極にそれぞれ所定の電
圧を供給するドレイン電圧供給回路５１，ゲート電圧供
給回路５２及びソース電圧供給回路５３と、情報書込み
時には選択的にメモリトランジスタＭＱ５１〜ＭＱ５３
のドレイン電極にトランジスタＱ５１〜Ｑ５３を通し
て、コントロールゲート電極及びソース電極には直接、
通常動作時には同時に、各電圧供給回路（５１〜５３）
からの電圧をそれぞれ供給する選択回路５４ａ〜５４ｃ
とを備える。
【００１９】ドレイン電圧供給回路５１は、メモリトラ
ンジスタＭＱ５１〜ＭＱ５３をエンハンスメント型にす
るときには電源電位Ｖｃｃ（例えば５Ｖ）より高い高電
圧（例えば１２Ｖ）を出力し、ディプレッション型にす
るとき及び通常動作時にはその出力端をトランジスタＱ
５１〜Ｑ５３のソース電極と非接続状態にする。
ンジスタＭＱ５１〜ＭＱ５３をエンハンスメント型にす
るときには電源電位Ｖｃｃ（例えば５Ｖ）より高い高電
圧（例えば１２Ｖ）を出力し、ディプレッション型にす
るとき及び通常動作時にはその出力端をトランジスタＱ
５１〜Ｑ５３のソース電極と非接続状態にする。
【００２０】ゲート電圧供給回路５２は、メモリトラン
ジスタＭＱ５１〜ＭＱ５３をエンハンスメント型にする
ときには、電源電位Ｖｃｃ（５Ｖ）より高い高電圧（１
２Ｖ）を出力し、ディプレッション型にするとき及び通
常動作時には接地電位を出力する。
ジスタＭＱ５１〜ＭＱ５３をエンハンスメント型にする
ときには、電源電位Ｖｃｃ（５Ｖ）より高い高電圧（１
２Ｖ）を出力し、ディプレッション型にするとき及び通
常動作時には接地電位を出力する。
【００２１】ソース電圧供給回路５３は、メモリトラン
ジスタＭＱ５１〜ＭＱ５３をディプレッション型にする
ときには電源電位Ｖｃｃ（５Ｖ）より高い高電圧（１２
Ｖ）を出力し、エンハンスメント型にするとき及び通常
動作時には接地電位を出力する。
ジスタＭＱ５１〜ＭＱ５３をディプレッション型にする
ときには電源電位Ｖｃｃ（５Ｖ）より高い高電圧（１２
Ｖ）を出力し、エンハンスメント型にするとき及び通常
動作時には接地電位を出力する。
【００２２】また、この実施例のリダンダンシ選択回路
６の具体的な回路例を示す図３を参照すると、このリダ
ンダンシ選択回路６は、ブロックアドレスＢＡ（ＢＡ
１，ＢＡ２）をデコードするデコード回路６１と、デコ
ード回路３からのブロック選択信号ＢＳ（ＢＳ１〜ＢＳ
４）とデコード回路６１の出力信号とが一致したときに
アクティブレベルとなる信号を出力する一致検出回路６
２と、置換要否情報ＲＡと一致検出回路６２の出力信号
との論理積をとりリダンダンシ選択信号ＲＳを出力する
論理ゲートＧ６１とを備える。
６の具体的な回路例を示す図３を参照すると、このリダ
ンダンシ選択回路６は、ブロックアドレスＢＡ（ＢＡ
１，ＢＡ２）をデコードするデコード回路６１と、デコ
ード回路３からのブロック選択信号ＢＳ（ＢＳ１〜ＢＳ
４）とデコード回路６１の出力信号とが一致したときに
アクティブレベルとなる信号を出力する一致検出回路６
２と、置換要否情報ＲＡと一致検出回路６２の出力信号
との論理積をとりリダンダンシ選択信号ＲＳを出力する
論理ゲートＧ６１とを備える。
【００２３】次に、図１〜図３を参照して、この実施例
のメモリトランジスタＭＱ５１〜ＭＱ５３への情報書込
み動作及び各部動作について述べる。
のメモリトランジスタＭＱ５１〜ＭＱ５３への情報書込
み動作及び各部動作について述べる。
【００２４】まず、メモリセルアレイ１の全メモリセル
の動作試験を含む製品テスト工程の終了後、全メモリト
ランジスタＭＱ５１〜ＭＱ５３のドレイン電極及びコン
トロール電極に高電圧（１２Ｖ）をソース電極に接地電
位をそれぞれ供給し、発生したホットエレクトロンをフ
ローティングゲートに注入してこれらメモリトランジス
タをエンハンスメント型にする。
の動作試験を含む製品テスト工程の終了後、全メモリト
ランジスタＭＱ５１〜ＭＱ５３のドレイン電極及びコン
トロール電極に高電圧（１２Ｖ）をソース電極に接地電
位をそれぞれ供給し、発生したホットエレクトロンをフ
ローティングゲートに注入してこれらメモリトランジス
タをエンハンスメント型にする。
【００２５】上記製品テストの結果、メモリセルアレイ
１中に欠陥セルが存在しないことが確認された場合は、
トランジスタＱ５１〜Ｑ５３のソース電極がフローティ
ング状態になるようにドレイン電圧供給回路５１及び選
択回路５４ａの出力端の状態を設定し、メモリトランジ
スタＭＱ５１〜ＭＱ５３のコントロールゲート電極及び
ソース電極に接地電位が供給されるようにゲート電圧供
給回路５２，ソース電圧供給回路５３及び選択回路５４
ｂ，５４ｃの出力電圧を設定する。
１中に欠陥セルが存在しないことが確認された場合は、
トランジスタＱ５１〜Ｑ５３のソース電極がフローティ
ング状態になるようにドレイン電圧供給回路５１及び選
択回路５４ａの出力端の状態を設定し、メモリトランジ
スタＭＱ５１〜ＭＱ５３のコントロールゲート電極及び
ソース電極に接地電位が供給されるようにゲート電圧供
給回路５２，ソース電圧供給回路５３及び選択回路５４
ｂ，５４ｃの出力電圧を設定する。
【００２６】この結果、通常動作時におけるメモリトラ
ンジスタＭＱ５１〜ＭＱ５３及びその周辺回路の等価回
路は図４（ａ）に示すとおり（図４にはＭＱ５１とその
周辺回路のみ表示）となる。この状態ではメモリトラン
ジスタＭＱ５１には電流が流れないので、インバータＩ
Ｖ５１の入力端は電源電位ＶｃｃよりもトランジスタＱ
５７のしきい値電圧分だけ低い電圧に、その出力端、す
なわちブロックアドレスＢＳ１は、ほぼ接地電位にそれ
ぞれ保持される。同様に、メモリトランジスタＭＱ５
２，ＭＱ５３にも電流は流れないので、ブロックアドレ
スＢＳ２，置換要否情報ＲＡは接地電位に保持される。
従って、接地電位（低レベル，インアクティブレベル）
の置換要否情報ＲＡを入力する論理ゲートＧ６１の出
力、すなわちリダンダンシ選択信号ＲＳはインアクティ
ブレベル（低レベル）となり、書込み・センス増幅回路
７ｂは非活性状態に、切換回路８はメモリセルアレイ１
側を選択する状態になるので、メモリセルアレイ１に対
するデータの書込み／読出しが行なわれる。
ンジスタＭＱ５１〜ＭＱ５３及びその周辺回路の等価回
路は図４（ａ）に示すとおり（図４にはＭＱ５１とその
周辺回路のみ表示）となる。この状態ではメモリトラン
ジスタＭＱ５１には電流が流れないので、インバータＩ
Ｖ５１の入力端は電源電位ＶｃｃよりもトランジスタＱ
５７のしきい値電圧分だけ低い電圧に、その出力端、す
なわちブロックアドレスＢＳ１は、ほぼ接地電位にそれ
ぞれ保持される。同様に、メモリトランジスタＭＱ５
２，ＭＱ５３にも電流は流れないので、ブロックアドレ
スＢＳ２，置換要否情報ＲＡは接地電位に保持される。
従って、接地電位（低レベル，インアクティブレベル）
の置換要否情報ＲＡを入力する論理ゲートＧ６１の出
力、すなわちリダンダンシ選択信号ＲＳはインアクティ
ブレベル（低レベル）となり、書込み・センス増幅回路
７ｂは非活性状態に、切換回路８はメモリセルアレイ１
側を選択する状態になるので、メモリセルアレイ１に対
するデータの書込み／読出しが行なわれる。
【００２７】製品テストによりメモリセルアレイ１中に
欠陥セルが検出されたときには、その欠陥セルを含むセ
ルアレイブロックのブロックアドレスＢＡをメモリトラ
ンジスタＭＱ５１，ＭＱ５２に書込むと共にメモリトラ
ンジスタＭＱ５３にアクティブレベルの置換要否情報Ｒ
Ａを書込む。ブロックアドレスＢＡの書込みは、
“１”，“０”の一方（例えば“１”）をディプレッシ
ョン型、他方（“０”）をエンハンスメント型に対応さ
せる。
欠陥セルが検出されたときには、その欠陥セルを含むセ
ルアレイブロックのブロックアドレスＢＡをメモリトラ
ンジスタＭＱ５１，ＭＱ５２に書込むと共にメモリトラ
ンジスタＭＱ５３にアクティブレベルの置換要否情報Ｒ
Ａを書込む。ブロックアドレスＢＡの書込みは、
“１”，“０”の一方（例えば“１”）をディプレッシ
ョン型、他方（“０”）をエンハンスメント型に対応さ
せる。
【００２８】例えば、セルアレイブロック１１ａ，１１
ｂ，１１ｃ，１１ｄのブロックアドレスをそれぞれ“０
０”，“０１”，“１０”，“１１”とし、セルアレイ
ブロック１１ｃに欠陥セルが含まれるとした場合には、
メモリトランジスタＭＱ５２のコントロールゲート電極
を接地電位にしソース電極に高電圧（１２Ｖ）を供給し
てＦ−Ｎトンネリング電流を流しフローティングゲート
から電子を引き抜き、このメモリトランジスタＭＱ５２
をディプレッション型にする。このとき同時にメモリト
ランジスタＭＱ５３もディプレッション型にしてアクテ
ィブレベルの置換要否情報を書込む。
ｂ，１１ｃ，１１ｄのブロックアドレスをそれぞれ“０
０”，“０１”，“１０”，“１１”とし、セルアレイ
ブロック１１ｃに欠陥セルが含まれるとした場合には、
メモリトランジスタＭＱ５２のコントロールゲート電極
を接地電位にしソース電極に高電圧（１２Ｖ）を供給し
てＦ−Ｎトンネリング電流を流しフローティングゲート
から電子を引き抜き、このメモリトランジスタＭＱ５２
をディプレッション型にする。このとき同時にメモリト
ランジスタＭＱ５３もディプレッション型にしてアクテ
ィブレベルの置換要否情報を書込む。
【００２９】この後、トランジスタＱ５１〜Ｑ５３のソ
ース電極をフローティング状態にし、メモリトランジス
タＭＱ５１〜ＭＱ５３のコントロールゲート電極及びソ
ース電極に接地電位が供給されるようにドレイン電圧供
給回路５１，ゲート電圧供給回路５２，ソース電圧供給
回路５３及び選択回路５４ａ〜５４ｃを設定する。
ース電極をフローティング状態にし、メモリトランジス
タＭＱ５１〜ＭＱ５３のコントロールゲート電極及びソ
ース電極に接地電位が供給されるようにドレイン電圧供
給回路５１，ゲート電圧供給回路５２，ソース電圧供給
回路５３及び選択回路５４ａ〜５４ｃを設定する。
【００３０】この結果、通常動作時には、ディプレッシ
ョン型のメモリトランジスタＭＱ５２，ＭＱ５３はオン
状態となり、このときメモリトランジスタＭＱ５２，Ｍ
Ｑ５３とトランジスタＱ５５，Ｑ５６とトランジスタＱ
５８，Ｑ５９のオン抵抗をインバータＩＶ５２，ＩＶ５
３の入力端の電位がこれらインバータのしきい値電圧よ
り低くなるように設定（メモリトランジスタＭＱ５１が
オンのときも同様に設定）しておけば、インバータＩＶ
５２，Ｖ５３の出力端、すなわちブロックアドレスＢＳ
２及び置換要否情報ＲＡは高レベル（“１”，アクティ
ブレベル）となる。従って、デコード回路６１の出力信
号はセルアレイブロック１１ｃに対応するビットのみア
クティブレベルとなり、アドレス信号ＡＤｃがセルアレ
イブロック１１ｃを選択すると一致検出回路６２の出力
信号はアクティブとなるので、この信号とアクティブレ
ベルの置換要否情報ＲＡとを入力する論理ゲートＧ６１
の出力、すなわちリダンダンシ選択信号ＲＳはアクティ
ブレベルとなる。このリダンダンシ選択信号ＲＳに応答
して書込み・センス増幅回路７ｂは活性化し、切換回路
７はリダンダンシセルアレイ２側を選択するので、セル
アレイブロック１１ｃに代って、リダンダンシセルアレ
イ２に対してデータの書込み／読出しが行なわれる。
ョン型のメモリトランジスタＭＱ５２，ＭＱ５３はオン
状態となり、このときメモリトランジスタＭＱ５２，Ｍ
Ｑ５３とトランジスタＱ５５，Ｑ５６とトランジスタＱ
５８，Ｑ５９のオン抵抗をインバータＩＶ５２，ＩＶ５
３の入力端の電位がこれらインバータのしきい値電圧よ
り低くなるように設定（メモリトランジスタＭＱ５１が
オンのときも同様に設定）しておけば、インバータＩＶ
５２，Ｖ５３の出力端、すなわちブロックアドレスＢＳ
２及び置換要否情報ＲＡは高レベル（“１”，アクティ
ブレベル）となる。従って、デコード回路６１の出力信
号はセルアレイブロック１１ｃに対応するビットのみア
クティブレベルとなり、アドレス信号ＡＤｃがセルアレ
イブロック１１ｃを選択すると一致検出回路６２の出力
信号はアクティブとなるので、この信号とアクティブレ
ベルの置換要否情報ＲＡとを入力する論理ゲートＧ６１
の出力、すなわちリダンダンシ選択信号ＲＳはアクティ
ブレベルとなる。このリダンダンシ選択信号ＲＳに応答
して書込み・センス増幅回路７ｂは活性化し、切換回路
７はリダンダンシセルアレイ２側を選択するので、セル
アレイブロック１１ｃに代って、リダンダンシセルアレ
イ２に対してデータの書込み／読出しが行なわれる。
【００３１】アドレス信号ＡＤｃがセルアレイブロック
１１ｃ以外のセルアレイブロックを選択したときには、
一致検出回路６２の出力はインアクティブレベル、従っ
てリダンダンシ選択信号ＲＳはインアクティブレベルと
なるので、リダンダンシセルアレイ２への置換は行なわ
れない。
１１ｃ以外のセルアレイブロックを選択したときには、
一致検出回路６２の出力はインアクティブレベル、従っ
てリダンダンシ選択信号ＲＳはインアクティブレベルと
なるので、リダンダンシセルアレイ２への置換は行なわ
れない。
【００３２】本発明においては、図４（ａ）に示すよう
に通常動作時、メモリトランジスタＭＱ５１（ＭＱ５
２，ＭＱ５３も同様）のコントロールゲート電極はソー
ス電極と同一の接地電位に、ドレイン電極は電源電位Ｖ
ｃｃより少なくともトランジスタＱ５７（Ｑ５８，Ｑ５
９）のしきい値電圧分だけ低い電位にそれぞれ保持され
る。したがって、従来の半導体記憶装置において、図４
（ｂ）に示すように、通常動作時、メモリトランジスタ
ＭＱ５１（ＭＱ５２，ＭＱ５３）のコントロールゲート
電極が常時電源電位Ｖｃｃに保持されているのと対照的
である。このコントロール電位設定により上記従来の半
導体記憶装置においてはコントロールゲート電極とソー
ス電極との間のフローティングゲートの蓄積電子に常に
一方向の強電界が加えられ、絶縁膜中の極めて微細な欠
陥を通して、また極めて微小なＦ−Ｎトンネリング電流
によってフローティングゲート中の蓄積電子がわずかず
つ散失する。したがって、長時間使用により、これらメ
モリトランジスタＭＱ５１（ＭＱ５２，ＭＱ５３）に記
憶された置換情報が消失してしまう。一方、本発明の記
憶装置においては、メモリトランジスタＭＱ５１〜ＭＱ
５３のコントロールゲート電極とソース電極とは同電位
にあるので、これら両電極間には電界が発生しない。ま
た、コントロールゲート電極とドレイン電極との間の電
位差は、メモリトランジィスタＭＱ５１〜ＭＱ５３がデ
ィプレッション型の場合には、電源電位Ｖｃｃをトラン
ジスタＱ５７〜Ｑ５９とトランジスタＱ５４〜Ｑ５６と
メモリトランジスタＭＱ５１〜ＭＱ５３とのオン抵抗で
分圧したときのメモリトランジスタのオン抵抗により決
定され、しかもこの電位は２値の置換情報のメモリトラ
ンジスタ記憶レベルのうちの低レベルと対応するので、
接地電位に近い値となる。また、メモリトランジスタＭ
Ｑ５１〜ＭＱ５３がエンハンスメント型の場合、これら
メモリトランジスタはオフ状態にあるので、そのドレイ
ン電極の電位は、電源電位ＶｃｃよりトランジスタＱ５
７〜Ｑ５９のしきい値電圧分だけ低い値となる。この値
は、上記メモリトランジスタ記憶レベルのうちの高レベ
ルと対応するが、インバータＩＶ５１〜ＩＶ５３によ
り、前述の低レベルとの判別ができる範囲でこの高レベ
ルの値を可能なかぎり低くすることができるので、電源
電位Ｖｃｃより大幅に低くすることができる。従って、
フローティングゲートの蓄積電荷に加わる電界は従来例
に比べ大幅に小さくなり、極めて薄くかつ微細な欠陥を
もつ絶縁膜であっても、この絶縁膜を通して上記蓄積電
荷を散失させるだけの強度がないので、メモリトランジ
スタＭＱ５１〜ＭＱ５３に記憶された置換情報は消失し
ない。すなわち、長期使用に耐える。
に通常動作時、メモリトランジスタＭＱ５１（ＭＱ５
２，ＭＱ５３も同様）のコントロールゲート電極はソー
ス電極と同一の接地電位に、ドレイン電極は電源電位Ｖ
ｃｃより少なくともトランジスタＱ５７（Ｑ５８，Ｑ５
９）のしきい値電圧分だけ低い電位にそれぞれ保持され
る。したがって、従来の半導体記憶装置において、図４
（ｂ）に示すように、通常動作時、メモリトランジスタ
ＭＱ５１（ＭＱ５２，ＭＱ５３）のコントロールゲート
電極が常時電源電位Ｖｃｃに保持されているのと対照的
である。このコントロール電位設定により上記従来の半
導体記憶装置においてはコントロールゲート電極とソー
ス電極との間のフローティングゲートの蓄積電子に常に
一方向の強電界が加えられ、絶縁膜中の極めて微細な欠
陥を通して、また極めて微小なＦ−Ｎトンネリング電流
によってフローティングゲート中の蓄積電子がわずかず
つ散失する。したがって、長時間使用により、これらメ
モリトランジスタＭＱ５１（ＭＱ５２，ＭＱ５３）に記
憶された置換情報が消失してしまう。一方、本発明の記
憶装置においては、メモリトランジスタＭＱ５１〜ＭＱ
５３のコントロールゲート電極とソース電極とは同電位
にあるので、これら両電極間には電界が発生しない。ま
た、コントロールゲート電極とドレイン電極との間の電
位差は、メモリトランジィスタＭＱ５１〜ＭＱ５３がデ
ィプレッション型の場合には、電源電位Ｖｃｃをトラン
ジスタＱ５７〜Ｑ５９とトランジスタＱ５４〜Ｑ５６と
メモリトランジスタＭＱ５１〜ＭＱ５３とのオン抵抗で
分圧したときのメモリトランジスタのオン抵抗により決
定され、しかもこの電位は２値の置換情報のメモリトラ
ンジスタ記憶レベルのうちの低レベルと対応するので、
接地電位に近い値となる。また、メモリトランジスタＭ
Ｑ５１〜ＭＱ５３がエンハンスメント型の場合、これら
メモリトランジスタはオフ状態にあるので、そのドレイ
ン電極の電位は、電源電位ＶｃｃよりトランジスタＱ５
７〜Ｑ５９のしきい値電圧分だけ低い値となる。この値
は、上記メモリトランジスタ記憶レベルのうちの高レベ
ルと対応するが、インバータＩＶ５１〜ＩＶ５３によ
り、前述の低レベルとの判別ができる範囲でこの高レベ
ルの値を可能なかぎり低くすることができるので、電源
電位Ｖｃｃより大幅に低くすることができる。従って、
フローティングゲートの蓄積電荷に加わる電界は従来例
に比べ大幅に小さくなり、極めて薄くかつ微細な欠陥を
もつ絶縁膜であっても、この絶縁膜を通して上記蓄積電
荷を散失させるだけの強度がないので、メモリトランジ
スタＭＱ５１〜ＭＱ５３に記憶された置換情報は消失し
ない。すなわち、長期使用に耐える。
【００３３】上述の実施例の置換情報記憶回路の変形を
示す図５を参照すると、この置換情報記憶回路５ａは、
図２に示した置換情報記憶回路５のメモリトランジスタ
ＭＱ５１〜ＭＱ５３のソース電極を接地電位点に接続し
てソース電圧供給回路５３及び選択回路５４ｃを不要と
し、ドレイン電圧供給回路５１のメモリトランジスタを
エンハンスメント型にするときの出力電圧を接地電位
に、ディプレッション型にするときの出力電圧を高電圧
（１２Ｖ）にそれぞれ変更し、ゲート電圧供給回路５２
のメモリトランジスタをエンハンスメント型にするとき
の出力電圧を高電圧（１２Ｖ）に、デプレッション型に
するときの出力電圧を接地電位にそれぞれ変更したもの
である。
示す図５を参照すると、この置換情報記憶回路５ａは、
図２に示した置換情報記憶回路５のメモリトランジスタ
ＭＱ５１〜ＭＱ５３のソース電極を接地電位点に接続し
てソース電圧供給回路５３及び選択回路５４ｃを不要と
し、ドレイン電圧供給回路５１のメモリトランジスタを
エンハンスメント型にするときの出力電圧を接地電位
に、ディプレッション型にするときの出力電圧を高電圧
（１２Ｖ）にそれぞれ変更し、ゲート電圧供給回路５２
のメモリトランジスタをエンハンスメント型にするとき
の出力電圧を高電圧（１２Ｖ）に、デプレッション型に
するときの出力電圧を接地電位にそれぞれ変更したもの
である。
【００３４】この置換情報記憶回路５ａにおいては、メ
モリトランジスタＭＱ５１〜ＭＱ５３をエンハンスメン
ト型にする場合、ドレイン電圧供給回路５１ａの出力電
圧を接地電位に、ゲート電圧供給回路５２ａの出力電圧
を高電圧（１２Ｖ）にしてＦ−Ｎトンネリング電流を発
生させ、フローティングゲートに電子を注入する。ま
た、ディプレッション型にする場合には、ドレイン電圧
供給回路５１ａの出力電圧を高電圧（１２Ｖ）に、ゲー
ト電圧供給回路５２ａの出力電圧を接地電位にして同様
にＦ−Ｎトンネリング電流を発生させフローティングゲ
ートから電子を引き抜く。その他の部分は図２に示され
た回路５と同一であるので、上記実施例のこの変形にお
いても上述と同様の効果が得られるほか、ソース電圧供
給回路５３及び選択回路５４ｃを要しない分だけ回路構
成が単純化される。
モリトランジスタＭＱ５１〜ＭＱ５３をエンハンスメン
ト型にする場合、ドレイン電圧供給回路５１ａの出力電
圧を接地電位に、ゲート電圧供給回路５２ａの出力電圧
を高電圧（１２Ｖ）にしてＦ−Ｎトンネリング電流を発
生させ、フローティングゲートに電子を注入する。ま
た、ディプレッション型にする場合には、ドレイン電圧
供給回路５１ａの出力電圧を高電圧（１２Ｖ）に、ゲー
ト電圧供給回路５２ａの出力電圧を接地電位にして同様
にＦ−Ｎトンネリング電流を発生させフローティングゲ
ートから電子を引き抜く。その他の部分は図２に示され
た回路５と同一であるので、上記実施例のこの変形にお
いても上述と同様の効果が得られるほか、ソース電圧供
給回路５３及び選択回路５４ｃを要しない分だけ回路構
成が単純化される。
【００３５】上述の実施例の置換情報記憶回路の他の変
形及びリダンダンシ選択回路の変形を示す図６を参照す
ると、置換情報記憶回路５ｂは、置換情報をセルアレイ
ブロック１１ａ〜１１ｄとそれぞれ１対１対応で設けら
れたメモリトランジスタ（図６には示されていない）に
ブロック置換情報ＢＸ（ＢＸ１〜ＢＸ４）として記憶
し、リダンダンシ選択回路６ａは、ブロック選択信号Ｂ
Ｓ（ＢＳ１〜ＢＳ４）とブロック置換情報ＢＸ（ＢＸ１
〜ＢＸ４）とを比較しこれが一致したときアクティブレ
ベルのリダンダンシ選択信号ＲＳを出力する。
形及びリダンダンシ選択回路の変形を示す図６を参照す
ると、置換情報記憶回路５ｂは、置換情報をセルアレイ
ブロック１１ａ〜１１ｄとそれぞれ１対１対応で設けら
れたメモリトランジスタ（図６には示されていない）に
ブロック置換情報ＢＸ（ＢＸ１〜ＢＸ４）として記憶
し、リダンダンシ選択回路６ａは、ブロック選択信号Ｂ
Ｓ（ＢＳ１〜ＢＳ４）とブロック置換情報ＢＸ（ＢＸ１
〜ＢＸ４）とを比較しこれが一致したときアクティブレ
ベルのリダンダンシ選択信号ＲＳを出力する。
【００３６】ブロック置換情報ＢＸ（ＢＸ１〜ＢＸ４）
は、メモリセルアレイ１に欠陥セルが存在しない場合に
は全てインアクティブレベルであり、欠陥セルが存在す
る場合にはその欠陥セルを含んだセルアレイブロックと
対応するブロック置換情報をアクティブレベルにする。
は、メモリセルアレイ１に欠陥セルが存在しない場合に
は全てインアクティブレベルであり、欠陥セルが存在す
る場合にはその欠陥セルを含んだセルアレイブロックと
対応するブロック置換情報をアクティブレベルにする。
【００３７】この回路構成においては、置換情報記憶回
路のメモリトランジスタの数が増すが、リダンダンシ選
択回路が単純化される。
路のメモリトランジスタの数が増すが、リダンダンシ選
択回路が単純化される。
【００３８】本発明の第２の実施例の置換情報記憶回路
及びリダンダンシ選択回路部分を示す図７を参照する
と、この実施例の置換情報記憶回路は第１の実施例の置
換情報記憶回路５，５ａの一方と同一であり、リダンダ
ンシ選択回路６ｂは、置換情報記憶回路５（又は５ａ）
からのブロックアドレスＢＡとアドレス信号ＡＤｃとの
一致に応答してアクティブレベルの信号を出力する一致
検出回路６２ｂと、この一致検出回路６２ｂの出力信号
と置換情報記憶回路５（５ａ）からの置換要否情報ＲＡ
との論理積をとりリダンダンシ選択信号ＲＳとして出力
する論理ゲートＧ６１とを備える。
及びリダンダンシ選択回路部分を示す図７を参照する
と、この実施例の置換情報記憶回路は第１の実施例の置
換情報記憶回路５，５ａの一方と同一であり、リダンダ
ンシ選択回路６ｂは、置換情報記憶回路５（又は５ａ）
からのブロックアドレスＢＡとアドレス信号ＡＤｃとの
一致に応答してアクティブレベルの信号を出力する一致
検出回路６２ｂと、この一致検出回路６２ｂの出力信号
と置換情報記憶回路５（５ａ）からの置換要否情報ＲＡ
との論理積をとりリダンダンシ選択信号ＲＳとして出力
する論理ゲートＧ６１とを備える。
【００３９】この実施例においては、置換情報記憶回路
が第１の実施例の５，５ａと同一であるので、第１の実
施例と同一の効果があるほか、アドレス信号ＡＤｃによ
るセルアレイブロック１１ａ〜１１ｄの選択情報を伝達
する配線数が少なくなる。
が第１の実施例の５，５ａと同一であるので、第１の実
施例と同一の効果があるほか、アドレス信号ＡＤｃによ
るセルアレイブロック１１ａ〜１１ｄの選択情報を伝達
する配線数が少なくなる。
【００４０】上に述べてきた二つの実施例といくつかの
変形は、４つのセルアレイブロックに対し１つのリダン
ダンシセルアレイを備えるが、両者の数は、欠陥セルの
発生率，セルアレイブロックのメモリ容量，チップ面
積，経済性等を考慮して決定される。また、メモリセル
アレイのメモリセルの種類については特に限定しなかっ
たが、このメモリセルが置換情報記憶回路のメモリトラ
ンジスタと同種類すなわち、ＥＥＰＲＯＭである場合に
は、これらメモリ素子を同一工程で形成できるので、こ
の種の半導体記憶装置への本発明の適用は極めて有利で
ある。
変形は、４つのセルアレイブロックに対し１つのリダン
ダンシセルアレイを備えるが、両者の数は、欠陥セルの
発生率，セルアレイブロックのメモリ容量，チップ面
積，経済性等を考慮して決定される。また、メモリセル
アレイのメモリセルの種類については特に限定しなかっ
たが、このメモリセルが置換情報記憶回路のメモリトラ
ンジスタと同種類すなわち、ＥＥＰＲＯＭである場合に
は、これらメモリ素子を同一工程で形成できるので、こ
の種の半導体記憶装置への本発明の適用は極めて有利で
ある。
【００４１】
【発明の効果】以上説明したように本発明は、通常動作
時、メモリトランジスタのソース電極及びコントロール
ゲート電極が基準電位に、ドレイン電極が電源電位より
十分低い電位にそれぞれ保たれ、従って、ソース電極・
コントロールゲート電極間の電位差はゼロ、ドレイン電
極・コントロールゲート電極間の電位差も電源電位より
十分低くなるので、コントロールゲート電極とソース電
極，ドレイン電極との間のフローティングゲートに蓄積
されている電荷に加わる電界強度が低くなり、この電荷
の散失、すなわち、置換情報の消失を防ぐことができる
効果がある。
時、メモリトランジスタのソース電極及びコントロール
ゲート電極が基準電位に、ドレイン電極が電源電位より
十分低い電位にそれぞれ保たれ、従って、ソース電極・
コントロールゲート電極間の電位差はゼロ、ドレイン電
極・コントロールゲート電極間の電位差も電源電位より
十分低くなるので、コントロールゲート電極とソース電
極，ドレイン電極との間のフローティングゲートに蓄積
されている電荷に加わる電界強度が低くなり、この電荷
の散失、すなわち、置換情報の消失を防ぐことができる
効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】第１の実施例の置換情報記憶回路の回路図であ
る。
る。
【図３】第１の実施例のリダンダンシ選択回路のブロッ
ク図である。
ク図である。
【図４】第１の実施例の動作及び効果を説明するための
メモリトランジスタとその周辺回路の等価回路図であ
る。
メモリトランジスタとその周辺回路の等価回路図であ
る。
【図５】第１の実施例の置換情報記憶回路の変形の回路
図である。
図である。
【図６】第１の実施例の置換情報記憶回路の他の変形及
びリダンダンシ選択回路の変形のブロック図である。
びリダンダンシ選択回路の変形のブロック図である。
【図７】第２の実施例の置換情報記憶回路及びリダンダ
ンシ選択回路部分のブロック図である。
ンシ選択回路部分のブロック図である。
１ メモリセルアレイ ２ リダンダンシセルアレイ ３ デコード回路 ５，５ａ，５ｂ 置換情報記憶回路 ６，６ａ，６ｂ リダンダンシ選択回路 ７ａ，７ｂ 書込み・センス増幅回路 ８ 切換回路 ９ 入出力バッファ回路 １１ａ〜１１ｄ セルアレイブロック ５１，５２ａ ゲート電圧供給回路 ５３ ソース電圧供給回路 ５４ａ〜５４ｃ 選択回路 ５５ａ〜５５ｃ 出力回路 ６１ デコード回路 ６２，６２ａ，６２ｂ 一致検出回路 ＭＱ５１〜ＭＱ５３ メモリトランジスタ
Claims (7)
- 【請求項１】 第１のアドレス信号により選択されて供
給データの書込み及び記憶データの読出しを行う複数の
メモリセルをそれぞれ含む複数のセルアレイブロックか
ら成るメモリセルアレイと、リダンダンシ選択信号がア
クティブレベルのとき前記複数のセルアレイブロックの
うちの欠陥メモリセルを含んだセルアレイブロックに代
って供給データの書込み及び記憶データの読出しを行う
リダンダンシセルアレイと、第２のアドレス信号に応答
して前記複数のセルアレイブロックのうちの１つを選択
しそのセルアレイブロックへのデータの供給及びそのセ
ルアレイブロックからの読出しデータの伝達を行うブロ
ック選択回路と、データ書込み時以外の通常動作時、ソ
ース電極及びコントロールゲート電極が基準電位にドレ
イン電極が電源電位より所定の電位だけ基準電位寄りに
それぞれ保たれフローティングゲートの電荷蓄積状態に
従ってディプレッション型又はエンハンスメント型とな
る複数のメモリトランジスタを備え、データ書込み時、
前記フローティングゲートの電荷蓄積状態を制御して前
記リダンダンシセルアレイの置換の要否決定のための置
換要否情報及び欠陥メモリセルを含んだ前記セルアレイ
ブロックの識別のための識別情報を含む置換情報を記憶
する置換情報記憶回路と、欠陥メモリセルを含んだ前記
セルアレイブロックが前記第２のアドレス信号によって
選択されたと前記置換情報記憶回路の出力情報に基ずい
て判断したときアクティブレベルとなる前記リダンダン
シ選択信号を出力するリダンダンシ選択回路とを有する
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記置換情報記憶回路が、前記置換要否
情報及び前記セルアレイブロックの識別情報の記憶用と
してそれぞれ前記メモリトランジスタと、このメモリト
ランジスタの記憶情報を置換情報出力端へ伝達する出力
回路とを含み、かつ前記メモリトランジスタのソース電
極，ドレイン電極及びコントロールゲート電極に対しデ
ータ書込み用及び通常動作用の電圧を供給する電圧供給
回路を含む請求項１記載の半導体記憶装置。 - 【請求項３】 前記出力回路が、ソース電極及びドレイ
ン電極のうちの一方を前記メモリトランジスタのドレイ
ン電極にゲート電極を所定の電位点にそれぞれ接続した
ディプレッション型の第１のトランジスタと、入力端を
前記第１のトランジスタのソース電極及びドレイン電極
のうちの他方に出力端を前記置換情報出力端にそれぞれ
接続したインバータと、ソース電極を電源電位供給端に
ドレイン電極及びゲート電極を前記インバータの入力端
にそれぞれ接続し前記メモリトランジスタとは逆の導電
型の第２のトランジスタとを含む請求項２記載の半導体
記憶装置。 - 【請求項４】 前記電圧供給回路が、前記メモリトラン
ジスタをエンハンスメント型にするときには前記メモリ
トランジスタのドレイン電極に所定の高電圧を供給しデ
ィプレッション型にするとき及び通常動作時には前記メ
モリトランジスタのドレイン電極と非接続状態になるド
レイン電圧供給回路と、前記メモリトランジスタをエン
ハンスメント型にするときには前記メモリトランジスタ
のコントロールゲート電極に所定の高電圧を供給しディ
プレッション型にするとき及び通常動作時には前記コン
トロールゲート電極に接地電位を供給するゲート電圧供
給回路と、前記メモリトランジスタをディプレッション
型にするときには前記メモリトランジスタのソース電極
に所定の高電圧を供給しエンハンスメント型にするとき
及び通常動作時には前記メモリトランジスタのソース電
極に接地電位を供給するソース電圧供給回路とを含む請
求項２記載の半導体記憶装置。 - 【請求項５】 前記メモリトランジスタのソース電極が
接地電位点に接続され、前記電圧供給回路が、前記メモ
リトランジスタをエンハンスメント型にするときには前
記メモリトランジスタのドレイン電極に接地電位と供給
しディプレッション型にするときには前記メモリトラン
ジスタのドレイン電極に所定の高電圧を供給し通常動作
時には前記メモリトランジスタのドレイン電極と非接続
になるドレイン電圧供給回路と、前記メモリトランジス
タをエンハンスメント型にするときには前記メモリトラ
ンジスタのコントロールゲート電極に所定の高電圧を供
給しディプレッション型にするとき及び通常動作時には
前記コントロールゲート電極に接地電位を供給するゲー
ト電圧供給回路とを含む請求項２記載の半導体記憶装
置。 - 【請求項６】 欠陥メモリセルを含んだ前記セルアレイ
ブロックの識別情報を、前記第１のアドレス信号と対応
するアドレス情報により記憶する請求項２記載の半導体
記憶装置。 - 【請求項７】 欠陥メモリセルを含んだ前記セルアレイ
ブロックの識別情報及び置換要否情報を、前記複数のセ
ルアレイブロックのそれぞれと１対１対応で設けられた
複数の前記メモリセルに記憶する請求項２記載の半導体
記憶装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| JP3-359819 | 1991-12-27 | ||
| JP35981991 | 1991-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05258595A true JPH05258595A (ja) | 1993-10-08 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34613392A Expired - Fee Related JP3099563B2 (ja) | 1991-12-27 | 1992-12-25 | 半導体記憶装置 |
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|---|---|
| US (1) | US5325333A (ja) |
| JP (1) | JP3099563B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH07254294A (ja) * | 1993-11-30 | 1995-10-03 | Sgs Thomson Microelettronica Spa | メモリセルプログラミング用集積回路 |
| JP2004039225A (ja) * | 2002-07-08 | 2004-02-05 | Hynix Semiconductor Inc | フラッシュメモリ素子におけるトリムビット信号生成回路 |
| JP2017010607A (ja) * | 2016-10-05 | 2017-01-12 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性半導体記憶回路 |
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|---|---|---|---|---|
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| JPH06275095A (ja) * | 1993-03-18 | 1994-09-30 | Fujitsu Ltd | 半導体記憶装置及び冗長アドレス書込方法 |
| JPH09306198A (ja) * | 1996-02-07 | 1997-11-28 | Lsi Logic Corp | 冗長列及び入／出力線を備えたａｓｉｃメモリを修復するための方法 |
| JP4600792B2 (ja) * | 2000-07-13 | 2010-12-15 | エルピーダメモリ株式会社 | 半導体装置 |
| KR100359778B1 (ko) * | 2000-07-19 | 2002-11-04 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 어드레스 발생 회로 |
| KR102236260B1 (ko) * | 2019-06-25 | 2021-04-05 | 중경기술주식회사 | 패키지형 호스릴 스프링클러장치 |
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|---|---|---|---|---|
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-
1992
- 1992-12-24 US US07/996,628 patent/US5325333A/en not_active Expired - Lifetime
- 1992-12-25 JP JP34613392A patent/JP3099563B2/ja not_active Expired - Fee Related
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