KR950008674B1 - 불휘발성 반도체 기억장치 및 그의 데이타소거방법 - Google Patents

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내용 없음.

Description

불휘발성 반도체 기억장치 및 그의 데이타소거방법

제1도는 본 발명의 한 실시예의 불휘발성 반도체 기억장치에 있어 메모리 어레이의 구성을 개념적으로 표시한 회로도.

제2도는 실시예의 불휘발성 반도체 기억장치에 있어서 데이타 소거시의 워드선, 비트선 및 소스선의 전위를 표형식으로 표시한 그림.

제3도는 실시예의 불휘발성 반도체 기억장치의 전체구성을 표시하는 개략블럭도.

제4도는 제3도에 있어서 X데코더(120)의 구성을 표시한 부분회로도.

제5도는 제3도에 있어서 Y데코더(130)의 구성을 표시한 부분회로도.

제6도는 제3도에 있어서 소스회로(110)의 구성을 표시한 회로도.

제7도는 제4도∼제6도에 있어서 단자 V1∼V3 및 제어신호 E, F, G 및 I의 전위를 데이타 써넣기시, 데이타 소거시, 및 데이터 읽어내기시의 각각에 대한 표형식으로 표시한 그림.

제8도는 종래의 플레시 EEPROM의 전체구성을 표시한 개략블럭도.

제9도는 종래의 플레시 EEPROM에 있어서 메모리 어레이의 구성을 개념적으로 표시한 회로도.

제10도는 종래의 플레시 EEPROM에 있어서 데이타 소거시 써넣기시의 워드선, 비트선 및 소스선의 전위를 표형식으료 표시한 그림.

제11도는 종래의 플레시 EEPROM에 있어서 데이타 소거시의 워드선, 비트선 및 소스선의 전위를 표형식으로 표시한 그림.

제12도는 EPROM에 있어서 메모리셀의 단면구조를 나타낸 그림.

제13도는 종래의 EEPROM에 있어서 각 메모리셀의 단면구조를 표시한 그림.

제14도는 종래의 플레시 EEPROM에 있어서 각 메모리셀의 단면구조를 표시한 그림.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 기판 2, 3 : N형 영역

4 : 콘트롤게이트 5 : 프로팅게이트

6, 7 : 산화막 100 : 메모리 어레이

110 : 소스회로 120 : X데코더

130 : Y데코더 140 : Y게이트

150 : 센스앰프 및 써넣기/소거회로 160 : 출력버퍼

D0∼D7 : 데이타 출력단자 A0∼An : 행어드레스단자

B0∼Bn : 열어드레스단자 E.F.G.I : 제어신호

V1∼V4 : 단자

본 발명은, 불휘발성 반도체 기억장치에 관해서, 특히 소망의 메모리셀의 기억 데이타만 소거할 수 있는 불휘발성 반도체 기억장치 및 그의 데이타소거방법에 관한 것이다.

불휘발성 반도체 기억장치는, DRAM(Dynamic Random Access Memory)나 SRAM(스테틱형 Random Access Memory)등의 휘발성 반도체 기억장치와 달리, 전원절단후에도 기억데이타가 유지되는 것이 특징으로 되어 있다.

이와같은 불휘발성 반도체 기억장치로서 대표적인 것에, PROM(Programmable Read Only Memory)가 있다.

PROM은 사용자측에서 정보를 써넣는 불휘발성 반도체 기억장치이다.

이 PROM으로서 현재임이 상품화되어 있는 대표적인 것으로 전기적으로 데이타가 써넣어져 자외선 조사에 의해 데이타가 소거되는 EPRM(Electrically Erasable and Programmable Read Only Memory)와 데이타 소거 및 데이타 써넣기의 어느것은 전기적으로 이루워지는 EEPROM(Erasable and Electrically Programmable Read Only Memory)가 있다.

제12도는 EPROM에 있어서 메모리셀의 구조를 나타낸 단면도이다.

제13도는 EEPROM에 있어서 메모리셀의 구조를 표시한 단면도이다.

제12도를 참조하면, EEPROM에 있어서 각 메모리셀은, 단일의 FAMOS(Floating-gate Avalanche injection MOS)트랜지스터를 포함한다.

이 FAMOS 트랜지스터는, P형 기판(1)상에 드레인 및 소스로서 각각 형성된 N형 불순물영역(2) 및 (3)과 N형 불순물영역(2) 및 (3)사이에 걸치도록 P형 기판(1)상에 산화막(6)을 통해서 형성되는 도전층(4)와를 포함한다.

도전층(4) 및 (5)가 각각 이 FAMOS 트랜지스터의 콘트롤게이트 및 프로팅게이트이다.

데이타 써넣을시에는, 드레인(2) 및 콘트롤게이트(4)에 각각 고전압이 인가된다.

이것에 의해, 드레인(2) 및 소스(3) 사이에 큰 채널전류가 흐른다.

드레인(2) 및 소스(3) 사이의 채널내의 전개를 드레인(2) 근방에 있어서 대단히 강함으로 채널내에 있어서 에렉트론을 충분히 가속되어 고에너지를 얻는다.

이 고에너지니의 에렉트론(Electron)(핫에엑트론 : hot electron)의 1부가 콘트롤로게이트(4)의 고전위에 의해 프로팅게이트(5)에 향한 방향으로, 프로팅게이트(5) 및 반도체기판(1)사이에 설치되는 산화막(6)의 장벽에너지 이상의 고에너지를 갖는다.

따라서, 이 1부의 핫에렉트론의 프로팅게이트(5)에 도달하여, 프로팅게이트(5)에 포획된다.

그레인(2) 및 콘트롤게이트(4)에 고전압이 인가되지 않게되면, 핫에렉트론은 프로팅게이트(5)에 주입되지 않게 된다.

그러나, 프로팅게이트(5)는 콘트롤게이트(4) 및 P형 기판(1)과 각각 절연막(7) 및 (6)에 의해서 전기적으로 절연되어 있기 때문에, 프로팅게이트(5)에 접합 에렉트론의 포텐샬 에너지(Potential Energy)는 산화막(6) 및 (7)의 포텐샬 에너지보다 낮아진다.

이때문에, 프로팅게이트(5)에 일단 포획된 에렉트론은 장기간 프로팅게이트(5)에 잔류한다.

프로팅게이트(5)에 에렉트론은 포획하고 있는 상태 및 프로팅게이트(5)에 에렉트론닉스가 포획되어 있지 않은 상태가 각각 데이타 "0" 및 "1"에 대응된다.

프로팅게이트(5)에 에렉트론닉스가 포획되면, 드레인(2) 및 소스(3)상에 반전층 생기게 하는데 어렵다.

이때문에 데이타 써넣기후의 메모리셀의 한계치전압 데이터 써넣기전에 비하여 높게 된다.

그래서, 데이타 읽어내기는 콘트롤게이트(4)에 적당한 정의전압을 인가하여, 이것에 의하여 드레인(2) 및 소스(3)사이에 전류가 흐르느냐 아니냐를 판별함으로서 이루워진다.

전기 적당한 전압은 데이타 써넣어있지 않은, 즉 프로팅게이트(5)에 에렉트론이 주입되어 있지 않는 FAMOS 트랜지스터의 한계치 전압보다 높고, 또한, 데이타 써넣기가 이루어진 즉, 프로팅게이트(5)에게 에렉트론이 주입된 FAMOS 트랜지스터의 한계치 전압보다도 낮게 설정된다.

이것에 의해서, 이 메모리셀을 구성하는 FAMOS 트랜지스터는, 그 프로팅게이트(5)에 에렉트론이 주입되지 않은 경우에 한해서 도통하고, 드레인(2) 및 소스(3) 사이에 흐르는 전류가 생긴다.

그래서, 소스(3) 및 드레인(2) 사이에 흐르는 전류의 유무를 판별함으로서, 메모리셀의 기억데이타가 "0"이냐 "1"인가가 판별된 데이타 소거시에는, 이 FAMOS 트랜지스터에게 자외선등의 고에너지가 있는 광선으로 조사된다.

이때문에, 프로팅게이트(5)에 포획되어 있는 에렉트론은 이 광선포트(photo) 에너지에 의해 려기하고 산화막(6) 및 (7)의 포텐샬 에너지보다 높은 에너지를 얻는다.

이 결과, 프로팅게이트(5)에게 포획되어 있는 에렉트론은 콘트롤게이트(4) 또는 기판(1)에 방출된다.

EPROM의 메모리 어레이에 있어서 제12도에 표시된 구조의 FAMOS 트랜지스터가 행 및 열의 매트릭스 상으로 배열된다.

그리고, 같은 행으로 배열되는 모든 FAMOS 트랜지스터의 각각의 콘트롤게이트(4)는 같은 워드선에 접속된다.

같은 열에 배열되는 모든 FAMOS 트랜지스터의 각각의 드레인(2)는 같은 비트선에 접속된다.

드레인(2) 및 콘트롤게이트(4)에의 전압인가는 각각 이 비트선 및 워드선을 통해서 이루워진다.

따라서, 한가닥의 워드선과 한가닥의 비트선에게 고전압을 인가하면, 이 한가닥의 워드선과 이 한가닥의 비트선에게 각각 콘트롤게이트(4) 및 드레인(2)를 접속되는 하나의 메모리셀만이 데이타 "0"가 써넣어진다.

한편 데이타 소거시에는 메모리셀 어레이 전체에 자외선이 조사됨으로, 메모리셀 어레이내의 모든 메세지(message)의 기억데이타가 일괄하여 소거된다.

제13도를 첨조하여 EEPROM에 있어서 각 메모리셀은 동일의 기판상에 형성되는 단일 FAMOS 트랜지스터(10)과 단일의 MOS 트랜지스터(11)에 의해서 구성된다.

FAMOS 트랜지스터(10)은, P형 기판(1)상에 소스, 및 드레인으로서 각각 형성되는 N형 불순물확산층(2) 및 (3)과, 콘트롤게이트(4)와, 프로팅게이트(5)와를 포함한다.

프로팅게이트(5)는, 드레인(2) 및 (3)사이에 걸치도록, P형 기판(1)상에 산화막(6)을 통해서 포함한다.

FAMOS 트랜지스터(10)에 있어서 프로팅게이트(5)와 기판(1)과의 사이에 설치되는 산화막(6)는 소스(2) 및 드레인(3)간에 대응하는 부분에 있어서, 터널현상은 생기지 않은 정도의 막두께(통상 200Å이상)으로 형성되어, 드레인 2단부에 대응하는 부분에 있어서는 터널현상이 생길 수 있도록 얇게(통상 100Å정도) 형성된다.

산화막(6)중에 이 막의 두께가 얇은 부분(6b)는 터널산화막이라고 부른다.

한편, EPROM의 메모리셀로서 사용되는 FAMOS 트랜지스터(제12도)에 있어서는, 기판(1)의 프로팅게이트(5)와의 사이에 설치되는 산화막(6)의 두께는 모든 부분에 있었 터널현상이 생기지 않은 두께(통상 200Å이상)이다.

EEPROM에 있어서, 이 터널산화막(6B)를 이용하여 데이타 써넣기 및 데이타 소거가 이루워진다.

데이타 써넣기시에는 드레인(2) 및 콘트롤게이트(4) 사이에 콘트롤게이트(4)를 고전위측으로 하는 고전압이 인가된다.

이것에 의해 터널산화막(6b)에 프로팅게이트(5) 사이를 고전위측으로 하는 고전계가 발생하여 터널현상이 생긴다.

즉, 드레인 2근방에서 발생하는 핫에렉트론은 산화막(6b)를 터널하여 프로팅게이트(5)에 주입된다.

드레인(2) 및 콘트롤게이트(4) 사이에 고전압 인가할 수 없으면, 프로팅게이트(5)에 주입된 에렉트론은 EPROM의 경우와 같이 장시간 프로팅게이트(5)에 잔류한다.

데이타 소거시에는, 데이타 써넣을시와는 역으로 드레인(2) 및 콘트롤게이트(4)사이에, 드레인(2)를 고전위측으로 하는 고전압이 인가된다.

이것에 따라서, 산화막(6b)에 데이타 써넣기와는 역방향의 고전계가 발생함으로, 프로팅게이트(5)의 에렉트론이 산화막(6b)를 터널하여 드레인(2)에 방출된다.

따라서, 프로팅게이트(5)에 포획되어 있던 에렉트론은 프로팅게이트(5)로부터 제거된다.

물론, 프로팅게이트(5)에 에렉트론가 포획되어 있는 FAMOS 트랜지스터(10)의 한계치 전압은, 에렉트론을 주입되지 않은 프로팅게이트(5)가 있는 FAMOS 트랜지스터(10)의 그것보다 높다.

따라서, EEPROM에 있어서 데이타 써넣기 및 데이나 소거는, 각 메모리셀을 구성하는 FAMOS 트랜지스터(10)의 한계치 전압을 변화시킴으로서 이루워진다.

데이타 읽어내기시에는, 콘트롤게이트(4)에 적당한 전위(에렉트론을 주입된 프로팅게이트가 있는 FAMOS 트랜지스터(10)의 한계치 전압보다도 낮고, 또한 에렉트론을 주입되어 있지 않은 프로팅게이트(5)가 있는 FAMOS 트랜지스터(10)의 한계치 전압보다도 높은 전압)을 주어, 드레인(2) 및 소스(3) 사이에 흐르는 전류의 유무를 판별하면, 이 메모리셀의 기억데이타가 "0"이거나 "1"이냐가 판별된다.

이와같은 데이타 소거, 데이타 써넣기 및 데이타 읽어내기를 1메모리셀 단위로 행하기 위해서는 EEPROM의 각각에는 MOS 트랜지스터(11)이 설치된다.

MOS 트랜지스터(11)은, 소스로서 P형 기판(1)상에 FAMOS 트랜지스터(10)의 드레인과 공통으로 형성되는 불순물확산층(2)와, 드레인으로서 P형 기판(1)상에 형성되는 N형 불순물확산층(8)과, 불순물확산층(2) 및 (8) 사이를 걸치도록 P형 기판(1)상에 형성되는 게이트전극(9)과를 포함한다.

게이트전극(9)와 P형 기판(1)하는 것은 산화막(6)에 의해서 전기적으로 절연된다.

EEPROM의 메모리 어레이에 있어서, 제13도에 표시되는 구조의 메모리셀은 행 및 열의 매트릭스상으로 배열되어, 같은 행에 배열되는 모든 메모리셀을 각각 구성하는 MOS 트랜지스터(11)의 게이트(9)는 동일한 워드선에 접속되어, 같은 열에 배열되는 모든 메모리셀을 각각 구성하는 MOS 트랜지스터(11)의 드레인(8)은 동일의 비트선에 접속된다.

그리고, 데이타 써넣기시에는 모든 FAMOS 트랜지스터(10)의 (4)에 고전위가 부여되며, 또한, 한가닥의 워드선 및 한가닥의 비트선에 각각 MOS 트랜지스터(11)의 한계치 전압이상의 전위 및 접지전위가 주어진다.

이것에 의해서, 이 한가닥의 워드선과 이 한가닥의 비트선에게 각각 게이트(9) 및 드레인(8)를 접속되는 메모리셀로서만 데이타가 써넣어진다.

데이타 소거시에는, 모든 FAMOS 트랜지스터(10)의 콘트롤게이트(4)가 접지되어 또한, 한가닥의 워드선 및 한가닥의 비트선에서 각각 MOS 트랜지스터(11)의 한계치 전압이상의 전위 및 고전위가 주어진다.

이것에 의해서, 이 한가닥의 워드선 및 이 한가닥의 비트선에게 각각 데이트(9) 및 드레인(8)을 접속되는 메모리셀의 데이타만이 소거된다.

그리고, 데이타 읽어내기시에는, 모든 FAMOS 트랜지스터(10)의 콘트롤게이트(4)에 전기 적당한 전위가 부여되어, 또한 한가닥의 워드선에 MOS 트랜지스터(11)의 한계치 전압이상의 전위가 부여된 상태로, 한가닥의 비트선에 흐르는 전류의 유무가 검지된다.

이것에 의해, 이 한가닥의 워드선 및 한가닥의 비트선에게 각각 게이트(9) 및 드레인(8)을 접속되는 메모리셀의 기억데이타만이 읽어내어진다.

이상과 같이 구조적으로는 EPROM의 메모리셀의 각각은 하나의 트랜지스터에 의해서 구성되는 것에 반해, EEPROM의 메모리셀의 각각은 2개의 트랜지스터에 의해서 구성된다.

이때문에, EPROM은 비트코스트가 싸고, 고집적화가 용이한 것에 반해 EEPROM은 비트코스트가 높고 고집적화가 어렵다.

한편 동작적으로는 EPROM에 있어서 데이타 소거가 자외선을 이루어지는데 반해서 EEPROM에 있어서는, 데이타 소거가 전기적으로 이루워진다.

이때문에, EPROM에 있어서 데이타 소거는모든 메모리셀에 대해서 일제히 할 수 없는 것에 비해 EEPROM에 있어 데이타 소거는 선택적으로 말하자면 1바이트분의 메모리셀마다(바이트 단위로)행할 수가 있다.

이와같은 EPROM이나 EEPROM이외의 불휘발성 반도체 기억장치로서, 모든 메모리셀의 기억데이타를 일괄하여 전기적으로 소거되는 플레시 EEPROM가 주목되고 있다.

제14도는, 플레시 EEPROM에 있어서 각 메모리셀의 단면구조를 나타낸 그림이다.

제14도를 참조하여, 각 메모리셀은 EPROM의 경우가 같은 하나의 FAMOS 트랜지스터에 의해서 구성된다.

그러나 이 FAMOS 트랜지스터는, EPROM의 각 메모리셀을 구성하는 FAMOS 트랜지스터와는 달리, 프로팅게이트(5)와 P형 기판(1)과의 사이에 개재되는 산화막(6)의 두께가 터널현상이 생기도록 엷게, 통상 100Å 정도로 설정된다.

데이타 써널기시에는, 콘트롤게이트(4) 및 드레인(2)에 고전압이 인가되여, 이것에 의해 발생한 핫트에렉트론이 프로팅게이트(5)에 주입된다.

데이타 소거시에는, 콘트롤게이트(4)가 접지되고, 소스(3)에 고전압이 인가된다.

이것에 의해 프로팅게이트(5) 및 소스(3) 사이에 터널현상이 생겨, 프로팅게이트(5)에 축적된 에렉트론이 산화막(6)을 터널하여 소스(3)에 방출된다. 더구나, 콘트롤게이트(4) 및 프로팅게이트(5) 사이의 산화막(7)의 두께는 통상 200Å 이상이다.

이 플레시 EEPROM에 있어서도, 복수의 메모리셀은 행 및 열의 매트릭스상으로 배열되어 또한, 동일의 행에게 배열되는 메모리셀 각각 구성하는 FAMOS 트랜지스터의 콘트롤게이트(4)가 동일한 워드선에게 접속되어, 동일의 열에 배열되는 메모리셀을 각각 구성하는 FARAM 트랜지스터의 드레인(2)가 동일의 비트선에 접속된다.

데이타 써넣기시 및 데이타 소거시에 있어서, 콘트롤게이트(4) 및 드레인(2)으로의 전압인가는 각각 워드선 및 비트선을 통해서 행하여진다.

플레시 EEPROM에 있어서는 모든 메모리셀을 구성하는 FAMOS 트랜지스터의 소스(3)은 공통의 신호선(이하, 소스선이라 부름)에 접속된다. 데이타 소거시에는, 이 소스선에 고전압이 인가되어, 또한 모든 워드선이 접지된다.

따라서, 플레시 EEPROM에 있어서 데이타 소거는 전비트 동시에 행하여진다. 더우기 소스선은 통상 접지전위에 있다.

제9도는 플레시 EEPROM에 있어서 메모리 어레이의 구성을 개념적으로 표시한 회로도이다.

제9도에는, 간단하게 하기 위해서 하나의 메모리 어레이에 있어서 메모리셀은 3행×3열의 매트릭스상으로 배열되는 경우를 표시하고 있다.

제10도는 플레시 EEPROM의 데이타 써넣기시에 있어서 워드선, 비트선 및 소스선의 전위를 표형식으로 표시한 그림이며 제11도는 플레시 EEPROM의 데이타 소거시에 있어서 워드선, 비트선 및 소스선의 전위를 표형식으로 표시한 그림이다.

제9도를 참조하여 1행째의 메모리셀 M11, M12 및 M13의 콘트롤게이트는 워드선 WL1에 접속되어, 2행째의 메모리셀 M21, M22 및 M23의 콘트롤게이트는 워드선 WL2에 접속되며, 3행째의 메모리셀 M31, M32 및 M33의 콘트롤게이트는 워드선 WL3에 접속된다.

1열째의 메모리셀 M11, M21, M31의 드레인은 비트선 BL1에 접속되어, 2열째의 메모리셀 M12, M22 및 M32의 드레인의 비트선 BL2에 저속되어, 3열째의 메모리셀 M13, M32 및 M33의 드레인은 비트선 BL3에 접속된다.

비트선 BL1, BL2 및 BL3는 각각 N채널 MOS 트랜지스터 Q1, Q2 및 Q3을 통해서 노드 D에 접속된다.

모든 메모리셀 Mij(i=1, 2, 3 : j = 1, 2, 3)의 소스는 동일한 노드 S에 접속된다.

노드 D는 데이타 써넣기시 및 데이타 소거시에 각각 고전위 및 접지전위로 된다.

노드 S에는 데이타 써넣기시 및 데이타 소거시에 각각 접지전원 및 고전위가 인가된다.

트랜지스터 Q1∼Q3는 노드 D의 전위가 공급되는 비트선 BL1∼BL3중 한가닥을 선택하기 위해서 설치된다.

트랜지스터 Q1, Q2 및 Q3의 도통상태는 각각 제어신호 C1, C2 및 C3에 의해 제어된다.

말하자면 메모리셀 M22에 데이터를 써넣을 경우에는, 제어신호 C2의 논리레벨은 하이레벨로 되고, 다른 제어신호 C1 및 C3의 논리레벨은 같이 로레벨로 된다.

동시에 워드선 WL2에 12V 정도의 고전압이 인가되어 다른 워드선 WL1 및 WL3의 전위는 0V되어진다.

즉 비트선 BL2 및 워드선 WL2가 선택된다.

따라서, 선택된 비트선 BL2와 선택된 워드선 WL2와의 접속점에 배치되는 메모리셀(이하, 선택된 메모리셀이라 부른다) M22의 콘트롤게이트, 드레인 및 소스의 전위가 각각 제10도(a)에 표시된 것 같이, 각각 10V, 7V 및 0V로 된다. 따라서 선택된 메모리셀 M22의 프로팅게이트는 드레인 근반에서 발생한 핫트에렉트론가 주입된다.

한편 선택된 워드선 WL에 접속되는 다른 메모리셀 M21 및 M23의 각각의 콘트롤게이트, 드레인 및 소스의 전위는 각각 12V, 0V 및 0V로 된다.

따라서 이들의 메모리셀 M21 및 M23 어느것에 있어서나 핫에렉트론는 발생하지 않으므로 프로팅게이트에 에렉트론은 주입되지 않는다(제10도(b) 참조).

선택된 비트선 BL2에 접속되는 다른 메모리셀 M12 및 M32의 각각에 있어서 콘트롤게이트, 드레인 및 소스의 전위는 각각 제10도(c)도에 표시한 것 같이 0V, 7V 및 0V로 된다.

따라서, 이들의 메모리셀 M12 및 M32 어느것에 있어서나 발생한 핫에렉트론은 프로팅게이트 방향으로 이동하지 않는다.

콘트롤게이트 및 드레인을 각각 비선택의 워드선 및 비선택의 비트선에 접속되는 메모리셀 M11, M13, M31 및 M33의 각각의 콘트롤게이트, 드레인 및 소스의 전위를 각각 10(d)로 표시한 것 같이 0V, 0V 및 7V로 된다.

따라서 이들의 메모리셀 M11, M13, M31 및 M33의 어느 것이나 핫트레엑트론의 발생, 발생한 핫트에렉멘트의 프로팅게이트에게 주입은 되지 않는다.

고로, 선택된 메모리셀 M22만이 데이타 "0"가 써넣어져, 타의 메모리셀에게는 데이타가 써넣어지지 않는다.

데이타 소거시에는 제어신호 C1∼C3의 각각의 논리레벨이 모드 하이레베로 된다.

이것에 의해 모든 비트선 BL1∼BL3의 전위는 거의 0V로 된다.

따라서, 데이타 소거시에는 모든 메모리셀 Mij의 콘트롤게이트, 드레인 및 소스의 전위가 각각 제11도에 표시한것 같이, 0V, 0V 및 10V로 된다.

이때문에, 모든 메모리셀 Mij의 프로팅게이트로부터 에렉트론이 빠진다.

비선택의 비트선을 프로팅 상태라도 좋지만, 데이타 읽어내기 위해서는 콘트롤게이트에 인가되는 전압(읽어낸 전입)이하인 것이 필요하다. 실제에 있어서 거의 0V로된다.

이와같이, 플레시 EEPROM은 각 메모리셀이 하나의 트랜지스터에 의해서 구성됨으로 비트코스트가 싸고 고집적화에 유리하다.

한편 동작적으로는 플레시 EEPROM는 모든 메모리셀의 기억데이타가 일괄하여 전기적으로 소거되도록 구성된다.

일반적으로 플레시 EEPROM의 메모리 어레이는 제9도에 표시한 것 같이 단일로 블럭이 구성되는 경우는 적고 복수의 블럭으로 구성된다.

제8도는 플레시 EEPROM의 일반적인 전체구성을 나타낸 개략블럭도이다.

제8도를 참조하면, 플레시 EEPROM은, 말하자면 8개의 블럭 101∼108로 분할된 메모리 어레이(100)와 소스회로(110)와 X데코더(120)와 Y데코더(130)와, 8개의 블럭 101∼108의 각각에 대응하여 한개씩 설치되는 Y게이트(140)과를 포함한다. 플레시 EEPROM은 다시 8개의 블럭 101∼108의 각각에 대응하여 한개씩 설치되는, 센스앰프 및 써넣기/소거회로(150)와 이 센스앰프 및 써넣기/소거회로(150)의 각각에게 대응하여 한개씩 설치되는 입출력버퍼(160)을 포함한다.

X데코더(120)은 외부행어드레스 신호를 받는 단자 A0∼Am에 접속된다.

Y데코더(130)은 외부열어드레스 신호를 받는 단자 B0∼Bn에게 접속된다.

입출력버퍼(160)의 각각은 메모리 어레이(100)에게 써넣기 데이타 및 메모리 어레이(100)으로부터 읽어내기 데이타를 받는 하나의 단자 D0∼D7에게 접속된다. 메모리 어레이(100)에 있어서 워드선 WL는 8개의 블럭 101∼108로 공통으로 설치된다.

한편 비트선 BL는 8개의 블럭 101∼108의 각각 같은 만큼만 설치된다.

메모리셀(도시하지 않음)은 워드선 WL 및 비트선 BL의 교점의 각각에 대응하여 한개씩 설치된다.

메모리 어레이(100)에 있어서 8개의 블럭 101∼108의 각각은 1비트에 대응하여 설치된다.

X데코더(120)은 어드레스단자 A0∼Am로부터의 외부행어드레스신호에 응답하여, 한가닥의 워드선 WL를 선택하여, 선택한 워드선 WL에게, 12V 정도의 고전압(데이타 써넣기시) 또는 5V의 전원전압(데이타 읽어낼시)을 준다.

다시, X데코더(120)은 데이타 소거시에 모든 워드선 WL에 0V를 준다.

Y데코더(130)은 어드레스단자 B0∼Bn로부터의 외부 열어드레스 신호에 응답하여 메모리어레이(100)의 각 블럭부토 한가닥의 비트선 BL을 선택하기 위한 신호를 출력한다.

구체적으로 Y게이트(140)의 각각이 제9도에 표시되는 트랜지스터 Q1∼Q3에 상당하는 MOS 트랜지스터(180)을 대응하는 블럭(101∼108중 어느것)에 포함되는 모든 비트선 BL의 각각에 대응하여 한개씩 포함한다.

Y데코더(130)은 외부열 어드레스 신호에 응답하여 Y게이트(140)의 각각에 포함되어 있는 MOS 트랜지스터(180)중 하나만이 도통상태로 하고, 다른 것을 비도통상태에 총괄하여 이들의 MOS 트랜지스터(180)에게 게이트전압을 공급한다.

각 Y게이트(140)에 포함된 MOS 트랜지스터(180)은, 메모리 어레이(100)내의 대응하는 블럭에 포함된 비트선 BL의 각각과, 대응하는 센스앰프 및 써넣기/소거회로(150)과의 사이에 설치된다.

따라서, Y데코더(130)의 출력에 응답하여, 메모리 어레이(100)를 구성하는 8개의 블럭 101∼108의 각각의 비트선 BL중 한가닥은, 대응하는 Y게이트(140)을 통해서 대응하는 센스앰프 및 써넣기/소거회로(150)에 전기적으로 접속된다.

다시, 블럭 101∼108의 각각의 비트선 BL는 동일의 소스선(170)을 통해서 소스회로(110)에 접속된다.

소스회로(110)은 모든 소스선(170)에 0V(데이타 써넣기시 및 데이타 판독시) 또는 10V 정도의 고전압(데이타 소거시)를 준다.

데이타 써넣기시에는 8비트의 외부데이타가 데이타 입출력단자 D0∼D7에게 주어진다.

데이타 입출력단자 D0∼D7의 각각은 이 8비트 데이타의 어느것인가가 비트의 데이타 신호를 받는다.

입출력버퍼(160)의 각각은 대응하는 데이타 입출력단자(D0∼D7의 어느것)로부터의 데이타 신호를 버퍼링하여 대응하는 센스앰프 및 써넣기/소거회로(150)에게 주어진다.

센스앰프 및 써넣기/소거회로(150)의 각각은 대응하는 입출력버퍼(160)로부터의 데이타신호가 논리치 "0"에 대응하는 것인 경우에, 대응하는 Y게이트(140)에 7V 정도의 고전압을 주어, 대응하는 입출력버퍼(160)로부터의 데이타가 신호가 논리치 "1"에 대응하는 것이며, 대응하는 Y게이트(140)에 0V정도의 저전압을 준다.

이 결과 8개의 블럭 101∼108의 각각에 있어서 X데코더(120)에 의해 고전압을 인가된 워드선 WL 및 대응하는 Y게이트(140)로부터 고전압을 인가된 비트선 BL에 각각 콘트롤게이트 및 드레인을 접속되는 하나의 메모리셀에 대한 것만이 외브데이타가 써넣어진다.

데이타 판독시에는 센스앰프 및 써넣기/소거회로(150)의 각각이 대응하는 Y게이트(140)을 통해서 전기적으로 접속되는 1가닥의 비트선 BL에 흐르는 전류의 유무를 검지한다.

다시, 센스앰프 및 써넣기/ 소거회로(150)의 각각의 전기 한가닥의 비트선 BL에 흐르는 전류가 검지될 경우에 논리치 "1"에 대응하는 데이타 신호를 대응하는 입출력버퍼(160)에 출력하고, 전기 한가닥의 비트선 BL에 흐르는 전류가 검지되지 않은 경우에, 논리치 "0"에 대응하는 데이타 신호를 대응하는 입출력버퍼(160)에 출력한다.

입출력버퍼(160)의 각각은, 대응하는 센스앰프 및 써넣기/소거회로(150)으로부터의 데이타 신호를 버퍼링하여 대응하는 데이타 입출력단자 D0∼D7으로 출력한다.

고로 1회의 데이타 써넣기에 의하면, 메모리 어레이(100)을 구성하는 8개의 블럭 101∼108의 각각에 동시에 1비트의 데이타가 써넣어져,1회의 데이타 읽어내기에 의하면 이 8개의 블럭 101∼108의 각각에서 동시에 1비트의 데이타가 읽어내진다.

즉 데이타 써넣기 데이타 읽어내기는 1바이트 단위로 행하여진다.

한편 데이타 소거시에는 센스앰프 및 써넣기/소거회로(150)의 각각은 대응하는 Y게이트(140)에게 0V정도의 저전압을 주어진다.

동시에 Y데코더(130)은 각 Y게이트(140)에 포함된 MOS 트랜지스터(180)을 모두 도통상태로 한다.

이 결과, 메모리 어레이(100)을 포함한 모든 블럭 101∼108 또는 하나의 블럭에 포함된 모든 메모리셀의 기억데이타가 소거된다.

데이타 써넣기시 및 데이타 소거시에, 워드선 비트선 및 소스선에 인가되는 고전압(5V이상) 및, 통상의 전원전압(5V)는 각각 전원단자 Vpp 및 Vcc에 외부로부터 공급된다. 실제는, 스위치회로(190)은 전원단자 Vpp 및 Vcc에 공급되는 전압중 어느것을 선택적으로 소스회로(110), X데코더(120) 및 Y데코더(130)에 공급한다.

플레시 EEPROM의 각 기능부는, 데이타 써넣기 모드를 지시하는 라이트 인에이블신호 WE, 데이타 소거모드를 지시하는 이레스 인에이블신호 EE 등의 외부제어신호에 따라서 상기와 같은 동작을 실현한다.

이들의 외부제어신호는 제어단자(192)에 공급된다.

이와같은 회의 데이타 소거에 의해서 메모리 어레이(100)내의 각 블럭에 있어서 모든 메모리셀의 기억데이타가 소거된다.

즉 데이타 소거는 데이타 써넣기 및 데이터 읽어내기와 같이 바이트 단위로 행하여지지 않고 전비트 동시 또는 메모리 어레이(100)을 구성하는 블럭단위로 이루워진다.

이와같이, 플레시 EEPROM은 구조적으로는 하나의 메모리셀이 하나의 트랜지스터에 의해 구성됨으로, 비트코스트가 싸고 고집적화에 유리할 뿐만 아니라, 동작적으로는 데이타 소거가 메모리 어레이를 구성하는 블럭단위로 이루워짐으로 메모리 어레이의 기억데이타를 선택적으로 소거할 수는 없다.

[발명이 해결하고자 하는 과제]

이상과 같이, 종래의 불휘발성 반도체 기억장치는, 구조적으로 비트코스트가 싸고 고집적화가 가능한 EPROM 및 플레시 EEPROM과 구조적인 비트코스트가 높고, 고집적화가 곤란한 EEPROM과로 대별된다.

근년의 반도체 기억장치의 기억용량의 대용량화, 즉 하나의 반도체 기억장치에 포함된 메모리셀의 증대에 따라, 비트코스트가 싸고 고집적화에 유리한 메모리셀 구조가 요구되어가고 있다.

이와같은 요구에 응하려면, 전자의 불휘발성 반도체 기억장치가 유리하다. 그러나, 종래의 EPROM 및 플레시 EEPROM에 있어서, 데이타 소거는 전비트 동시에 또는 메모리 어레이를 구성하는 블럭단위로 일괄하여 행하여진다.

이때문에 메모리 어레이내의 1부의 메모리셀의 기억데이타를 선택적으로 소거하거나, 새로운 데이타로 바꾸어 쓰는 것은 불가능한 것이다.

이와같은 점에서 EPROM이나 플레시 EEPROM은, 가능성이 낮다는 결점이 있는 반면에 후자의 불휘발성 반도체 기억장치(EEPROM)은, 비트코스트가 높고 고집적화가 곤란하다는 결점이 있는 것의 데이타 소거가 바이트 단위로 행하여짐으로 가능성이 높은 이점도 있다.

이와같은 종래의 불휘발성 반도체 기억장치에는, 기억용량의 대용량화에 알맞은 구조가 있고, 또한 임의의 메모리셀의 기억데이터를 선택적으로 소거할 수 있는 높은 가능성이 있는 것이 없었다.

그래서, 본 발명의 목적은, 상기와 같은 문제점을 해결하고, 비트코스트가 싸고 고집적화에 유리하며, 또한 저거도 바이트 단위로 데이타 소거를 할 수 있는 불휘발성 반도체 기억장치를 제공할 수가 있다.

[과제를 해결하기 위한 수단]

본 발명에 관한 불휘발성 반도체 기억장치는 복수의 행 및 복수의 열에 배열된 복수의 메모리셀을 포함하여, 이들의 복수의 메모리셀의 각각은, 터널현상을 이용하여 데이타 소거를 행할 수 있는 전계효과 반도체 소자만을 포함한다.

이들의 전계 효과 반도체 소자의 각각은, 제어단자와 제1 및 제2도통단자와, 전하가 포획되어야 할 프로팅게이트 영역이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 관한 불휘발성 반도체 기억장치는 데이타 소거시에 복수 비트선중 어느것인가를 선택하는 제1선택수단과, 데이터 소거시에, 복수의 워드선중 어느것인가를 선택하는 제2선택수단과, 데이타 소거시에 제1선택수단에 의해 선택된 비트선과 제2선택수단에 의해 선택된 워드선과의 사이에, 소정의 고전압을 인가하는 제1의 전압인가 수단과를 설치한다.

이 소정의 고전압은 제1의 선택수단에 의해서 선택된 비트선에 접속되는 제1도통단자와 제2선택수단에 의해 선택된 워드선에 접속되는 제어단자에 대응하는 프로팅게이트 영역과의 사이에 터널현상을 생기게할 수가 있는 크기로 설정된다.

바라는 것은, 모든 메모리셀의 제2도통단자는 공통으로 접속되어, 또한 데이타의 일괄소거시에 공통으로 접속된 제2도통단자와 모든 워드선과의 사이에 소정의 고전압을 인가하는 제2의 전압인가수단이 제1전압 인가수단에다가 설치된다.

이 소정의 고전압은, 각 메모리셀에 있어서 제2도통단자와 프로팅게이트 영역과의 사이에 터널현상을 생기게 할 수 있는 크기로 설정된다.

(작용)

본 발명에 관계된 불휘발성 반도체 기억장치는 상기와 같이, 데이타 소거시에 어느것인가의 워드선 및 어느것인가의 비트선을 선택하는 수단과 이들의 사이에는 전압 인가하는 수단과를 설치하는데, 이 어느것인가의 워드선과, 이 어느것인가의 비트선과의 교점에 배치된 메모리셀만이 터널현상을 발생케 할 수가 있다.

따라서, 메모리 어레이에 포함되는 모든 메모리셀의 기억데이타는 아니고, 메모리 어레이내의 극히 일부의 메모리셀의 기억데이타만이 선택적으로 소거시킬 수 있다.

(실시예)

제1도는 본 발명의 하나의 실시예의 불휘발성 반도체 기억장치의 메모리 어레이의 구성을 개념적으로 표시한 회로도이다.

제1도에서는 메모리 어레이에 있어서 메모리셀이 3행×3열의 매트릭스상으로 배열도는 경우를 예시한 것이다.

그래서, 본 실시예의 반도체 기억장치에 있어서의 각 메모리셀의 구조는, 종래의 플레시 EEPROM의 제14도와 같다.

제1도를 참조하여, 9개의 메모리셀 Mij(I=1, 2, 3 : j=1, 2, 3)은 종래의 플레시 EEPROM의 경우(제9도)와 같이 3가닥의 워드선 WL1∼WL3 및 3가닥의 비트선 B1∼B3에 접속된다.

다시, 이들 9개의 메모리셀 Mij의 각각의 소스는 동일한 노드 S에 접속된다.

다시, 비트선 B1, B2 및 B3는 각각 N채널 MOS 트랜지스터 Q1, Q2, Q3을 통해서 동일의 노드 D에 접속된다.

트랜지스터 Q1, Q2 및 Q3의 도통상태는 각각 제어신호 C1, C2 및 C3에 의해 제어된다.

데이타 써넣기 및 데이타 읽어내기는 종래의 플레시 EEPROM의 경우와 같이 행하고 있음으로 설명을 생략한다.

한편, 데이타가 소거시에는 종래의 플레시 EEPROM의 경우와 달라, 기억데이타를 소거하고 싶은 메모리셀에 접속된 비트선 및 워드선만이 각각 고전위 및 접지전위가 부여된다.

다음에, 데이타 소거시에 있어서의 제1도의 노드나 신호선에 부여되는 전위에 대해서 제2도를 참조하면서 설명한다.

제2도는 데이타 소거시에 있어서 기억데이타를 소거해야 할 메모리셀 및 기억데이타를 소거되지 않는 메모리셀의 각각을 콘트롤게이트, 드레인 및 소스의 전위를 표형식으로 표시한 그림이다.

데이타 소거시에는, 노드가 10V정도의 고전압을 인가되어, 노드 S가 접지전위를 인가시키느냐 또는 읽어내기 전압 이하(동상 0V정도)의 프로팅 상태로 된다.

동시에 제어신호 C1∼C3중 어느것인가 한의 논리레벨을 선택적으로 하이레벨로 하고, 또한 워드선 WL1∼WL3중 어느것 한가닥만을 선택적으로 접지전위가 부여된다.

말하자면 메모리셀 M22의 기억데이타를 소거하는 경우에는, 제어신호 C2의 논리 하이레벨로 하고, 또한 다른 제어신호 C1 및 C3의 논리레벨이 로레벨로 된다. 그리고, 워드선 WL2에 접지전위가 부여된다.

다른 워드선 WL1 및 WL3에는 5V정도의 (+)전위가 부여된다.

따라서 기억데이타를 소거해야 할 메모리셀로서 선택된 메모리셀 M22의 콘트롤게이트, 드레인 및 소스의 전위는 각각 제2도(a)에 표시한 것같이, 0V, 10V, 5V(또는 프로팅)가 된다.

이때문에 메모리셀 M22에 있어서 프로팅게이트 및 드레인간에 드레인측을 고전위로 하는 고전계가 발생함으로 프로팅게이트 및 드레인 사이에 터널현상이 생긴다.

즉 프로팅게이트에 축적된 에렉트론가 드레인으로 방출된다.

한편, 기억데이터를 소거해야 할 메모리셀로서 선택되지 않은 비선택 메모리셀중 메모리셀 M22와 같은 워드선 WL2에 접속되는 메모리셀 M21 및 M23의 각각의 콘트롤게이트, 드레인 및 소스의 전위를 각각 제2(b)도에 표시한 것같이, 0V, 0V, 5V(또는 프로팅)로 된다.

이때문에 이들의 메모리셀 M21 및 M23의 각각에 있어서는 콘트롤게이트가 접지되는 것의 소스 및 드레인의 어느것에도 터널현상을 생기게 할 수 있는 고전압이 인가되지 않으므로, 프로팅게이트로부터 에렉트론는 방출되지 않는다.

또 비선택 메모리셀중 메모리셀 M22와 같은 비트선 BL2에 접속되는 메모리셀 M12 및 M32의 각각의 콘트롤게이트, 드레인 및 소스의 전위는 각각 제2(c)도에 표시한 것같이 5V, 10V, 및 5V(또는 프로팅)으로 된다.

이때문에 이들의 메모리셀 M12 및 M32의 각각에 있어서는, 드레인에 고전압인 인가되는 것의 콘트롤게이트(+)의 전압이 인가됨으로, 콘트롤게이트 및 드레인 사이에 터널현상이 생기게하는 정도의 고전계가 인가되지 않는다.

따라서, 프로팅게이트로부터 에렉트론는 방출되지 않는다.

또 다른 비선택 메모리셀 M11, M13, M31 및 M33의 각각의 콘트롤게이트 드레인 및 소스의 전위는 각각 제2(d)도에 표시한 것 같이, 5V, 0V 및 5V(또는 프로팅)로 된다.

이때문에, 이들의 메모리셀 M11, M13, M31 및 M33의 각각에 있어서는 프로팅게이트 및 드레인 사이에 프로팅게이트측을 고전위측으로 하는 전계가 인가됨으로 프로팅게이트로부터 어렉트론는 방출되지 않는다.

고로, 선택된 메모리셀 M22의 기억데이타만이 소거된다.

그런데 비선택 메모리셀의 드레인도 프로팅 상태인 것도 좋지만, 읽어내기 전압 5V이하(통상 0V정도)가 아니면 않된다.

이와같이, 본 실시예의 불휘발성 반도체 기억장치에 있어서는 기억데이타를 소거하고 싶은 메모리셀에 접속되는 비트선 및 워드선에 각각 선택적으로 트랜지스터 터널현상을 생기게 하기 위한 전위를 부여하는 것으로 이루워진다.

따라서, 소망의 메모리셀의 기억데이터만을 소거할 수가 있다.

제3도는 본 실시예의 불휘발성 반도체 기억장치의 전체 구성을 표시한 개략블럭이다.

제3도는 참조하여 본 실시예의 불휘발성 반도체 기억장치는 제8도에 표시되는 종래의 플레스 EEPROM과 거의 같은 전체구성이 있다.

단, 본 실시예의 불휘발성 반도체 기억장치에 있어서, X데코더(120)이 데이타 소거시에 한가닥의 워드선 WL를 선택하여 선택된 워드선 WL에 접지전위를 주어, 다른 워드선 WL에 5V을 주도록 구성되어 있다.

Y데코더(130)은 데이타 써넣기시 및 데이타 읽어내기시 뿐만 아니라 데이타 소거시에도 Y게이트(140)의 각각에 포함된 MOS트랜지스터(180)중 하나를 도통시켜, 다른 것은 비도통 상태로하도록 구성되어 있다.

다시 소스회로(110)은 제8도에 표시한 그것과는 달라, 데이타 소거시에 모든 소스선(170)에 5V를 주어지도록 구성된다.

또한, 센스앰프 및 써넣기/소거회로(150)의 각각은 데이타 소거시에 대응하는 Y게이트(140)에게 10V를 출력하도록 구성된다.

제4도는 본 실시예에 있어서 X데코더(120)의 구성을 나타낸 부분회로도이다. 제4도를 참조하여, X데코더(120)은 모든 워드선 WL의 각각에 대응하여, (m+2)입력 NAND게이트(200)과 인버터(210)와, N채널 MOS트랜지스터(240) 및 (250)을 포함한다.

NAND게이트(200)은 행어드레스단자 A0∼Am의 각각으로부터의 신호 A0∼Am를 그대로의 논리레벨로 또는 반전하여 받는다.

다시 NAND게이트(200)은 제어신호(1)을 받는다.

구체적으로는 NAND게이트(200)에는 대응하는 워드선 WL의 어드레스를 지시하는 행어드레스 신호가 행어드레스 단자 A0∼Am에 주어질때, 이 NAND게이트(200)의 제어신호 Ⅰ이외의 입력신호의 논리레벨이 모두 하이레벨이 되도록 신호 A0∼Am이 반전상태 또는 비반전 상태로 주어진다.

인버터(210)은 NAND게이트(200)의 출력을 반전한다.

트랜지스터(220)은 인버터(210)의 출력단과, 트랜지스터(250) 및 (260)게이트와의 사이에 설치되어, 트랜지스터(230)은 NAND게이트(200)의 출력단과 트랜지스터(250) 및 (260)의 게이트 사이에 설치된다.

트랜지스터(250) 및 (260)은 단자 V2와 접지와의 사이에 직렬로 접속된다.

트랜지스터(240)은 단자 V2와 트랜지스터(250) 및 (260)의 게이트와의 사이에 설치된다.

트랜지스터(240)의 게이트에 접속된다.

트랜지스터(220) 및 (230)의 도통상태는 제각기 제어신호 E 및 그의 반전신호에 의해서 제어된다.

제5도는 본 실시예에 있어서 Y데코더(130)의 구성을 표시한 부분회로도이다. 제5도를 참조하여, Y데코더(130)은 8개의 Y게이트(140)에 공통으로 하나의 Y게이트(140)에 포함한 모든 트랜지스터(180)의 각자에 대응해서 설치된다.

(m+1) 입력 NAND게이트(300)과, N채널 MOS 트랜지스터(310)(320) 및 (350)과 P채널 MOS 트랜지스터(330) 및 (340)을 포함한다.

NAND게이트(300)에는, 열어드레스단자 B0∼Bn로부터의 열어드레스 신호를 구성한다.

(n+1)개의 신호 B0∼Bn가 NAND게이트(300)에 대응하는 트랜지스터(180)에 접속되는 비트선 BL의 어드레스를 지시하는 열어드레스하는 신호가 입력했을때 이 NAND게이트(300)의 (n+1)개의 입력신호의 논리레벨이 모두 하이레벨이 되도록 비반전상태 또는 반전상태로 입력된다.

NAND게이트(300)의 출력은 트랜지스터(340) 및 (350)의 게이트에 주어진다.

트랜지스터(340) 및 (350)은 단자 V3와 접지와의 사이에 직렬로 접속된다. 트랜지스터(340) 및 (350)의 접속점은 각 Y게이트(140)의 대응하는 트랜지스터(180)의 게이트에 접속되는 동시에 트랜지스터(330)의 게이트에게도 접속된다.

트랜지스터(330)은 단자 V3와 트랜지스터(340) 및 (350)의 게이트와의 사이에 설치된다.

트랜지스터(310) 및 (320)의 도통상태는 각기 제어신호 F 및 그의 반전신호에 의해 제어된다.

제6도는 본 실시예에 있어서 소스회로(110)의 구성을 표시한 회로도이다. 제6도를 참조하고, 소스회로(110)은 소스선(170)의 각각에 대응해서, 또는 모든 소스선(170)에 공통으로 제어신호 G를 받는 인버터(400)과, N채널 MOS 트랜지스터(410) 및 (420)은 단자 V1과 접지와의 사이에 직렬로 접속된다.

트랜지스터(410) 및 (420)은 단자 V1과 접지와의 사이에 직렬로 접속된다. 트랜지스터(410) 및 (420)의 게이트에 각기 인버터(400)의 출력 및 제어신호 G가 주어진다.

제7도는 본 실시예에 있어서, 데이타 써넣기시, 데이타 소거시 및 데이타 읽어내기시의 각기의 단자 V1∼V3에 부여되는 전위 및 제어신호 E, F, G 및 I의 논리레벨을 표형식으로 표시한 그림이다.

이하 제3도 내지 제7도를 참조하면서 본 실시예에 있어서 데이타 써넣기시, 데이타 소거시 및 데이타 읽어내기시의 각기 X데코더, Y데코더 및 소스회로의 동작에 대해서 설명한다.

우선 데이타 써넣기시에는 단자 V1∼V3의 전위 및 제어신호 E, F, G 및 I의 논리레벨이 제7도(a)에 표시하도록 설정된다.

따라서, 제4도에 있어서 NAND게이트(200)의 출력논리레벨은 제어신호 I를 제외한 다른 입력신호, 즉 행어드레스신호에 의해서 결정된다.

동시에, 트랜지스터(230)은 도통하기 때문에, NAND게이트(200)의 출력레벨이 로레벨이면 대응하는 워드선 WL에 트랜지스터(250)을 통해서 전압 12V가 공급된다.

NAND게이트(200)의 출력논리레벨로 되는 것은 이 NAND게이트(200)에의 제어신호 I이외의 모든 입력신호의 논리레벨이 하이레벨로 되었을 경우, 즉 행어드레스신호가 대응하는 워드선 WL의 어드레스를 지시할 경우 뿐이다.

따라서 입력되는 행어드레스신호에 의해 지시되는 한가닥의 워드선, WL에 대응하여 만들어진 NAND게이트(200)의 출력논리레벨만이 로레벨로 된다.

다른 NAND게이트(200)의 출력논리레벨은 모두 하이레벨이 된다.

이것으로 해어드레스 신호에 대응하는 한가닥의 워드선 WL만이 고전압 12V가 인가되어, 다른 워드선 WL에는 대응하는 트랜지스터(260)에 의한 접지전위 0V가 공급된다.

한편, 제5도에 있어서 트랜지스터(310)이 도통하여 (320)이 비도통상태로됨으로, NAND게이트(300)의 출력논리레벨은 로레벨이면, 각 게이트(140)내의 대응하는 트랜지스터(180)게이트에, 트랜지스터(340)에 의해 5V가 공급된다.

NAND게이트(300)의 출력논리레벨은 로레벨로 되는 것은, 이 NAND게이트(300)에의 모든 입력신호의 논리레벨이 로벨인 경우, 즉 열어드레스 신호가 이 NAND게이트(300)에 대응하여 설치된 트랜지스터(180)에 접속되는 비트선 BL의 어드레스를 지시하는 경우 뿐이다.

따라서, Y게이트(140)의 각기 열어드레스 신호가 지시하는 한가닥의 비트선 BL만이 대응하는 센스앰프 및 써넣기/소거회로(150)에 전기적으로 접속되어, 다른 비트선 BL는 모두 프로팅 상태로 된다.

한편, 그림 6에 있어서, 트랜지스터(420)은 도통하는데, 소스선(170)에는 접지전위 0V가 주어진다.

고로, 데이타 써넣기시에는제3도의 8개의 블럭 101∼108의 각각에 있어서, 행어드레스 신호가 지시하는 한가닥의 워드선 WL와 열어드레스 신호가 지시하는 한가닥의 비트선 BL과의 교점에 배치되는 하나의 메모리셀에 외부데이타 "0"가 써넣어진다.

데이타 소거시에는, 단자 V1∼V3 및, 제어신호 E, F, G 및 I의 논리레벨이 제7도(b)에 표시되도록 설정된다.

따라서, 제4도에 있어서 NAND게이트(200)은, 행어드레스 신호가 대응하는 워드선 WL를 지시하는 경우만이 로레벨의 신호를 출력하여, 또한 트랜지스터(220)가 도통한다.

이때문에, 워드선 WL에는 이 워드선 WL의 어드레스를 지시하는 행어드레스 신호가 외부로부터 공급되는 경우에만 대응하는 트랜지스터(260)에 의해서 접지전위 0V를 공급되어, 다른 경우에는 대응하는 트랜지스터(250)에 의해 단자 V2의 전위 5V를 공급한다.

즉, 행어드레스 신호가 지시하는 한가닥의 워드선 WL의 전위만이 0V로 되고, 다른 모든 워드선 WL의 전위를 5V로 된다.

한편, Y데코더(130)은 데이타 써넣기와 같은 동작을 함으로, 메모리 어레이(100)을 구성하는 8개의 블럭 101∼108의 각각에 있어서, 열어드레스 신호가 지시하는 한가닥의 비트선 BL만이 대응하는 센스앰프 및 써넣기/소거회로(150)에 전기적으로 접속된다.

센스앰프 및 써넣기/소거회로(150) 각기는 데이타 소거시에는 10V의 고전압을 출력한다.

따라서 각 블럭 101∼108의 각각에 있어서, 한가닥의 비트선 BL만이 10V의 고전압이 인가되어, 다른 비트선 BL는 모두 프로팅 상태로 된다.

한편, 제6도에 있어서 트랜지스터(410)은 도통하는데 모든 소스선(170)의 전위는 5V가 된다.

그것때문에 제3도에 있어서 메모리 어레이(100)을 구성하는 8개의 블럭 101∼108의 각기 행어드레스 신호가 지시하는 워드선 WL와 열어드레스 신호가 지시하는 비트선 BL과의 교점에 배치된 하나의 메모리셀만이 터널현상이 생기므로, 이 하나의 메모리셀의 기억데이타만이 소거된다.

데이타 판독시에는, 제오신호 E, F, G 및 I의 논리레벨이 데이타 써넣기와 같게 설정되어, 단자 V1∼V3의 전위는 모두 5V에 설정된다(제7(d)도 참조).

따라서, 제4도에 있어서, 워드선 WL에는 이 워드선 EL를 지시하는 행어드레스 신호에 응답하여, 5V가 부여된다.

한편 제5도에 있어서는 비트선 BL가 이 비트선 BL을 지시하는 열어드레스 신호에 응답하여 대응하여 센스앰프 및 써넣기/소거회로(150)에 전기적으로 접속된다.

이것으로 인해, 이 비트선 BL에서, 이 비트선 BL를 지시하는 열어드레스 신호에 응답하여 읽어내기 전압 5V가 주어진다.

한편 소스회로(110)은 데이타 써넣기시와 같은 동작으로 모든 소스선(170)에 집지한다.

고로, 제3도의 메모리 어레이(100)을 구성하는 8개의 블럭 101∼108의 각각에 있어 행어드레스 신호가 지시하는 한가닥의 워드선 BL와 열어드레스 신호가 지시하는 한가닥의 비트선 BL의 교점에 배치된 하나의 메모리셀에서만 데이타를 읽어낸다.

이상과 같이 본 실시예의 불휘발성 반도체 기억장치에 있어서는, 메모리 어레이(100)을 구성하는 8개의 블럭 101∼108의 각각으로부터 하나의 메모리셀이 선택되어, 이들 선택된 메모리셀에 대해서 동시에 데이타 써넣기, 데이타 읽어내기 및 데이티 소거가 이루워진다.

즉 종래의 플레시 EEPROM의 경우와 달리, 데이타 써넣기가 데이타 읽어내기 뿐만 아니라 데이타 소거도 바이트 단위로 이루워질 수 있다.

또, 본 실시예의 불휘발성 반도체 기억장치에 의하면 메모리셀 어레이(100)내의 모든 메모리셀의 기억데이타를 일괄하여 소거하는 것도 가능하다.

구체적으로는 이와같은 일괄소거를 행하기 위해서는 단자 V1∼V3의 전위 및 제어신호 E, F, G 및 I의 논리레벨이 제7(c)도에 표시한 것같이 설정하면 좋다.

일괄소거시에는, 제4도에 있어서, NAND게이트(200)이 제어신호 I이외의 모든 입력신호의 논리레벨에 구애됨이 없이 하이레벨의 신호를 출력하여, 또한 트랜지스터(230)을 도통한다.

이때문에, 워드선 WL에는 트랜지스터(260)에 의해서 접지전위 0V가 주어진다.

따라서, 메모리 어레이(100)내의 모든 워드선 WL가 각기, 대응하는 트랜지스터(260)에 의해 0V로 된다.

한편, 제5도에 있어서는 트랜지스터(310)이 비도통상태로 되어 트랜지스터(320)은 도통하는데 트랜지스터(180)은 게이트에는 트랜지스터(350)에 의해서 접지전위가 주어진다.

이때문에, 비트선 BL는 대응하는 센스앰프 및 써넣기/소거회로(150)과 전기적으로 차단되어 프로팅 상태로 된다.

따라서, 메모리 어레이(100)내의 모든 비트선 BL가 프로팅 상태로 된다.

한편,제6도에 있어서는 소스선(170)에 트랜지스터(410)을 통해서 고전압 12V가 부여된다.

따라서 모든 소스선(170)의 전위가 고전위 12V로 된다.

그것으로 인해, 제3도에 있어서 메모리셀(100)을 구성하는 8개의 블럭 101∼108의 각기의 모든 메모리셀에 터널현상이 생길 수 있는 상태로 되기 때문에, 메모리 어레이(100)내의 모든 메모리셀의 기억데이타가 동시에 소거된다.

더구나, 본 실시예에 있어서도, 고전압 및 5V는 각기 외부단자 Vpp 및 Vcc에게 외부로부터 공급된다.

실제에 있어서는 스위치회로(190)이, 단자 Vcc 및 Vpp로부터 각각 주어지는 5V 및 12V를 선택적으로 제4도 내지 제6도에 있어서 단자 V1∼B3에게 준다.

제6도에 있어서 단자 V4는 단자 Vcc에 접속된다.

또 제어신호 E, F, G, 및 I는 각각 말하자면 데이타 써넣기, 데이타 읽어내기, 데이타 일괄소거 및 바이트 단위에서의 데이타 소거중 어느것의 모드를 직접 또는 간접적으로 지시하는 외부제어신호(말하자면, 라이트 인에이블 신호 WE, 이레스 인에이블신호 EE 등)에 근거해서 내부에 작성된다.

즉 제3도에 있어서, 내부제어신호발생회로(191)은 이와같은 외부제어신호에 응답하여 이들이 지시하는 모드에 응한, 제7도에 표시한 것같은 논리레벨신호 E, F, G 및 I를 발생한다.

이상과 같이, 본 실시예에 의하면 데이타 소거를 바이트 단위 및 전비트 동시에 어느방법에 의해서도 실현할 수가 있다.

다시, 각 메모리셀은 하나의 트랜지스터에 의해서 구성된다.

이때문에 비트코스트가 싸고 고집적화에 유리하고 또한 데이타 소거에 관한 기능성 높은 불휘발성 반도체 기억장치가 제공된다.

상기 실시예에 있어서 메모리 어레이는 각각 1비트에 대응하는 8개의 블럭으로 분할되어 있을 경우(바이트 구성)에 대해서 설명되었지만, 메모리 어레이는 어떤수로 분할되어도 좋다.

말하자면 16비트 구성이나 32비트 구성의 메모리 어레이가 있는 불휘발성 반도체기억장치에 본 발명이 적용되어도 좋다

다시 본 실시예의 불휘발성 반도체 기억장치는 바이트 단위로서 데이타 소거시에는, 선택된 메모리셀의 프로팅게이트로부터 드레인에게 이렉트론 크로믹이 빠지도록 구성되었다.

그러나 바이트 단위에서의 소거시에 있어서도, 일괄소거시와 같이, 선택된 메모리셀의 프로팅게이트로부터 소스에 에렉트론가 빠져도 좋다.

단, 이 경우에는 메모리 어레이를 구성하는 각 블럭내의 메모리셀 열의 각각에 개별에 소스전위를 주어질 수 있도록 메모리셀 열의 각각에 개별로 소스전위를 줄 수 있도록 메모리셀 열의 각각에 대응하여 한가닥식 소스선을 설치할 필요가 있다.

이때문에, 종래의 플레시 EEPROM에 본 발명을 적용하고저 할 경우에, 종래의 플레시 EEPROM을 대폭으로 개량할 필요가 있다.

이와같은 점에서 본 실시예의 불휘발성 반도체 기억장치는 종래의 플레시 EEPROM에 약간의 개량을 가하는 것으로 실현됨으로 보다 좋다.

(발명의 효과)

이상과 같이, 본 발명에 의하면, 각 메모리셀은 하나의 트랜지스터에 의해서 구성되는 불휘발성 반도체 기억장치를 특정의 메모리셀의 기억데이터만을 소거할 수 있도록 개량이 가능하다.

이 결과, 비트코스트는 싸고 고집적화에 유리할 뿐만 아니라, 종래에 없는 고성능한 불휘발성 반도체 기억장치를 실현할 수가 있다.

Claims (13)

1. 복수의 행 및 열로 배치된 복수의 메모리셀과 ; 상기 복수의 행에 대응하여 설치된 복수의 워드선과 ; 상기 복수의 열에 대응하여 설치된 복수의 비트선과 ; 상기 비트선중의 대응하는 것에 접속된 제1도통단자, 상기 워드선중의 대응하는 것에 접속된 제어단자, 전하를 저장하기 위한 프로팅 게이트영역 및 제2도통단자를 갖는 전계효과반도체 소자를 각각 구비한 상기 복수의 메모리셀과 ; 기억장치의 선택적소거모드의 동작에서 어드레스신호에 응답하여 상기 복수의 비트선중 하나를 선택하는 제1선택수단과 ; 상기 기억장치의 상기 선택적소거모드의 동작에서 상기 어드레스신호에 응답하여 상기 복수의 워드선중의 하나를 선택하는 제2선택수단과 ; 상기 제1선택수단에 의해서 선택된 상기 하나의 비트선과 상기 제2선택수단에 의해서 선택된 상기 하나의 워드선으로 전압을 제공하여, 대응으로 프로팅 게이트영역의 프로팅게이트상에 저장된 전하가 상기 대응하는 제1도통단자와 상기 대응하는 프로팅게이트영역사이에 발생된 터널현상에 의해서 그로부터 제거되게 하는 제1전압인가수단을 포함하는 불휘발성 반도체기억장치.
2. 제1항에 있어서, 상기 복수의 메모리셀의 상기 제2도통단자는 공통으로 접속되어 있고, 그리고 공통으로 접속된 상기 제2도통단자와 상기 복수의 워드선과의 사이에 상기 기억장치의 일괄소거모드의 동작에서 전압을 공급하여, 대응하는 프로팅게이트영역의 상기 프로팅게이트상에 저장된 전하가 상기 공통으로 접속된 제2도통단자와 상기 대응하는 프로팅게이트영역과의 사이에서 발생된 터널현상에 의해서 그로부터 제거되게 하는 제2전압인가수단을 부가하는 것을 특징으로 하는 불휘발성 반도체기억장치.
3. 제2항에 있어서, 상기 일괄소거모드에서는 상기 제1선택수단 및 제2선택수단을 디스에이블하고 그리고 상기 선택적 소거모드에서는 상기 제2전압인가수단을 디스에이블하는 것을 특징으로 하는 불휘발성 반도체기억장치.
4. 제3항에 있어서, 상기 제1전압인가수단은 소정의 고전압을 상기 선택된 비트선에 인가하는 수단과 소정의 저전위를 상기 선택된 워드선으로 인가하는 수단을 구비하고, 그리고 상기 제2전압인가수단은 공통적으로 접속된 상기 제2도통단자에 상기 소정의 고전압을 인가하는 수단과 상기 복수의 워드선의 각각에 상기 소정의 저전위를 인가하는 수단 및 상기 복수의 비트선의 각각의 프로팅상태로 유지하기 위한 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체기억장치.
5. 선택적 소거모드와 일괄 소거모드기능을 구비한 불휘발성 반도체기억장치에 있어서, 복수의 행 및 열로 배치된 복수의 메모리셀과 ; 상기 복수의 행에 대응하여 설치된 복수의 워드선과 ; 상기 복수의 열에 대응하여 설치된 복수의 비트선과 ; 대응하는 비트선에 접속된 제1도통단자, 대응하는 워드선에 접속된 제어단자, 전하를 저장하기 위한 프로팅 게이트영역 및 제2도통단자를 갖는 전계효과반도체 소자를 각각 구비하되, 상기 제2도통단자가 공통적으로 접속되어 있는, 상기 복수의 메모리셀과 ; 상기 선택적 소거모드에서 활성화되고, 상기 복수의 비트선의 하나를 선택하여 상기 선택된 비트선에 접속된 상기 복수의 메모리셀의 상기 제1도통단자에 소정의 고전위를 인가하며, 그리고 상기 일괄 소거모드에서는 비활성화되는 제1선택수단과 ; 상기 선택적 소거모드에서 활성화되고, 상기 복수의 워드선중 하나를 선택하여 상기 선택된 워드선에 접속된 상기 복수의 메모리셀의 상기 제어단자에 소정의 저전위를 인가하며, 그리고 상기 일괄 소거모드에서는 비활성화되는 제2선택수단 및 ; 상기 일괄 소거모드에서는 비활성화되고, 공통적으로 접속된 상기 제2도통단자에 상기 소정의 고전위를 인가하며 그리고 상기 선택적 소거모드에서는 비활성화되는 일괄 소거수단을 포함하는 것을 특징으로 하는 불휘발성 반도체기억장치.
6. 복수의 행 및 열로 배치된 복수의 메모리셀과 ; 상기 복수의 행에 대응하여 설치된 복수의 워드선과 ; 상기 복수의 열에 대응하여 설치된 복수의 비트선과 ; 상기 비트선중의 대응하는 것에 접속된 제1도통단자, 상기 워드선중의 대응하는 것에 접속된 제어단자, 전하를 저장하기 위한 프로팅 게이트영역 및 제2도통단자를 갖는 전계효과반도체 소자를 각각 구비하되, 제1, 2, 3 전압은 상기 프로팅 게이트영역상에 전하를 저장하기 위하여 미리 결정된 상기 제1, 2 도통단자와 상기 제어단자에 각각 인가되고, 그리고 제4, 5, 6 전압은 상기 제1도통단자를 통하여 상기 프로팅 게이트영역으로부터 전하를 제거하기 위하여 미리 결정된 상기 제1,2 도통단자와 상기 제어단자에 인가되는, 상기 복수의 메모리셀과 ; 어드레스신호에 응답하여, 기입모드의 동작에서는 상기 복수의 비트선중의 하나에 상기 제1전압을 선택적으로 인가하고 그리고 선택적 소거모드의 동작에서는 상기 복수의 비트선중의 하나에 상기 제4전압을 선택적으로 인가하는 제1선택수단과 ; 상기 기입모드와 상기 선택적 소거모드에 동작에서 상기 제2도통단자들에 상기 제2전압과 제5전압을 선택적으로 인가하는 전원회로를 포함하되, 상기 제2전압이 상기 제1전압과 제5전압보다 작고 그리고 상기 제3전압과 제4전압은 상기 제2전압보다 큰 것을 특징으로 하는 불휘발성 반도체기억장치.
7. 제6항에 있어서, 상기 전하는 상기 제1, 2, 3전압을 상기 제1, 2도통단자와 상기 제어단자에 각각 인가하는 것에 응답하여 핫 일렉트론주입(hot electron injection)에 의해 상기 프로팅 게이트영역상에 저장되는 것을 특징으로 하는 불휘발성 반도체기억장치.
8. 제6항에 있어서, 상기 제1전압은 상기 제2전압과 제3전압사이의 전압인 것을 특징으로 하는 불휘발성 반도체기억장치.
9. 행 및 열의 매트릭스로 배치되어 있되, 소스전극, 드레인전극, 프로팅전극 및 제어전극을 각각 갖는 복수의 메모리셀과 ; 행에 배치되어 있되, 상기 대응하는 행에 배치된 상기 복수의 메모리셀의 상기 제어전극에 각각 접속되어 있는 복수의 워드선과 ; 열에 배치되어 있되, 상기 대응하는 열에 배치된 상기 복수의 메모리셀의 상기 드레인전극에 각각 접속되어 있는 복수의 비트선과 ; 상기 복수의 메모리셀의 상기 소스전극에 접속된 소스전극선과 ; 제1전압을 선택된 워드선에 인가하고 그리고 소거모드에서는 상기 제1전압보다 높은 제2전압을 선택되지 않은 워드선으로 인가하는 워드선 전압인가수단과 ; 상기 제2전압보다 높은 제3전압을 선택된 비트선에 인가하고 그리고 상기 제3전압보다 낮은 제4전압을 선택되지 않은 비트선으로 인가하거나 또는 상기 소거모드에서 상기 선택되지 않은 비트선을 전기적 프로팅상태로 유지하는 비트선 전압인가수단과 ; 상기 제3전압보다 낮은 제5전압을 상기 소스전그선에 인가하거나 또는 상기 소거모드에서 상기 소스전극을 전기적 프로팅상태로 유지하는 소스전극선 전압인가수단을 포한하는 것을 특징으로 하는 불휘발성 반도체기억장치.
10. 제9항에 있어서, 상기 제1전압과 상기 제4전압은 접지전위이고 그리고 상기 제2전압은 상기 제5전압과 동일한 것을 특징으로 하는 불휘발성 반도체기억장치.
11. 행 및 열의 매트릭스로 배치되어 있되, 소스전극, 드레인전극, 프로팅전극 및 제어전극을 각각 갖고, 열의 방향으로 복수의 메모리셀 그룹으로 분리되어 있는 복수의 메모리셀과 ; 행에 배치되어 있되, 상기 대응하는 행에 배치된 상기 복수의 메모리셀의 상기 제어전극에 각각 접석되어 있는 복수의 워드선과 ; 열에 배치되어 있되, 상기 대응하는 열에 배치된 상기 복수의 메모리셀의 상기 드레인전극에 각각 접속되어 있는 복수의 비트선과 ; 상기 복수의 메모리셀의 상기 소수전극에 접속된 소스전극선과 : 제1전압을 선택된 워드선에 인가하고 그리고 소거모드에서는 상기 제1전압보다 높은 제2전압을 선택되지 않은 워드선으로 인가하는 워드선전압인가수단과 ; 복수의 비트선전압인가블럭을 구비하되, 각 블럭은 상기 대응하는 메모리셀 그룹에 제공되어 있고 그리고 상기 제2전압보다 높은 제3전압을 선택된 비트선에 인가하고, 그리고 상기 제3전압보다 낮은 제4전압을 선택되지 않은 비트선으로 인가하거나 또는 상기 소거모드에서 상기 선택되지 않은 비트선을 전기적 프로팅상태로 유지하는 비트선 전압인가수단과 ; 상기 제3전압보다 낮은 제5전압을 상기 소스전극선에 인가하거나 또는 상기 소거모드에서 상기 소스전극선을 전기적 프로팅상태로 유지하는 소스전극선전압인가수단을 포함하는 것을 특징으로 하는 불휘발성 반도체기억장치.
12. 제11항에 있어서, 상기 제1전압과 상기 제4전압은 접지전위이고 그리고 상기 제2전압은 제4전압과 동일한 것을 특징으로 하는 불휘발성 반도체기억장치.
13. 복수의 행 및 열로 배치된 복수의 메모리셀과 ; 상기 복수의 행에 대응하여 설치된 복수의 워드선과 ; 상기 복수의 열에 대응하여 설치된 복수의 비트선과 ; 상기 대응하는 비트선에 접속된 제1도통단자, 상기 워드선의 대응하는 것에 접속된 제어단자, 전하를 저장하기 위한 프로팅 게이트영역 및 제2도통단자를 갖는 전계효과반도체 소자를 각각 구비한 상기 복수의 메모리셀을 구비한 불휘발성 반도체기억장치의 데이타소거방법에 있어서, 어드레스신호에 응답하여 상기 복수의 비트선의 하나를 선택하는 단계와 ; 상기 어드레스신호에 응답하여 상기 복수의 워드선의 하나를 선택하는 단계 및 ; 상기 선택된 비트선과 상기 선택된 워드선사이에 전압을 인가하여, 상기 선택된 비트선과 상기 선택된 워드선에 각각 접속된 상기 제1도통단자 및 제어단자를 갖는 상기 메모리셀중 하나의 상기 프로팅 게이트영역으로부터 방전되는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체기억장치의 데이타 소거 방법.