KR100485356B1 - 플래시메모리셀 - Google Patents

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    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
플래시 메모리
2. 발명이 해결하고자 하는 기술적 과제
플래시 메모리 칩에서 메모리 셀의 동작 바이어스를 새롭게 구성하여 파워 소모를 감소시키고, 다수 비트의 프로그램이 가능한 플래시 메모리 셀을 제공하고자 함.
3. 발명의 해결 방법의 요지
삼중 피웰(Triple P-Well)을 사용하여 웰에 바이어스를 인가하며, 프로그램과 소거의 상태를 바꾸어 프로그램과 소거를 모두 FN 터널링 방식을 이용하는 플래시 메모리 셀을 제공하고자 함.
4. 발명의 중요한 용도
모든 플래시 메모리 설계에 적용가능함.

Description

플래시 메모리 셀
본발명은 플래시 메모리 칩에서의 셀 동작 조건 및 동작 방법에 관한 것으로서 모든 플래시 메모리 셀에서 적용될 수 있으며, 특히 다수 비트의 프로그램이 가능하여 데이터이동률이 큰 플래시 메모리에 특히 적용된다.
도1은 노아 타입 플래시 메모리의 어레이 구조와 그에 따른 종래의 동작 조건으로, 이에 따른 종래의 셀 프로그램/소거(erase) 방법은 도3A에 나타나 있다.
도1과 도3A를 참조하여 종래 기술을 살펴본다.
프로그램 조건에서는 제어게이트(10)에 9V 정도의 전압을 인가하고 원하는 비트 라인에는 5V(또는 Vcc), 원하지 않는 비트 라인에는 0V를 인가하면, 원하는 셀의 드레인 근처의 채널 영역에서는 채널 고온 전자가 발생하고, 이 고온 전자는 게이트 전압에 이끌려서 부유 게이트(20)로 들어가게 된다. 이때, 각각의 셀마다 300㎂ ～ 500㎂ 정도의 큰 전류가 소모되어 동시에 여러 셀을 프로그램하지 못하고 바이트 또는 워드 단위로 프로그램할 수밖에 없는 문제점이 있으며, 특히 배터리를 사용하는 휴대용 기기에는 불리하게 된다.
소거(erase) 시에는 제어게이트(10)에 -9V 정도의 전압을 인가하고 소스에는 5V 정도의 전압을 걸어주면, 부유 게이트(20)와 소스 사이에 전계가 형성되고,부유게이트로부터 소스로 전자가 FN 터널링(Fowler Nordheim Tunneling)에 의해서 나간다. 이때 셀의 소스 근처에서 발생하는 누설 전류를 줄이기 위하여 소스 접합을 이중 확산된 접합구조로 형성하나, 이 이중 확산된 접합은 수평 확산이 증가하여 셀 크기 조절에 문제가 생긴다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서,플래시 메모리 칩에서 메모리 셀의 동작 바이어스를 새롭게 구성하여 파워 소모를 감소시키고, 다수 비트의 프로그램이 가능한 플래시 메모리 셀을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 활성 영역 상에 소스,드레인,부유 게이트, 및 제어 게이트를 포함하여 이루어진 플래시 메모리 셀에 있어서, 상기 활성 영역은 엔웰 내의 피웰로 이루어지며, 프로그램시에 부유된 상기 소스, 음의 전압의 상기 제어 게이트 전압, 양의 전압의 상기 드레인 전압, 상기 드레인 전압과 같거나 낮은 양의 전압의 상기 피웰 전압, 및 전원전압의 상기 엔웰 전압을 동작전압의 조건으로 상기 부유 게이트와 상기 드레인 사이에 전계가 형성되어 상기 부유 게이트로부터 상기 드레인으로 전자가 터널링에 의해 나감으로써 프로그램되어지고, 소거시에 부유되거나 혹은 음의 전압의 상기 소스 전압, 양의 전압의 상기 제어 게이트 전압, 부유된 상기 드레인 전압, 음의 전압의 상기 피웰 전압, 및 전원 전압의 상기 엔웰 전압을 동작전압의 조건으로 상기 피웰에서 전자가 터널링으로 상기 부유 게이트로 들어감으로써 소거되며, 상기 프로그램 시에 부유된 상기 소스 전압과 약 -8V ～ 약 -11V의 상기 제어 게이트 전압, 약 3V ～ 약 5V의 상기 드레인 전압, 약 0V ～ 전원전압으로 하되 상기 드레인 전압과 같거나 낮게 유지하는 상기 피웰 전압, 및 전원전압의 상기 엔웰 동작전압의 조건으로 상기 부유 게이트로부터 상기 드레인으로 전자가 터널링에 의해서 나감으로써 프로그램되어지는 플래시 메모리 셀을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도2는 노아 타입 플래시 메모리의 어레이 구조와 그에 따른 본 발명의 동작 조건으로, 이에 따른 본 발명의 셀 프로그램/소거(erase) 방법은 도3B에 나타나 있다. 도2의 셀 동작 조건은 보통의 값(typical condition)을 기술한 것이며, 그 바이어스 조건의 범위는 가장 좋은 조건(best condition)과 가장 나쁜 조건(worst condition) 사이이며, 변화 가능하다.
종래의 방법과 대조되는 가장 큰 특징은 삼중 피웰(Triple P-Well)을 사용하여 웰에 바이어스를 인가한 것과, 프로그램과 소거의 상태를 바꾼 것이다. 그리고, 종래의 방법과는 달리 프로그램과 소거를 모두 FN 터널링 방식을 이용한다는 점이다.
프로그램 시 도2의 셀 동작에서 보면, 선택된 셀의 제어게이트 전압을 -8V ～ -11V정도를 가하고 비트 라인(드레인)에는 3V ～ 5V를 가한다. 이때 삼중 피웰은 0V ～ Vcc로 하되 전압이 드레인과 같거나 또는 낮게 유지한다. 그리고 삼중 피웰을 둘러싸고 있는 N 웰은 삼중 피웰과 같거나 크게 하고, 소스는 플로팅 시킨다. 이 조건에서 도3B의 프로그램 방법에서 보여지듯이 전자는 FN 터널링에 의해서 부유 게이트(20)에서 드레인 쪽으로 나가게 되며, 선택되지 않은 셀의 비트 라인은 0V로하여 부유 게이트에서 드레인으로의 터널링이 생기지 않도록 한다.
소거(erase) 시 도2의 셀동작에서 보면, 삼중 피웰에 음의 전압을 인가하고 제어 게이트(10)에는 양의 전압(8V ～ 12V)을 가한다. 이때 소스는 0V에서 삼중 피웰의 전압사이의 값을 인가하여 채널 아래에서 반전층이 형성될 수 있도록 하고 드레인은 플로팅시킨다. 이렇게 되면, 도3B의 소거 방법 도면에서 보여지듯이 채널로부터 전자가 FN 터널링에 의해서 부유 게이트(20)로 들어간다.
상술한 실시예의 바이어스 조건과는 다르게, 소거시 소스를 플로팅시키고, 삼중 피웰에 음의 바이어스 전압, 제어 게이트에 양의 전압을 가하여 발명의 또다른 실시예를 구성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 프로그램 시 FN 터널링을 이용함으로써, 종래의 채널 고온 전자 방식에서와는 다르게 각각의 셀에 대하여 ～10nA정도의 전류만이 흐르게 되며, 이에 따라 파워 소모가 감소하게 되고, 뿐만 아니라 여러 비트를 한꺼번에 프로그램할 수 있게 되는 성능 향상을 꾀할 수 있다. 또한 삼중 피웰의 바이어스로 인하여 드레인 접합에 걸리는 전압이 감소되어 누설 전류가 감소되어 외란(disturbance) 등의 신뢰성이 개선되는 효과를 얻을 수 있다.
그리고, 소거 시에 채널 아래에서 반전층이 생기게 되어 밴드 투 밴드 터널링이 일어나지 않으므로, 누설 잔류가 감소하게 되어 소스 접합을 이중 확산 접합이 아닌 보통의 접합을 사용할 수 있게 됨으로써 수평확산이 감소하여 셀의 크기를 감소시킬 수 있는 효과를 함께 꾀할 수 있게 된다.
도1은 노아 타입 플래시 메모리의 어레이 구조와 그에 따른 종래의 동작 조건을 도시한 도면,
도2는 노아 타입 플래시 메모리의 어레이 구조와 그에 따른 본 발명의 동작 조건을 도시한 도면,
도3A는 종래의 셀 프로그램/소거(erase) 방법을 도시한 개념도,
도3B는 본 발명의 셀 프로그램/소거(erase) 방법을 도시한 개념도.

Claims (3)

  1. 활성 영역 상에 소스,드레인,부유 게이트, 및 제어 게이트를 포함하여 이루어진 플래시 메모리 셀에 있어서,
    상기 활성 영역은 엔웰 내의 피웰로 이루어지며,
    프로그램시에 부유된 상기 소스, 음의 전압의 상기 제어 게이트 전압, 양의 전압의 상기 드레인 전압, 상기 드레인 전압과 같거나 낮은 양의 전압의 상기 피웰 전압, 및 전원전압의 상기 엔웰 전압을 동작전압의 조건으로 상기 부유 게이트와 상기 드레인 사이에 전계가 형성되어 상기 부유 게이트로부터 상기 드레인으로 전자가 터널링에 의해 나감으로써 프로그램되어지고, 소거시에 부유되거나 혹은 음의 전압의 상기 소스 전압, 양의 전압의 상기 제어 게이트 전압, 부유된 상기 드레인 전압, 음의 전압의 상기 피웰 전압, 및 전원전압의 상기 엔웰 전압을 동작전압의 조건으로 상기 피웰에서 전자가 터널링으로 상기 부유 게이트로 들어감으로써 소거되며,
    상기 프로그램 시에
    부유된 상기 소스 전압과 약 -8V ～ 약 -11V의 상기 제어 게이트 전압, 약 3V ～ 약 5V의 상기 드레인 전압, 약 0V ～ 전원전압으로 하되 상기 드레인 전압과 같거나 낮게 유지하는 상기 피웰 전압, 및 전원전압의 상기 엔웰 동작전압의 조건으로 상기 부유 게이트로부터 상기 드레인으로 전자가 터널링에 의해서 나감으로써 프로그램되어지는 플래시 메모리 셀.
  2. 제 1 항에 있어서, 상기 소거 시에
    약 -4V 음의 전압의 상기 피웰 전압과 약 8V ～ 약 12V 양의 전압의 상기 제어 게이트 전압, 약 0V에서 상기 피웰과 동일한 음의 전압사이의 값을 인가한 상기 소스 전압, 및 부유된 상기 드레인 전압의 조건으로 상기 피웰에서 전자가 터널링으로 상기 부유 게이트로 들어감으로써 소거되어지는 플래시 메모리 셀.
  3. 제 2 항에 있어서, 상기 소거 시에
    상기 소스의 전압을 부유하여 상기 피웰에서 전자가 터널링으로 상기 부유 게이트로 들어감으로써 소거되어지는 플래시 메모리 셀.
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