JPH1166873A - フラッシュメモリの書込みおよび消去方法 - Google Patents
フラッシュメモリの書込みおよび消去方法Info
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- JPH1166873A JPH1166873A JP18096698A JP18096698A JPH1166873A JP H1166873 A JPH1166873 A JP H1166873A JP 18096698 A JP18096698 A JP 18096698A JP 18096698 A JP18096698 A JP 18096698A JP H1166873 A JPH1166873 A JP H1166873A
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 4
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリセルにおいて、一度に多数
のセルに書込みでき、かつメモリの電力消費を減少させ
る。 【解決手段】 半導体基板のＮウェル内に形成されたＰ
ウェル上に形成されたフラッシュメモリのメモリセルを
書込みする際に、メモリセルの制御ゲートに負電位を加
える段階と、メモリセルのドレインに正電位を加える段
階と、ドレインに加えられた電位と同じかまたはそれよ
り低い電位をＰウェルに加える段階と、Ｎウェルに電源
電位を加える段階と、メモリセルのソースを浮遊させる
段階を含んでおり、それら各段階は、上記に挙げた順序
にまたは任意の順序に遂行される。消去する際には、メ
モリセルの制御ゲートに正電位を加える段階と、Ｐウェ
ルに負電位を加える段階と、Ｎウェルに電源電位を加え
る段階と、メモリセルのソースに負電位を加えまたは浮
遊させる段階を含む。
のセルに書込みでき、かつメモリの電力消費を減少させ
る。 【解決手段】 半導体基板のＮウェル内に形成されたＰ
ウェル上に形成されたフラッシュメモリのメモリセルを
書込みする際に、メモリセルの制御ゲートに負電位を加
える段階と、メモリセルのドレインに正電位を加える段
階と、ドレインに加えられた電位と同じかまたはそれよ
り低い電位をＰウェルに加える段階と、Ｎウェルに電源
電位を加える段階と、メモリセルのソースを浮遊させる
段階を含んでおり、それら各段階は、上記に挙げた順序
にまたは任意の順序に遂行される。消去する際には、メ
モリセルの制御ゲートに正電位を加える段階と、Ｐウェ
ルに負電位を加える段階と、Ｎウェルに電源電位を加え
る段階と、メモリセルのソースに負電位を加えまたは浮
遊させる段階を含む。
Description
【０００１】
【発明の属する技術分野】この発明は、フラッシュメモ
リの書込みおよび消去に関し、特にメモリセルに対する
書込み時と消去時の動作条件を、従来の常套的な動作条
件とは異ならせて行うものである。
リの書込みおよび消去に関し、特にメモリセルに対する
書込み時と消去時の動作条件を、従来の常套的な動作条
件とは異ならせて行うものである。
【０００２】
【従来の技術】図３は、ノアタイプのフラッシュメモリ
のアレイ構造と、それに係る従来の動作条件を示すもの
で、図４は、図３の動作条件下でフラッシュメモリセル
にデータを書き込む状態と消去する状態を概念的に図示
するものである。
のアレイ構造と、それに係る従来の動作条件を示すもの
で、図４は、図３の動作条件下でフラッシュメモリセル
にデータを書き込む状態と消去する状態を概念的に図示
するものである。
【０００３】以下に、図３及び図４を参照して、従来技
術を具体的に説明する。フラッシュメモリセルにデータ
を書き込みプログラムしようとする場合、従来は、セル
の制御ゲート１０に９Ｖ程度の電圧を印加する。そし
て、書込みしようとするセルのビットラインに５Ｖ（ま
たはＶｃｃ）を、残りの書込みをしないビットラインに
０Ｖを印加する。このような場合、書込みしようとする
セルのドレインの近くのチャンネル領域では、チャンネ
ルホットエレクトロンが発生し、発生したホットエレク
トロンはゲート電圧に引かれて浮遊ゲート（floating g
ate）２０に行くようになる（矢印）。この時、それぞ
れのセルごとに３００μＡ〜５００μＡ程度の大きい電
流が消費される。
術を具体的に説明する。フラッシュメモリセルにデータ
を書き込みプログラムしようとする場合、従来は、セル
の制御ゲート１０に９Ｖ程度の電圧を印加する。そし
て、書込みしようとするセルのビットラインに５Ｖ（ま
たはＶｃｃ）を、残りの書込みをしないビットラインに
０Ｖを印加する。このような場合、書込みしようとする
セルのドレインの近くのチャンネル領域では、チャンネ
ルホットエレクトロンが発生し、発生したホットエレク
トロンはゲート電圧に引かれて浮遊ゲート（floating g
ate）２０に行くようになる（矢印）。この時、それぞ
れのセルごとに３００μＡ〜５００μＡ程度の大きい電
流が消費される。
【０００４】したがって、このような電流があるため
に、同時に多数のセルを書込みすることができないし、
またバイト単位またはワード単位でしかプログラムでき
ないという問題点がある。特に、電流消費が大きいため
に、バッテリを利用する携帯用電子機器に使用するには
不都合である。フラッシュメモリセルに書き込んだデー
タを消去しようとする場合、従来は、セルの制御ゲート
１０に−９Ｖ程度の電圧を印加する。そして、ソースに
５Ｖ程度の電圧を印加する。この場合、浮遊ゲート２０
とソースとの間に電界が形成されて、ファウラーノルト
ハイムトンネリング（Fowler Nordheim Tunneling）に
より電子が浮遊ゲート２０からソースに行く（矢印）。
この時にセルのソースの近くで発生する漏洩電流を減ら
すためには、ソース接合を二重拡散接合（double diffu
sed junction）構造で形成するが、そのような二重拡散
接合は横方向拡散（lateral diffusion）を増加させる
ので、セルの大きさを増加させることになり、セルの小
型化に難点がある。
に、同時に多数のセルを書込みすることができないし、
またバイト単位またはワード単位でしかプログラムでき
ないという問題点がある。特に、電流消費が大きいため
に、バッテリを利用する携帯用電子機器に使用するには
不都合である。フラッシュメモリセルに書き込んだデー
タを消去しようとする場合、従来は、セルの制御ゲート
１０に−９Ｖ程度の電圧を印加する。そして、ソースに
５Ｖ程度の電圧を印加する。この場合、浮遊ゲート２０
とソースとの間に電界が形成されて、ファウラーノルト
ハイムトンネリング（Fowler Nordheim Tunneling）に
より電子が浮遊ゲート２０からソースに行く（矢印）。
この時にセルのソースの近くで発生する漏洩電流を減ら
すためには、ソース接合を二重拡散接合（double diffu
sed junction）構造で形成するが、そのような二重拡散
接合は横方向拡散（lateral diffusion）を増加させる
ので、セルの大きさを増加させることになり、セルの小
型化に難点がある。
【０００５】
【発明が解決しようとする課題】この発明は、上記のよ
うな問題点を解決しようとするもので、電力消費を減ら
し、多数のセルを同時に書込みできるフラッシュメモリ
セルを提供することを目的とする。
うな問題点を解決しようとするもので、電力消費を減ら
し、多数のセルを同時に書込みできるフラッシュメモリ
セルを提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明によるフラッシ
ュメモリの書込みおよび消去方法は、半導体基板のＮウ
ェル内に形成されたＰウェル上に形成されたフラッシュ
メモリのメモリセルを書き込むに際して、上記メモリセ
ルの制御ゲートに陰電位を加える段階と、上記メモリセ
ルのドレインに正電位を加える段階と、上記ドレインに
加えられた電位と同じかまたはそれより低い電位を上記
Ｐウェルに加える段階と、上記Ｎウェルに電源電位を加
える段階と、上記メモリセルのソースを浮遊させる段階
とを含んでなり、上記各段階は、上記に挙げた順序また
は任意の順序に遂行される。
ュメモリの書込みおよび消去方法は、半導体基板のＮウ
ェル内に形成されたＰウェル上に形成されたフラッシュ
メモリのメモリセルを書き込むに際して、上記メモリセ
ルの制御ゲートに陰電位を加える段階と、上記メモリセ
ルのドレインに正電位を加える段階と、上記ドレインに
加えられた電位と同じかまたはそれより低い電位を上記
Ｐウェルに加える段階と、上記Ｎウェルに電源電位を加
える段階と、上記メモリセルのソースを浮遊させる段階
とを含んでなり、上記各段階は、上記に挙げた順序また
は任意の順序に遂行される。
【０００７】
【発明の実施の形態】以下、添付の図面を参照しなが
ら、この発明に係るフラッシュメモリの書込みおよび消
去方法の実施形態について説明する。
ら、この発明に係るフラッシュメモリの書込みおよび消
去方法の実施形態について説明する。
【０００８】図１は、ノアタイプのフラッシュメモリの
アレイ構造と、それに係るこの発明の動作条件を示すも
ので、図２は、図１の動作条件下でフラッシュメモリセ
ルにデータを書き込む状態と消去する状態を概念的に図
示するものである。
アレイ構造と、それに係るこの発明の動作条件を示すも
ので、図２は、図１の動作条件下でフラッシュメモリセ
ルにデータを書き込む状態と消去する状態を概念的に図
示するものである。
【０００９】以下に、図１及び図２を参照して、この発
明の実施態様を具体的に説明する。なお、図１に示すセ
ルの動作条件は、標準的な条件（typical condition）
における値を例示したものであり、それらは最良の条件
（best condition）と最悪の条件（worst condition）
の間にあり、実際の動作における条件は、必要に応じ適
宜変化可能である。
明の実施態様を具体的に説明する。なお、図１に示すセ
ルの動作条件は、標準的な条件（typical condition）
における値を例示したものであり、それらは最良の条件
（best condition）と最悪の条件（worst condition）
の間にあり、実際の動作における条件は、必要に応じ適
宜変化可能である。
【００１０】従来の方法に比べてこの発明の最も大きい
特徴は、三重Ｐウェル（triple P-well）を採用して、
その三重Ｐウェルにバイアスを印加するということと、
書込みと消去の状態を互いに入れ替えたということであ
る。そして、さらに、従来の方法と異なる点は、書込み
および消去にファウラーノルトハイムトンネリング現象
を利用するということである。フラッシュメモリセルに
データを書込みしようとする場合、この発明では、セル
の制御ゲート１０に−８Ｖ〜−１１Ｖ程度を印加する。
そして、書込みしようとするセルのビットライン（ドレ
イン）には３Ｖ〜５Ｖを印加し、この時三重Ｐウェルに
は０Ｖ〜Ｖｃｃ程度を印加するが、ドレインより低いか
または同一であるバイアスを維持して、三重Ｐウェルを
囲んでいるＮウェルには三重Ｐウェルより高いかまたは
同一であるバイアスを印加する。そして、ソースは浮遊
させる。
特徴は、三重Ｐウェル（triple P-well）を採用して、
その三重Ｐウェルにバイアスを印加するということと、
書込みと消去の状態を互いに入れ替えたということであ
る。そして、さらに、従来の方法と異なる点は、書込み
および消去にファウラーノルトハイムトンネリング現象
を利用するということである。フラッシュメモリセルに
データを書込みしようとする場合、この発明では、セル
の制御ゲート１０に−８Ｖ〜−１１Ｖ程度を印加する。
そして、書込みしようとするセルのビットライン（ドレ
イン）には３Ｖ〜５Ｖを印加し、この時三重Ｐウェルに
は０Ｖ〜Ｖｃｃ程度を印加するが、ドレインより低いか
または同一であるバイアスを維持して、三重Ｐウェルを
囲んでいるＮウェルには三重Ｐウェルより高いかまたは
同一であるバイアスを印加する。そして、ソースは浮遊
させる。
【００１１】図２の（ｂ）の部分に示す書込み時の各部
の印加電圧から分かるように、このような条件のフラッ
シュメモリセルでは、ファウラーノルトハイムトンネリ
ングにより電子が浮遊ゲート２０からドレインに行って
（矢印）、この時、選択されないセルのビットラインに
は０Ｖを印加することによって浮遊ゲートからドレイン
へのトンネリングが生じないようにする。フラッシュメ
モリセルに書き込んだデータを消去しようとする場合
は、図２の（ａ）の部分に示すように、この発明では三
重Ｐウェルに負電圧（図示の例では、−４Ｖ）を印加
し、制御ゲート１０に正電圧（８Ｖ〜１２Ｖ）を印加す
る。この時、ソースには０Ｖと三重Ｐウェルに印加され
る電圧との間の値の電位を印加してチャンネルの下に反
転層が形成されるようにする。そして、ドレインは、浮
遊させる。
の印加電圧から分かるように、このような条件のフラッ
シュメモリセルでは、ファウラーノルトハイムトンネリ
ングにより電子が浮遊ゲート２０からドレインに行って
（矢印）、この時、選択されないセルのビットラインに
は０Ｖを印加することによって浮遊ゲートからドレイン
へのトンネリングが生じないようにする。フラッシュメ
モリセルに書き込んだデータを消去しようとする場合
は、図２の（ａ）の部分に示すように、この発明では三
重Ｐウェルに負電圧（図示の例では、−４Ｖ）を印加
し、制御ゲート１０に正電圧（８Ｖ〜１２Ｖ）を印加す
る。この時、ソースには０Ｖと三重Ｐウェルに印加され
る電圧との間の値の電位を印加してチャンネルの下に反
転層が形成されるようにする。そして、ドレインは、浮
遊させる。
【００１２】図２の書替え方法から分かるように、この
ような条件のフラッシュメモリセルでは、ファウラーノ
ルトハイムトンネリングにより電子がチャンネルから浮
遊ゲート２０に入っていく。
ような条件のフラッシュメモリセルでは、ファウラーノ
ルトハイムトンネリングにより電子がチャンネルから浮
遊ゲート２０に入っていく。
【００１３】また、この発明は、上記に詳述した実施例
のバイアス条件と異なり、消去時にソースを浮遊させ
て、三重Ｐウェルに負バイアス電圧、制御ゲート１０に
正電圧をそれぞれ印加することにより、また別の駆動条
件の実施例を具現できる。
のバイアス条件と異なり、消去時にソースを浮遊させ
て、三重Ｐウェルに負バイアス電圧、制御ゲート１０に
正電圧をそれぞれ印加することにより、また別の駆動条
件の実施例を具現できる。
【００１４】上記のようなこの発明の動作条件は、全て
のフラッシュメモリセルに適用できて、一度に多数ビッ
トの書込みが可能なため、データの転送レートが大きい
フラッシュメモリの動作に対して、特に有用に適用する
ことができる。
のフラッシュメモリセルに適用できて、一度に多数ビッ
トの書込みが可能なため、データの転送レートが大きい
フラッシュメモリの動作に対して、特に有用に適用する
ことができる。
【００１５】なお、以上に説明したメモリセルは、Ｎチ
ャンネルＭＯＳの場合であったが、ＰチャンネルＭＯＳ
の場合には、半導体の不純物極性および印加電位の極性
が逆になって同様に当てはまることは、言うまでもな
い。
ャンネルＭＯＳの場合であったが、ＰチャンネルＭＯＳ
の場合には、半導体の不純物極性および印加電位の極性
が逆になって同様に当てはまることは、言うまでもな
い。
【００１６】また、この発明は、上記の実施形態に何ら
限定されるものではなく、この発明の主旨を逸脱しない
範囲で種々の形態で実施することができる。
限定されるものではなく、この発明の主旨を逸脱しない
範囲で種々の形態で実施することができる。
【００１７】
【発明の効果】上述したように、この発明は、書込み時
にファウラーノルトハイムトンネリングを利用すること
によって、従来のチャンネルホットエレクトロン現象の
場合とは異なり、それぞれのセルについて１０ｎＡ以下
の程度の電流しか流れないので、電力消費が減るという
効果がある。
にファウラーノルトハイムトンネリングを利用すること
によって、従来のチャンネルホットエレクトロン現象の
場合とは異なり、それぞれのセルについて１０ｎＡ以下
の程度の電流しか流れないので、電力消費が減るという
効果がある。
【００１８】そして、同時に多数のビットを一度に書込
みできるので、データ処理性能の向上を期待することが
できる。
みできるので、データ処理性能の向上を期待することが
できる。
【００１９】また、三重Pウェルのバイアスによってド
レイン接合にかかる電圧が減少することによって、漏洩
電流が減少し、それにより外乱（disturbance）などに
対する信頼性が改善される効果がある。
レイン接合にかかる電圧が減少することによって、漏洩
電流が減少し、それにより外乱（disturbance）などに
対する信頼性が改善される効果がある。
【００２０】しかも、消去時に、チャンネルの下に反転
層が形成されて、バンドツーバンドのトンネリングが生
じないため、漏洩電流が減少して、それによりソース接
合をあえて二重拡散接合にせずとも、普通の接合を使用
することができ、水平拡散が減少してセルの大きさを小
さくすることができる効果も奏する。
層が形成されて、バンドツーバンドのトンネリングが生
じないため、漏洩電流が減少して、それによりソース接
合をあえて二重拡散接合にせずとも、普通の接合を使用
することができ、水平拡散が減少してセルの大きさを小
さくすることができる効果も奏する。
【図１】 ノアタイプのフラッシュメモリのアレイ構造
と、それに係るこの発明の動作条件を示す回路図であ
る。
と、それに係るこの発明の動作条件を示す回路図であ
る。
【図２】 この発明に係る図１の動作条件下でフラッシ
ュメモリセルにデータを書き込む状態と消去する状態を
概念的に図示する半導体の断面図である。
ュメモリセルにデータを書き込む状態と消去する状態を
概念的に図示する半導体の断面図である。
【図３】 ノアタイプのフラッシュメモリのアレイ構造
と、それに係る従来の動作条件を図示す回路図である。
と、それに係る従来の動作条件を図示す回路図である。
【図４】 従来技術に係る図３の動作条件下でフラッシ
ュメモリセルにデータを書き込む状態と消去する状態を
概念的に図示する半導体の断面図である。
ュメモリセルにデータを書き込む状態と消去する状態を
概念的に図示する半導体の断面図である。
１０…制御ゲート、２０…浮遊ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 株栄 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 (72)発明者 鄭 鍾倍 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 (72)発明者 李 種錫 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内
Claims (9)
- 【請求項１】 半導体基板のＮウェル内に形成されたＰ
ウェル上に形成されたフラッシュメモリのメモリセルを
書き込むに際して、 上記メモリセルの制御ゲートに負電位を加える段階と、 上記メモリセルのドレインに正電位を加える段階と、 上記ドレインに加えられた電位と同じかまたはそれより
低い電位を上記Ｐウェルに加える段階と、 上記Ｎウェルに電源電位を加える段階と、 上記メモリセルのソースを浮遊させる段階とを含んでな
り、 上記各段階は、上記に挙げた順序または任意の順序に遂
行されることを特徴とするフラッシュメモリの書込みお
よび消去方法。 - 【請求項２】 請求項１に記載のフラッシュメモリの書
込みおよび消去方法において、 上記制御ゲートに加える電位は、−８ボルトから−１１
ボルトの範囲内の電位であることを特徴とする方法。 - 【請求項３】 請求項１に記載のフラッシュメモリの書
込みおよび消去方法において、 上記ドレインに加える電位は、３ボルトから５ボルトの
範囲内の電位であることを特徴とする方法。 - 【請求項４】 半導体基板のＮウェル内に形成されたＰ
ウェル上に形成されたフラッシュメモリのメモリセルを
消去するに際して、 上記メモリセルの制御ゲートに正電位を加える段階と、 上記Ｐウェルに負電位を加える段階と、 上記Ｎウェルに電源電位を加える段階と、 上記メモリセルのソースに負電位を加えまたは浮遊させ
る段階を含んでなり、 上記各段階は、上記に挙げた順序または任意の順序に遂
行されることを特徴とするフラッシュメモリの書込みお
よび消去方法。 - 【請求項５】 請求項４に記載のフラッシュメモリの書
込みおよび消去方法において、 上記制御ゲートに加える電位は、８ボルトから−１１ボ
ルトの範囲内の電位であることを特徴とする方法。 - 【請求項６】 請求項４に記載のフラッシュメモリの書
込みおよび消去方法において、 上記Ｐウェルに加える電位は、約−４Ｖであることを特
徴とする方法。 - 【請求項７】 請求項４または６に記載のフラッシュメ
モリの書込みおよび消去方法において、 上記ソースに加える電位は、上記Ｐウェルに加える電位
から０ボルトの範囲内の電位であることを特徴とする方
法。 - 【請求項８】 請求項４に記載のフラッシュメモリの書
込みおよび消去方法において、 上記メモリセルのソースに負電位を加えまたは浮遊させ
る段階は、上記ソースを浮遊させる段階であることを特
徴とする方法。 - 【請求項９】 請求項４に記載のフラッシュメモリの書
込みおよび消去方法において、 上記メモリセルのソースに負電位を加えまたは浮遊させ
る段階は、ソースに負電位を加える段階およびソースを
浮遊させる段階の両方を含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P27850 | 1997-06-26 | ||
| KR1019970027850A KR100485356B1 (ko) | 1997-06-26 | 1997-06-26 | 플래시메모리셀 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166873A true JPH1166873A (ja) | 1999-03-09 |
Family
ID=19511520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18096698A Pending JPH1166873A (ja) | 1997-06-26 | 1998-06-26 | フラッシュメモリの書込みおよび消去方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5894438A (ja) |
| JP (1) | JPH1166873A (ja) |
| KR (1) | KR100485356B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052305A (en) * | 1997-08-30 | 2000-04-18 | Hyundai Electronics Industries Co., Ltd. | Erasing circuit for a flash memory device having a triple well structure |
| US6188604B1 (en) * | 1998-03-02 | 2001-02-13 | Amic Technology, Inc. | Flash memory cell & array with improved pre-program and erase characteristics |
| US6160737A (en) * | 1998-08-10 | 2000-12-12 | Aplus Flash Technology, Inc. | Bias conditions for repair, program and erase operations of non-volatile memory |
| TW457698B (en) * | 1998-12-02 | 2001-10-01 | Winbond Electronics Corp | Nonvolatile memory control circuit and control method thereof |
| JP3694422B2 (ja) * | 1999-06-21 | 2005-09-14 | シャープ株式会社 | ロウデコーダ回路 |
| US6240016B1 (en) * | 1999-12-17 | 2001-05-29 | Advanced Micro Devices, Inc. | Method to reduce read gate disturb for flash EEPROM application |
| JP3775963B2 (ja) * | 2000-02-02 | 2006-05-17 | シャープ株式会社 | 不揮発性半導体メモリ装置の消去方式 |
| US6418062B1 (en) * | 2001-03-01 | 2002-07-09 | Halo Lsi, Inc. | Erasing methods by hot hole injection to carrier trap sites of a nonvolatile memory |
| US6757198B2 (en) * | 2001-12-11 | 2004-06-29 | United Microelectronics Corp. | Method for operating a non-volatile memory |
| KR20040008526A (ko) * | 2002-07-18 | 2004-01-31 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 소거 방법 |
| KR100805838B1 (ko) * | 2006-08-10 | 2008-02-21 | 삼성전자주식회사 | 엑스아이피 플래시 메모리 장치 및 그 프로그램 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04255996A (ja) * | 1991-02-08 | 1992-09-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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