JPH0247039B2 - - Google Patents

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JPH0247039B2
JPH0247039B2 JP59273184A JP27318484A JPH0247039B2 JP H0247039 B2 JPH0247039 B2 JP H0247039B2 JP 59273184 A JP59273184 A JP 59273184A JP 27318484 A JP27318484 A JP 27318484A JP H0247039 B2 JPH0247039 B2 JP H0247039B2
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transistor
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Fujitsu Ltd
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    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置におけるワード線ドラ
イバ回路に関し、特にEPROMのロウデコーダと
メモリセルとの間に配置され、該EPROMへのデ
ータ書込み又は該EPROMからのデータ読出し
時、該ロウデコーダでデコードされた出力信号に
もとづいて、該メモリセルにつながる特定の選択
されたワード線に所定レベルの信号を供給するワ
ード線ドライバ回路の改良に関する。
〔従来の技術〕
第３図は、この種のワード線ドライバ回路とし
ての従来例の構成を示している。
該図中、T1乃至T7は何れもＮチヤンネル形の
MOSトランジスタであつて、T1，T3，T5および
T7はデプレツシヨン形（図中では●印を付して
いる）トランジスタであり、T6はそのスレツシ
ユホールド電圧を0Vとするトランジスタ（図中
では〇印を付している）であり、T2とT4はエン
ハンスメント形トランジスタである。
次に第３図をもとにして該ワード線ドライバ回
路の動作を説明する。
先ずEPROMからのデータ読出し時において
は、該ワード線ドライバ回路は、ロウデコーダで
デコードされた出力信号の立ち上りをするどく
し、そのようにして立ち上りをするどくされた所
定レベルの信号を対応するワード線に供給する機
能を奏する。このような機能は特にメモリの容量
が大きい場合、ロウデコーダの出力信号の立ち上
りをするどくして高速度でワード線を選択して高
速のデータ読み出しを可能とするために必要とさ
れる。
この場合の動作を具体的に説明すると、いま該
EPROMにおいて、図示されたワード線Wnを選
択するために、該ワード線Wnに対応するワード
線ドライバにおけるトランジスタT2およびT4の
各ゲートに入力されるデコーダ出力Onがロウレ
ベルになつたとする。なお該読出し時には、トラ
ンジスタT5のゲートに与えられる電位ｂは例え
ば5V、トランジスタT6のゲートに与えられる電
位ａは例えば0Vとされていて、これによりトラ
ンジスタT5はオン、トランジスタT6はオフとさ
れている。
一方、上記デコーダ出力Onがロウレベルにな
つたことにより、上記トランジスタT1とT2との
接続点N1の電位は反転されてハイレベルとなり、
次いで該ハイレベルの電位がそのゲートに入力さ
れるデプレツシヨン形トランジスタT3が導通す
ることにより、該トランジスタT3とT4との接続
点N2の電位もハイレベルとなる。この場合トラ
ンジスタT1とT2とでインバータを構成すること
によつてその接続点N1の電位もハイレベルとな
つているが、該トランジスタT1はそのソースと
ゲートとが接続されていて一定電流しか流し得な
いのに対し、上記トランジスタT3は、該接続点
N1に生ずるハイレベルの電位がそのゲートに加
えられることにより（このとき該トランジスタ
T3のソースすなわちN2点の電位は未だロウレベ
ルになつている）、比較的小型の（チヤネル巾／
チヤネル長が小さい）トランジスタとされていて
も、該トランジスタT1に比して大きな電流を流
すことができ、この大電流がトランジスタT5を
通して対応するワード線Wnに供給され、該ワー
ド線Wnにつながつている寄生容量のチヤージア
ツプを早め、該ワード線電位の立上りをするどく
して高速の読出しを可能にするものである。
ここで上記トランジスタT3を小型にする必要
性を更に説明すると、上記選択されたワード線に
つながるワード線ドライバに供給されるデコーダ
出力はロウレベルであるのに対し、非選択のワー
ド線につながるワード線ドライバに供給されるデ
コーダ出力はハイレベルとなつており、したがつ
て該非選択のワード線につながる各ワード線ドラ
イバにおける上記トランジスタT3に相当する各
デプレツシヨン形トランジスタには、トランジス
タT4を通してVcc（＋5V）からVss（0V）に向う
電流が常時流れ特にワード線ドライバの数が多い
場合それによる消費電力は無視できないものとな
る。
したがつてかかる消費電力を節約するためには
各ワード線ドライバにおける上記デプレツシヨン
形トランジスタをできるだけ小型なものとするこ
とが必要とされるのであるが、上述したワード線
ドライバーの構成（所謂プツシユプルドライバの
構成）によつて、該デプレツシヨン形トランジス
タを小型なものとした上で高速の読出しが行われ
る。
次に該EPROMへのデータ書込み時（プログラ
ム時）の動作を説明すると、いま該EPROMにお
いて図示されたワード線Wnが選択された場合に
は、該ワード線ドライバにおけるトランジスタ
T6のゲートに与えられる電位ａがVpp（例えば＋
20V）とされることにより、該ワード線Wnには
該Vppと該トランジスタT6のVth（スレツシユホ
ールド電圧）との差にほぼ等しい例えば20V近く
の電圧が供給され、それにより該ワード線Wnが
選択されてデータ書込みが行われる。なおこの書
込み時にはトランジスタT5のゲートに与えられ
る電位ｂは0Vとされ、一方該トランジスタT5の
ソースの電圧（N2点の電位）は該ワード線Wnが
選択されている（デコーダ出力がロウレベルとさ
れている）ことによつてVccとなつているため該
トランジスタT5はオフとなる。
また非選択のワード線につながるワード線ドラ
イバにおいては、該トランジスタT5に相当する
トランジスタのソースの電位（N2点に相当する
電位）は、対応するワード線が非選択とされてい
る（すなわちデコーダ出力がハイレベルとされて
いる）ことによつてほぼ0Vとなつており、した
がつて該トランジスタT5（デプレツシヨン形）は
オンとなる。すなわち該非選択のワード線ドライ
バにおいてはトランジスタT3，T4が導通してい
るとともに、該トランジスタT6，T7，T5を通る
電流も流れ該ワード線の電位をほぼ0Vとする。
なおトランジスタT7はそのゲートとソースと
を接続したデプレツシヨン形トランジスタであつ
て、該トランジスタT7を設けることにより、上
記トランジスタT6，T7，T5を通して流れる電流
を制限して消費電力の節約を図るとともに、ワー
ド線への接続点であるN3点の電位をほぼ0Vにま
で低下させるようにしている。
以上のようにして選択されたワード線につなが
る所定のメモリセルのみにデータの書込みが行わ
れる。この場合該メモリセルを構成するセルトラ
ンジスタのゲートには該ワード線から上述したよ
うにほぼ20Vの電圧が供給され、その間該セルト
ランジスタが通電してそのフローテイングゲート
には次第に電子が蓄積され、それによつて該デー
タの書込みが行われたセルトランジスタにおいて
は、そのスレツシユホールド電圧がプラス方向に
シフトする。その結果該EPROMからのデータ読
出し時に、該ワード線から供給される上記した
Vcc（例えば5V）の電圧によつては該データの書
込が行われたセルトランジスタは通電せず、した
がつてその通電の有無によつて該メモリセルにデ
ータの書込みが行われているか否かがセンスアン
プを通して読出される。
ところで一般にEPROMにおいては以上のよう
にして所定のメモリセルにデータの書込みが行わ
れた直後において、該所定のメモリセルに実際に
データが書込まれたかどうかがチエツクされる。
（このことを一般にプログラムベリフアイとい
う。）このようなチエツクは仮に不良のセルがあ
つた場合、該メモリセルにはデータの書込みが行
われないことがあるために必要とされる。
そしてかかるプログラムベリフアイ時には、該
選択されたワード線Wnの電位をそのデータ書込
時の電位（ほぼVppすなわち約20V）からVcc
（例えば5V）まで落とす必要がある。その理由は
データ書込みの際の20Vの電位のままでは該デー
タの書込みが行われたメモリセルも、該データの
書込みが行われなかつたメモリセルも同様に通電
して、上記したデータの書込みに相当するスレツ
シユホールド電圧のシフトが実際に行われたか否
かがチエツクできないからである。
かかる書込み終了後のチエツクすなわちプログ
ラムベリフアイ時には、トランジスタT6のゲー
トに加えられる電位ａを0V、トランジスタT5の
ゲートに加えられる電位ｂをVcc（＋5V）として
これら各ゲートに加えられる電位をデータ読出し
時と同じ状態にする。これによつてトランジスタ
T6はオフとなり、一方トランジスタT5はオンと
なつてワード線Wnに蓄積された電荷はトランジ
スタT5，T3を通つてVccに向つて流れこれによ
つて該ワード線Wnの電位を20Vから次第にVcc
（例えば5V）まで落とす。
この場合トランジスタT3についてみると、そ
のゲート電位すなわちN1点の電位はVccである
のに対し、そのソース（この場合トランジスタ
T3に流れる電流の向きはデータ読出し時と反対
になつていることから、トランジスタT3のソー
スはデータ読出し時にはN2点側であるのに対し
プログラムベリフアイ時にはVcc側に移る）の電
位もVccであつて該トランジスタT3はゲートソ
ース間の電位が0Vの状態で動作しており、しか
も前述したように該トランジスタT3は消費電力
を節約する必要上小型（チヤンル巾／チヤネル長
が小さい）のものとされていることもあつて、上
述したデータ読出しのときほど大電流を流しえな
い状態になつている。
更に該トランジスタT3はそのソースの電位が
Vccであることによつて、該ソースの電位に対し
基板電位（0V）が負となつており、したがつて
所謂バツクバイアス効果によつて該トランジスタ
T3のスレツシユホールド電圧が正方向に上昇し、
所謂エンハンスメント形の特性に近づくため、該
トランジスタT3の通電能力は一層低下すること
になる。特に現在主流となりつつある高速プログ
ラムのようにVccを高くしてプログラムベリフア
イを行うような場合には、規定時間内にワード線
をVccまで落とすことが益々困難となり、データ
書込み終了後プログラムベリフアイを行うまでに
長時間を要し不良を生ずるおそれもあるという問
題点があつた。
〔発明が解決しようとする問題点〕
本発明は上記問題点にかんがみなされたもの
で、上記デプレツシヨン形トランジスタT3と並
列に少くとも0V以上のスレツシユホールド電圧
を有するトランジスタを接続し、該トランジスタ
をプログラムベリフアイ時のみ導通させるという
着想にもとづいて、上記デプレツシヨン形トラン
ジスタT3を小型のままとして、非選択のワード
線ドライバを含むドライバ回路全体で消費される
電力を特に増大させることなく、しかも上記した
データ書込み終了直後のプログラムベリフアイを
容易に行うことができるようにしたものである。
〔問題点を解決するための手段〕
本発明によれば、対応するワード線が選択され
て該ワード線につながる所定のメモリセルにデー
タが書き込まれる時に書込用直流電源から該ワー
ド線に書込電圧を与える第１の回路と、該メモリ
セルへのデータ書込み直後に行われるプログラム
ベリフアイ時に該ワード線側から読出し動作用の
直流電源に向う電流が流れる第２の回路とをそな
え、該第２の回路には、デプレツシヨン形トラン
ジスタ（第１図におけるトランジスタT3に相当）
と、該デプレツシヨン形トランジスタに並列に接
続された少くとも0V以上のスレツシユホールド
電圧を有するトランジスタであつて該データ書込
み直後において該プログラムベリフアイに移行す
る時のみ導通するもの（第１図におけるトランジ
スタT8に相当）とを具備することを特徴とする、
半導体記憶装置におけるワード線ドライバ回路が
提供される。
〔作用〕
上記構成によれば、EPROMに対するデータ書
込み終了直後に行われる書込みチエツク（プログ
ラムベリフアイ）時においては、該デプレツシヨ
ン形トランジスタT3と該トランジスタT3に並列
に接続されたトランジスタT8とが同時に導通し
て、データ書込み時にワード線に蓄えられた電荷
が該並列接続された２つのトランジスタを通して
直流電源側に流れ、これによつてデータ書込み時
における該ワード線の電位を規定時間内にデータ
読出し時における電位まで低下させ、直ちにプロ
グラムベリフアイを行うことが可能になる。
すなわち該デプレツシヨン形トランジスタT3
は上述したように消費電力節約の必要上小型のも
のとされており、更にプログラムベリフアイ時に
はそのゲート・ソース間電圧が０になることおよ
び前述したバツクバイアス効果によつて、かかる
プログラムベリフアイ時には通常のデータ読出し
時ほど大電流を流しえない状態となつているが、
上記トランジスタT8を該デプレツシヨン形トラ
ンジスタT3と並列に接続することにより、プロ
グラムベリフアイ時にワード線側から直流電源側
に向つて大電流を流しうる状態とし、これによつ
てデータ書込み終了直後のプログラムベリフアイ
が容易に行われる。
しかも該トランジスタT8は0V以上のスレツシ
ユホールド電圧を有しているため通常のデータ読
出し時においては、該トランジスタT8は導通す
ることがなく、したがつてデータ読出し時におけ
る消費電力の増大をもたらすことはない。
〔実施例〕
第１図は本発明の１実施例としてのワード線ド
ライバ回路を示すもので、上述した第３図に示さ
れる従来例と相違する点は、該従来例の回路にお
けるデプレツシヨン形トランジスタT3と並列に、
すなわち直流電源VccとN2点との間に、そのス
レツシユホールド電圧を0VとするＮチヤンネル
トランジスタT8が接続されている点である。な
お該トランジスタT8のゲートは該N2点に接続さ
れている。
そしてプログラムベリフアイ時には、上記従来
例の回路と同様に、トランジスタT6のゲートに
加えられる電位ａを0V、トランジスタT5のゲー
トに加えられる電位ｂをVcc（＋5V）としてトラ
ンジスタT6をオフとし、一方トランジスタT5を
オンとする。その際ワード線Wnに蓄積された電
荷はトランジスタT5を通り、次いで該トランジ
スタT3およびT8の並列回路を通つて直流電源
Vcc側に流れる。
この場合前述したように該デプレツシヨン形ト
ランジスタT3は、非選択のワード線ドライバを
含むドライバ回路全体で消費される電力を節約す
る必要上、小型のものとされており、更にプログ
ラムベリフアイ時にはそのゲートおよびソース電
位がともにVccとなつてその電位差が０となつて
いることおよび前記バツクバイアス効果が発生す
ることによつて大電流を流しえない状態となつて
いるのであるが、本発明では特に上記トランジス
タT8を設けることによりプログラムベリフアイ
時にワード線側からVcc側（この場合トランジス
タT8のソースはVcc側となつており、そのゲー
ト・ソース間には所定の電位差を生ずる）に向つ
て大電流を流すことができ、したがつて上記トラ
ンジスタT3を小型のままとしても、データ書込
み終了後規定時間内に確実にワード線の電位を
Vccまで低下させ、直ちにプログラムベリフアイ
を行うことができる。
しかも該トランジスタT8のスレツシユホール
ド電圧は0Vとされているため通常のデータ読出
し時、すなわち対応するワード線が選択されてい
るか又は非選択であるかに応じて、Vcc側からト
ランジスタT3およびN2点を通つてワード線側へ
又はVss側への電流が流れる時には、該トランジ
スタT8はそのゲート・ソース間電圧が０となつ
ていて導通することがなく、したがつてデータ読
出し時に該トランジスタT8によつて消費電力の
増大を招くことはない。したがつて該トランジス
タT8を特に小型のものとすることを考慮する必
要はなく、このようなトランジスタT8を設ける
ことによつて上述したようにプログラムベリフア
イ時に大電流を流すことができるのである。
なお上記実施例ではトランジスタT8のスレツ
シユホールド電圧を0Vとしているが、上述した
ようなデータ読出し時における導通をなくすため
には該スレツシユホールド電圧を少くとも0V以
上とすればよく、したがつてプログラムベリフア
イ時に必要とされる電流値によつては、0V以上
のスレツシユホールド電圧を有するエンハンスメ
ント形とすることもできる。
また第２図は本発明の第２実施例としてのワー
ド線ドライバ回路を示すもので、上記トランジス
タT8のゲートがN3点に接続される回路が示され
る。この場合にも該トランジスタT8がデータ書
込み後に行われるプログラムベリフアイ時に通電
してワード線の電位を規定時間内にVccまで低下
させて直ちにプログラムベリフアイを行うことを
可能にし、一方通常のデータ読出し時には導通す
ることがなく消費電力の増大をもたらさないこと
は上記第１図の場合と同様である。
〔発明の効果〕
本発明によれば、非選択のワード線ドライバを
含むドライバ回路全体で消費される電力を節約し
たままで、データ書込み終了直後のプログラムベ
リフアイをその規定時間内に確実に行うことがで
きる。
【図面の簡単な説明】
第１図は、本発明の１実施例としてのワード線
ドライバ回路を示す回路図、第２図は、本発明の
他の実施例としてのワード線ドライバ回路を示す
回路図、第３図はこの種のワード線ドライバー回
路の従来例を示す図である。 （符号の説明）、T1，T3，T5，T7……デプレ
ツシヨン形Ｎチヤンネルトランジスタ、T6，T8
……スレツシユホールド電圧を0VとするＮチヤ
ンネルトランジスタ、T2，T4……エンハンスメ
ント形Ｎチヤンネルトランジスタ。

Claims (1)

    【特許請求の範囲】
  1. １ 対応するワード線が選択されて該ワード線に
    つながる所定のメモリセルにデータが書き込まれ
    る時に書込用直流電源から該ワード線に書込電圧
    を与える第１の回路と、該メモリセルへのデータ
    書込み直後に行われるプログラムベリフアイ時に
    該ワード線側から読出し動作用の直流電源に向う
    電流が流れる第２の回路とをそなえ、該第２の回
    路には、デプレツシヨン形トランジスタと、該デ
    プレツシヨン形トランジスタに並列に接続された
    少くとも0V以上のスレツシユホールド電圧を有
    するトランジスタであつて該データ書込み直後に
    おいて該プログラムベリフアイに移行する時のみ
    導通するものとを具備することを特徴とする、半
    導体記憶装置におけるワード線ドライバ回路。
JP59273184A 1984-12-26 1984-12-26 半導体記憶装置におけるワ−ド線ドライバ回路 Granted JPS61151898A (ja)

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JP59273184A JPS61151898A (ja) 1984-12-26 1984-12-26 半導体記憶装置におけるワ−ド線ドライバ回路
EP85115826A EP0186054B1 (en) 1984-12-26 1985-12-12 Semiconductor memory device having improved write-verify operation
DE8585115826T DE3578989D1 (de) 1984-12-26 1985-12-12 Halbleiterspeichergeraet mit schreibepruefoperation.
KR1019850009571A KR900003932B1 (ko) 1984-12-26 1985-12-19 개량된 기입확인 동작 반도체 메모리장치
US06/810,633 US4737936A (en) 1984-12-26 1985-12-19 Semiconductor memory device having improved write-verify operation

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Application Number Priority Date Filing Date Title
JP59273184A JPS61151898A (ja) 1984-12-26 1984-12-26 半導体記憶装置におけるワ−ド線ドライバ回路

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Publication Number Publication Date
JPS61151898A JPS61151898A (ja) 1986-07-10
JPH0247039B2 true JPH0247039B2 (ja) 1990-10-18

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Country Status (5)

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EP (1) EP0186054B1 (ja)
JP (1) JPS61151898A (ja)
KR (1) KR900003932B1 (ja)
DE (1) DE3578989D1 (ja)

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