KR900003932B1 - 개량된 기입확인 동작 반도체 메모리장치 - Google Patents

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내용 없음.

Description

개량된 기입확인 동작 반도체 메모리장치
제 1 도는 종래의 EPROM을 구성하는 워드라인 구동기 및 메모리셀 어레이를 포함하는 반도체 메모리장치의 구성을 나타내는 회로도.
제 2 도는 본 발명의 일실시예에 의한 반도체 메모리장치내의 워드라인 구동기의 구성을 나타내는 회로도.
제 3 도는 본 발명의 다른 실시예에 의한 워드라인 구동기의 구성을 나타내는 회로도.
제 4 도는 본 발명의 또 다른 실시예에 의한 워드라인 구동기의 구성을 나타내는 회로도.
본 발명은 반도체 메모리장치에 관한것으로, 특히 구동기가 전기적으로 프로그램 가능 판독메모리(EPROM)를 구성하는 메모리셀 어레이와 로우 디코오더들간에 배치되어 있어 데이타가 EPROM를 구성하는 메모리셀 어레이내의 선택된 워드라인에 연결된 예정된 메모리셀내로 기입 또는 그로부터 독출될때 로우 디코오더들로부터 출력된 신호들에 의해 메모리셀어레이에 연결된 선택된 워드라인에 예정된 레벨을 갖는 신호를 공급할 수 있는 반도체 메모리장치내의 워드라인 구동기의 개량에 관한 것이다.
일반적으로, EPROM에서, 워드라인 구동기는 데이타가 선택된 워드라인에 연결된 예정된 메모리 셀내로 기입될때 로우 디코오더들로부터 출력된 신호들에 의해 선택된 워드라인으로 기입모드용 d.c. 전원으로부터 예를들어 d.c. 20볼트의 기입전압을 공급한다. 따라서 상기 기입전압은 EPROM내의 메모리셀을 구성하는 셀 트랜지스터의 제어 게이트에 선택된 워드라인을 통하여 공급된다.
이 기간동안(즉, 기입모드시) 전류는 예정된 데이타 예, "0"이 예정된 메모리 셀내로 기입될때 기입회로로부터 상기 셀 트랜지스터를 통하여 흘러 전자들이 상기 셀 트랜지스터의 제어 게이트에 기입전압을 공급함에 의해 상기 셀 트랜지스터의 부유 게이트내에 점진적으로 축적된다.
그러므로, 예정된 데이타 예를들어, "0"이 기입된 셀 트랜지스터에서 그 셀 트랜지스터의 임계전압의 값은 증가된다. 결과적으로, 만일 데이타 예를들어 "0"이 메모리셀내에 기입됐을 경우, 대응하는 셀 트랜지스터는 데이타가 셀 트랜지스터로부터 독출될 예정일때에 예, d.c. 5볼트의 독출모드용 전압이 선택된 워드라인을 통하여 그 셀 트랜지스터의 제어 게이트로 공급된다고 할지라도 도통되지 않는다.
이와 대조적으로, 만일 예정된 데이타 예를들어 "1"이 예정된 메모리셀내로 기입될 예정일 경우, 상술한 전자들은 상술한 부유게이트내에 축적되지 않으므로 셀 트랜지스터의 임계전압값은 변동되지 않는다. 결과적으로, 데이타 예를들어 "1"이 메모리 셀내로 기입됐을때 대응 셀 트랜지스터는 메모리 셀로부터의 독출데이타를 출력시키도록 선택된 워드라인을 통하여 셀 트랜지스터의 제어게이트로 독출모드용 전압레벨을 공급받으므로 도통된다.
따라서, 각 메모리셀내로 기입된 데이타 종류 즉, "0" 및 "1"은 대응셀 트랜지스터가 독출모드에서 도통하는지 여부를 검출하여 감지증폭기를 통해 메모리 셀로부터 독출될 수 있다.
또한 EPROM에서, 각 메모리 셀에 대한 상술한 기입공정(프로그래밍)이 완료된 후, 정확한 데이타가 대응 메모리 셀내로 기입됐는지 여부를 판정하도록 검사가 행해진다. 이 검사는 일반적으로 "프로그램 확인"으로서 알려져 있다. 그러한 검사는 필수적이다. 왜냐하면 만일 메모리 셀들중 몇개가 결함이 있을 경우 부정확한 데이타가 그 메모리 셀들에 기입될 우려가 있기 때문이다.
이와 관련하여, 프로그램이 확인됐을때 기입모드 레벨(예, 20볼트)로부터 독출모드 레벨(예, 5볼트)로 선택된 워드라인의 전압레벨을 감소시켜야 한다.
상기 설명과 같이, 만일 기입모드의 전압레벨이 프로그램이 확인되는 동안 그대로 유지될 경우 데이타 "0" 또는 "1"이 기입된 셀 트랜지스터들이 프로그램이 확인될 때와 동일하게 시행하므로 결과적으로 예정된 데이타(예,"0")가 기입된 셀 트랜지스터의 임계전압이 상술한 바와같이 실제로 변경되었는지 여부를 검사하는 것이 불가능하다.
종래 기술에서는 각 메모리 셀에 대한 기입공정이 완료된후 예정된 단시간내에 기입모드 레벨(예, 20볼트)로부터 프로그램 확인 모드 레벨(예, 5볼트)로 선택된 워드라인의 전압레벨을 감소시키는 것이 어렵다.
그러므로, 종래 기술에서는 각 메모리셀에 대한 기입공정이 완료된 후 각 메모리 셀내로 기입된 프로그램을 정확히 확인하는데 예정된 장시간이 필요하다는 문제점이 발생된다. 결과적으로 각 메모리셀에 대한 기입공정이 완료된 후 예정된 단시간내에 만일 각 메모리셀내로 기입된 프로그램이 확인된다면 각 메모리셀내로 기입되는 프로그램을 정확히 확인하는 것이 불가능하게 되므로 결국 이 메모리셀들이 실제로 양호한 상태의 셀들이라 할지라도 몇개의 메모리 셀들이 결함셀들인 것으로 판정될 수도 있다.
본 발명은 상술한 문제를 고려하여 제조된 것으로 본 발명의 목적은 비선택된 워드라인들에 연결된 워드라인 구동기를 포함하여 모든 워드라인 구동기들내에서 소모되는 전력을 증가시킴이 없이 각 메모리 셀에 대한 기입공정이 완료된 후 예정된 단시간내에 각 메모리셀내로 기입된 프로그램을 정확하게 확인하는데 있다.
상기 목적을 달성하기 위해 본 발명에 의하면 로우 디코오더 워드라인 구동기들, 워드라인들, 메모리셀들, 기입모드용 전원수단 그리고 판독모드용 전원수단을 포함하되, 워드라인 구동기들중 하나는 예정된 데이타가 선택된 워드라인에 연결된 메모리 셀들중 하나에 기입될때 기입모드용 d.c. 전원수단으로 부터 로우 디코오더들에 의해 선택된 워드라인들중 하나에 기입전압을 공급하기 위한 제 1 회로와, 예정된 데이타가 메모리셀들중 하나에 기입된 후 예정된 데이타가 확인될 때 선택된 워드라인으로부터 독출모드용 d.c. 전원수단으로 전류를 공급하기 위한 제 2 회로를 포함하며, 제 2 회로는 공핍형 트랜지스터에 병렬로 연결된 공핍형 트랜지스터와 일방향 도전소자를 포함하며, 그에 의해 일방향도전소자는 예정된 데이타가 메모리셀들중 하나에 기입된 후 메모리 셀들중 하나에 기입된 예정된 데이타가 즉시 확인될 수 있도록 도전되는 반도체 메모리장치가 제공된다.
따라서, 본 발명에 의하면, 선택된 워드라인의 전압레벨이 기입모드 레벨로부터 프로그램 확인 모드 레벨로 변동될때 공핍형 트랜지스터와 그 공핍형 트랜지스터에 병렬로 연결된 일방향 도전소자는 양자 함께 도통되어 결국 기입모드동안 선택된 워드라인내에 충전된 전하들은 상기 공핍형 트랜지스터 뿐만 아니라 상기 일방향 도전소자를 통하여 독출모드용 d.c. 전원으로 신속하게 방전될 수 있다.
따라서, 예정된 단시간내에 기입모드 레벨로부터 프로그램 확인 모드 레벨로 선택된 워드라인의 전압레벨을 감소시켜서 각 메모리 셀용 기입공정이 완료된 후 즉시 프로그램을 정확하게 확인하는 것이 가능하다.
또한 선택된 워드라인의 전압레벨이 기입모드 레벨로부터 프로그램 확인 모드 레벨로 변동될때(즉, 도전소자가 독출모드시에 도통하지 않을때)만 일방향 도전소자가 도통하기 때문에 독출모드시 워드라인 구동기들에 의해 소비되는 전원의 증가를 방지하는 것이 가능하다.
이하 도면을 참조하여 본 발명의 상세한 설명을 상세히 설명하면 다음과 같다.
제 1 도는 종래의 EPROM를 구성하는 워드 라인 구동기들과 메모리셀 어레이를 포함하는 반도체 메모리장치의 구성과 본 발명의 배경을 명확히 하기 위해 상기 반도체 메모리장치에 관한 설명을 나타내는 회로도이다.
제 1 도를 참조하면, 로우 어드레스 신호들 Ao내지 An은 어드레스 버퍼들 1에 입력되며, 각 어드레스 버퍼들 1은 한쌍의 내부 로우 어드레스 신호들 Ao,
Figure kpo00002
신호 Ao의 반전신호) 내지 An,
Figure kpo00003
(신호 An의 반전신호)를 출력시키며 또한 이 내부 로우 어드레스 신호들을 로우 디코오더들 2로 공급시킨다. 마찬가지로, 컬럼 어드레스 신호들 Ao내지 An은 어드레스 버퍼들 1'에 입력되며, 또한 각 어드레스 버퍼들 1'은 한쌍의 내부 컬럼 어드레스 신호들
Figure kpo00004
내지
Figure kpo00005
은 어드레스 버퍼들 1'에 입력되며, 또한 각 어드레스 버퍼들 1'은 한쌍의 내부 컬럼 어드레스 신호들
Figure kpo00006
을 출력시키며 또한 이 내부 컬럼 어드레스 신호들을 컬럼 디코오더들 2'에 공급시킨다.
로우 디고오더들 2는 예정된 워드라인(예,WLo)을 선택하여 선택신호(예, 저레벨신호)를 선택된 워드라인 WLo에 연결된 워드라인 구동기 30에 공급하며 또한 내부 로우 어드레스 신호들 Ao,
Figure kpo00007
내지 An,
Figure kpo00008
의 레벨에 의해 고레벨 신호를 비선택된 워드라인들(예,WL1)에 연결된 나머지 워드라인 구동기들에 공급한다. 선택된 워드라인 WLo는 메모리 셀 어레이 4내의 셀 트랜지스터들(COO,Co1,…………)의 각 제어 게이트DP 연결된다. 마찬가지로, 비선택 워드라인 WL1은 메모리 셀 어레이 4내의 셀 트랜지스터들(C10, C11,············)의 각 제어 게이트에 연결된다. 또한 나머지 워드라인들 각각은 메모리 셀 어레이 4내의 대응 셀 트랜지스터들의 제어 게이트에 연결되어 있다.
컬럼 디코오더들 2'는 예정된 비트라인(예, BLo)을 선택하여 선택신호(예, 고레벨신호)를 선택된 비트라인 BLo에 연결된 전송게이트 트랜지스터 TSO의 게이트에 공급하고 또한 저레벨신호를 내부 컬럼 어드레스 신호들의 레벨에 따라 비선택된 비트 라인들(예, BL1)에 연결된 나머지 전송게이트 트랜지스터들(예, Ts1)의 게이트들에 공급해준다.
로우 디코오더들 2로부터 선택신호가 선택된 워드라인 WLo에 연결된 워드라인 구동기 30에 입력될때, 예를들어 워드라인 구동기 30은 예정된 전압레벨을 워드라인 WLo에 공급해 준다. 이와관련하여, 워드라인구동기로부터 선택된 워드라인으로 공급되는 전압레벨은 데이타가 기입회로 5를 통하여 메모리셀 어레이 4내의 예정된 셀 트랜지스터(예, Coo)내로 기입되려고 할때 예를들어 20볼트의 값에 세트된다. 이와 대조적으로 전압레벨은 예정된 셀 트랜지스터내로 기입된 데이타가 감지증폭기 6을 통하여 독출되려고 할때 예를들어 5볼트의 값에 제트된다.
메모리 셀 어레이 4내에는 예정된 수의 셀 트랜지스터들(Coo, Co1, C10,C11,…………)이 워드라인들(WLo, WLi,…………)파 비트라인들(BL0, BLl,…………)에 의해 형성되는 교차점들에 배열된다. EPROM(예 Coo)내에서 메모리 셀을 구성하는 각 셀 트랜지스터는 상술한 제어 게이트이외에 부유 게이트(제 1 도에서 점선으로 보임)를 갖고 있다.
제 1 도에는 종래 기술에 적합한 워드라인 구동기 30의 구성이 상세히 나타나 있다.
제 1 도에 보인 바와같이, N-채널형 MOS 트랜지스터들 T1내지 T7은 워드라인 구동기 30내에 제공된다. 이 트랜지스터들중에서 T1, T3, T5및 T7은 공핍형 트랜지스터들(도면에서, 기호 "·"로 나타냄)이고, 0볼트의 임계전압은 트랜지스터 T6(도면에서 0볼트의 임계전압을 갖는 트랜지스터는 기호 "0"로 나타냄)에세트된다. 트랜지스터들, T2와 T4는 고양형 트랜지스터들이다.
EPROM내의 예정된 메모리셀내로 기입된 데이타가 예정된 메모리 셀로부터 독출되려고 할때 선택워드라인에 연결된 워드라인 구동기는 대응 로우 디코오더의 출력신호를 반전시켜서 발생되는 선택신호의 상승을 첨예화하고 또한 예정된 레벨(즉, 예 5볼트의 독출 모드 레벨)을 갖는 이 첨예화된 선택신호를 선택된 워드라인에 공급하도록 동작한다.
이 동작은 워드라인의 용량이 클때조차 고속으로 예정된 워드라인을 선택하여 고속으로 예정된 메모리 셀내로 기입된 데이타를 독출시키는데 필수적이다.
제 1 도에서, 워드라인 WLo가 선택될때 선택된 워드라인 WLo에 연결된 워드라인 구동기 30내의 트랜지스터들 T2와 T4의 게이트들에 공급되는 대응 로우 디코오더의 출력레벨은 낮아지게 된다. 이와 관련하여, 데이타가 예정된 메모리셀로부터 독출되려고 할때 트랜지스터 T5의 게이트에 공급되는 전압레벨 Q와 트랜지스터 T6외 게이트에 공급되는 전압레벨 P는 예를들어 5볼트의 값과 예를들어 0볼트의 값에 각각 세트된다. 따라서, 트랜지스터는 T5는 도통되고, 트랜지스터 T6는 차단된다.
또한 트랜지스터들 T2와 T4의 각 게이트에 공급되는 대응 로우 디코오더의 상기 출력레벨은 트랜지스터들 T1과 T2로 구성된 반전회로에 의해 반전된다. 그러므로, 트랜지스터들 T1과 T2간의 연결지점 N1의 전압레벨은 대응 워드라인 WLo이 선택될때 고가 된다. 결과적으로, 상기 고전압 레벨이 공급되는 게이트를 갖는 공핍형 트랜지스터 T3는 도통되어 트랜지스터 T3와 T4간의 연결점 N2의 전압레벨은 고가된다. 비록연결점 N1의 전압레벨 역시 고가 됐다 할지라도 예정된 정전류만이 공통으로 연결된 소오스와 게이트를 갖는 트랜지스터 T1을 통하여 호른다. 이와 대조적으로, 비록, 트랜지스터 T3의 사이즈가 작아지도록(즉, 트렌지스터 T3의 채널폭과 길이의 비가 작도록 설계됨) 설계한다 할지라도, 연결지점 N1에 연결되는 트랜지스터 T3의 게이트에 고전압 레벨을 공급해줌으로써 독출모드 Vcc용 전원으로부터 선택된 워드라인 WLo로 트랜지스터들 T3와 T5를 통하여 흐르는 전류가 트랜지스터 T1을 통하여 호르는 정전류보다 더 크도록 하는 것이 가능하다.
따라서, 워드라인 WLo의 전압 레벨의 상승을 첨예화함으로써 대응 워드라인 WLo와 연관된 표유용량을 충전시켜 워드라인 WLo의 전압레벨을 독출모드 레벨로 고속으로 상승시키는 것이 가능하다.
상술한 바와같이, 선택된 워드라인에 연결된 워드라인 구동기에 공급되는 로우 디코오더들 2의 출력레벨은 낮으며, 반대로, 비선택 워드라인들에 연결된 워드라인 구동기들에 공급되는 로우 디코오더들 2의 출력레벨은 높다. 그러므로, 비선택된 워드라인들에 연결되는 워드라인 구동기들내에는 전류가 독출모드 Vcc(예, 5볼트)용 전원으로부터 트랜지스터들 T3와 T4를 통하여 항상 흐른다. 그러므로, 상기 전류로부터 야기되는 전력소모는 특히 워드라인들에 연결된 워드라인 구동기들의 수가 많을때 비교적 크다. 따라서, 상술한 전력소모를 줄이기 위해서는 가능한한 상기 공핍형 트랜지스터 T3의 사이즈(체널폭과 길이의 비)를 작게 설계하는 것이 바람직하다.
워드라인 WLo가 예정된 메모리셀 내로 데이타를 기입시키도록 선택될때 워드라인 구동기 30내의 트랜지스터 T6의 게이트에 공급되는 전압레벨 P는 Vpp레벨(예, 20볼트)로 세트되므로 워드라인 WLo에 공급되는 기입모드 레벨은 트랜지스터 T6의 임계전압과 상기 Vpp 레벨간의 차이값 즉, 약 20볼트와 거의 동일하게 된다. 또한 트랜지스터 T5의 게이트에 공급되는 전압레벨 Q는 0볼트에 제트된다. 이때에, 트랜지스터 T5의 소오스 레벨(연결점 N2의 전압레벨)은 워드라인 WLo가 선택될때 Vcc와 거의 동일하게 되어(워드라인구동기 30에 공급되는 대응 로우 디코오더의 출력레벨이 낮아짐), 결국 트랜지스터 T5는 차단된다.
이와 대조적으로, 비선택된 워드라인들에 연결되는 워드라인 구동기들내에서 대응워드라인 구동기들에 공급되는 로우디코오더들의 출력레벨은 높아지고, 트랜지스터 T5의 소오스레벨(연결지점 N2의 전압레벨)은 약 0볼트로 낮아져(트랜지스터 T4는 도통됨), 결국 공핍형 트랜지스터 T5는 도통된다. 즉, 비선택된 워드라인 구동기들내에는 전류가 트랜지스터 T3및 T4뿐만 아니라 T6, T7및 T5를 통해 흐르므로 결국 비선택된 워드라인들의 전압레벨은 거의 0볼트가 된다.
이와 관련하여, 공핍형 트랜지스터 T7의 게이트와 소오스가 공통으로 연결되기 때문에 트랜지스터 T6, T7및 T5를 통해 흐르는 전류는 제한되므로 전력소모는 작아지고 비선택된 워드라인에 연결된 지점 N3의 전압레벨은 약 0볼트로 감소된다.
상술한 바와같이, 데이타가 선택된 워드라인(예, WLo)에 연결되는 예정된 메모리 셀(예, 설 트랜지스터 Coo에 의해 구성됨)내로 기입되려고 할때 예, d.c. 20볼트의 기입전압은 기입 모드 Vpp용 전원으로부터 셀트랜지스터 Coo의 제어 게이트로 선택된 워드라인 WLo를 통하여 공급된다. 이 기간동안, 즉, 기입모드시에, 예정된 데이타 예, "0"이 상기 셀 트랜지스터 Coo내로 기입되려고 할때 기입회로 5로부터 셀 트랜지스터 Coo를 통하여 전류가 흐르므로 셀 트랜지스터 Coo의 제어 게이트에 상기 기입전압이 공급됨으로써 셀 트랜지스터 Coo의 부유 게이트내에 전자들이 축적된다.
그러므로, 예정된 데이타 예, "0"이 기입되는 셀 트랜지스터 Coo내에서 셀 트랜지스터 Coo의 임계전압의 값은 증가된다.
결과적으로, 만일 데이타 "0"이 예정된 셀 트랜지스터(예, Coo)내에 기입됐을 경우, 대응 셀 트랜지스터(예, Coo)는 만일 독출모드 Vcc용 전압레벨(예, 5볼트)이 예정된 셀 트랜지스터의 제어 게이트로 선택된 워드라인을 통하여 공급될 경우조차 데이타가 셀 트랜지스터로부터 독출되려고 할때 도통되지 않는다.
이와 대조적으로, 만일 데이타 "1"이 예정된 셀 트랜지스터내로 기입됐을 경우, 대응 셀 트랜지스터는 독출모드용 전압레벨을 선택된 워드라인을 통하여 셀 트랜지스터의 제어 게이트로 공급받음으로써 도통되어 예정된 셀 트랜지스터로부터 독출된 데이타를 출력시킨다. 따라서, 상술한 바와같이 각 메모리셀내로 기입된 데이타의 종류 즉, "0"과 "1"은 대응 셀 트랜지스터가 독출모드시에 도통되는지 여부를 검출함에 의해 메모리 셀 어레이 4내의 각 메모리 셀로부터 감지증폭기 6을 통해 독출될 수 있다.
또한 EPROM에서, 각 메모리셀에 대한 상술한 기입공정(프로그래밍)이 완료된 후 정확한 데이타가 각 메모리셀내로 기입이 되었는지 여부(즉 프로그램 확인)의 검사가 수행되며, 또한 이 프로그램 확인모드시에 상술한 바와같이 기입모드레벨(예, 20볼트)로부터 독출모드레벨(예, 5볼트)로 선택된 워드라인의 전압레벨을 감소시켜줄 필요가 있다.
따라서, 예정된 데이타가 예정된 메모리 셀내로 기입된 후 프로그램이 확인될때 트랜지스터 T6의 게이트에 공급되는 전압레벨 P는 0볼트로 세트되며, 트랜지스터 T5의 게이트에 공급되는 전압레벨 Q는 Vcc레벨(예, 5볼트)로 세트된다. 즉, 프로그램 확인 모드시에 선택된 워드라인에 연결되는 워드라인 구동기내의 트랜지스터들 T5와 T6의 각 게이트에 공급되는 전압레벨은 보통 데이타가 메모리 셀로부터 독출될때 세트되는 전압레벨로 세트된다.
따라서, 기입모드로부터 프로그램 확인모드로 변동될시에 트랜지스터 T6는 차단되고, 트랜지스터 T5는 도통되므로 결과적으로, 기입모드동인 대응워드라인내에 충전되는 전하들은 트랜지스터들 T5와 T3을 통하여 선택된 워드라인으로부터 전원 Vcc로 방전된다. 따라서, 선택된 워드라인의 전압레벨은 Vpp 레벨(예, 20볼트)로부터 Vcc 레벨(예, 5볼트)로 점진적으로 강하한다.
이때에, 트랜지스터 T3의 게이트 레벨(즉, 연결점 N1의 전압 레벨)은 트랜지스터 T3의 전원레벨(즉,Vcc 레벨)과 거의 동일하다. 이와관련하여, 기입모드로부터 프로그램 확인모드로 변경될시에 트랜지스터 T3를 통하여 흐르는 전류의 방향은 데이타가 메모리셀로부터 돌출될때 트랜지스터 T3을 통하여 흐르는 전류의 반대이다. 따라서, 트랜지스터 T3의 소오스는 독출모드시예 연결지점 N2측에 그리고 프로그램 확인 모드시에 전원 Vcc 측에 있다.
결과적으로, 기입모드로부터 프로그램 확인모드로 변경될시 트랜지스터 T3의 게이트와 소오스간의 전압차는 없다. 또한 상술한 바와같이 트랜지스터 T3의 사이즈(즉, 트랜지스터 T3의 체널폭과 기장의 비)는 작게 설계되므로 워드라인 구동기들내에서 발생되는 전력소모는 작아진다. 그러므로, 기입모드로부터 프로그램 확인모드로 변경시 독출모드시에 트랜지스터 T3를 통해 흐르는 전류와 같은 큰 전류가 트랜지스터 T3를 통하여 흐르지 못한다.
또한 이때에 트랜지스터 T3의 전원레벨은 Vcc 레벨이므로 기판의 전압레벨(0볼트)는 전원레벨에 비해 음의 값이 된다.
결과적으로 트랜지스터 T3의 임계전압같은 소위 말하는 "백바이어스 효과(back bias effect)"로 인해 증가되어 트랜지스터 T3의 특성이 고양형 트랜지스터의 특성으로 변동하게 되므로 그에 의해 트랜지스터 T3를 통하여 흐르는 전류 또한 감소된다.
그러므로, 종래 기술에서는 각 메모리셀에 대한 기입공정이 완료된 후 예정된 단시간내에 기입모드 레벨로부터 프로그램 확인모드 레벨로 선택된 워드라인의 전압레벨을 감소시키는 것이 어립다. 특히 프로그래밍이 고속프로그래밍산법(algorithm)에 의해 수행될때 프로그램 확인모드시의 전압레벨은 보통 독출모드시의 통상전압레벨보다 더 높은 전압레벨로 세트되므로, 결국, 상술한 백바이어스 효과로 인해 기입모드 레벨로부터 프로그램 확인모드레벨로 선택된 워드라인의 전압레벨을 감소시키는 것이 더 어려워진다.
본 발명은 상술한 배경하에 발명된 것으로 본 발명의 양호한 실시예들을 제 2,3 및 4도를 참조하여 설명한다.
제 2 도는 본 발명의 제 1 실시예에 의한 워드라인 구동기의 일실시에에 의한 워드라인 구동기의 구성을 나타낸다. 제 2 도에 보인 본 발명에 의한 워드라인 구동기 30'와 제 1 도에 보인 종래의 워드라인 구동기(예, 30)간의 차이는 제 2 도에 보인 워드라인 구동기 30'에서, 0볼트의 임계전압을 갖는 N-채널형 트랜지스터 T8가 공핍형 트랜지스터 T3에 즉, 독출모드 Vcc용 전원과 연결점 N2간에 병렬로 연결된다는 것이다. 트랜지스터 T8의 게이트 역시 연결점 N2에 연결된다.
예정된 워드라인(예, WLo)에 연결된 예정된 메모리셀내로 기입된 프로그램이 확인될시에 워드라인 구동기 30'내의 트랜지스터 T5의 게이트 레벨 Q와 트랜지스터 Q6의 게이트 레벨 P는 Vcc 레벨(예, 5볼토)와 0볼트에 각각 세트되므로 그에 의해 트랜지스터 T6는 차단, 트랜지스터 T5는 은된다. 따라서 기입모드동인 대응 워드라인 WLo내에 충전된 전하들은 트랜지스터 T5와 병렬 연결 트랜지스터들 T3와 T8롤 통하여 d.c. 전원 Vcc로 방전된다.
이와 관련하여, 상술한 바와같이 공핍형 트랜지스터 T3의 사이즈는 작게 설계되므로 비선택 워드라인들에 연결된 워드라인 구동기들을 포함하는 총 워드라인 구동기들내의 전력소모가 작아진다. 또한 이때에, 트랜지스더 T3의 게이트와 소오스간의 전압차는 없어 상술한 백 바이어스 효과가 증가된다.
따라서, 기입모드로부터 프로그램 확인모드로 변경시 트랜지스터 T3를 통하여 흐르는 전류값이 커질 수 없다.
그러나, 본 발명에 의하면, 상술한 방전으로부터 야기되는 대전류는 상기 공핍형 트랜지스터 T3와 병렬로 트랜지스터 T8를 연결함에 희해 선택워드라인 WLo로부터 전원 Vcc로 흐르도록 해줄 수 있다.
이때에 트랜지스터 T8의 소오스와 드레인은 전원 Vcc의 측과 연결지점 N2의 측에 각각 있다. 따라서, 워드라인 WLo의 전압레벨을 각 메모리셀에 대한 기입공정이 완료된후 예정된 단시간내에 Vcc 레벨로 줄이는 것이 가능하며 또한 상기 공핍형 트랜지스터 T3가 소형사이즈로 설계될 경우조차 프로그램을 정확히 확인하는 것이 가능해진다.
또한, 데이타가 예정된 메모리셀로부터 독출되는 동안 즉, 전류가 트랜지스터 T3와 T5를 통하여 전원 Vcc로부터 선택워드라인 WLo로 흐르고 또한 전류가 전원 Vcc 내지 VSS로부터 비선택 워드라인들에 연결된 워드라인 구동기들내외 트랜지스터 T3와 T4를 통하여 흐를때 트랜지스터 T8의 게이트와 소오스간의 전압차가 없으므로(이때에 트랜지스터 T8의 소오스는 연결점 N2의 측으로 전이된다), 결국 트랜지스터 T8는 도통하지 않는다.
즉, 트랜지스터 T8는 기입모드 레벨로부터 프로그램 확인 모드레벨로 선택워드라인의 전압레벨이 변경될시에만 도통하게 되어 결국 트랜지스터 T8의 추가로 인해 야기되는 독출모드시에 발생되는 전력소모는 증가되지 않는다. 그러므로, 트랜지스터 T8를 소형사이즈로 설계할 필요가 없어 기입모드로부터 프로그램 확인 모드로 변경시 대방전전류는 트랜지스터 T8를 통하여 선택 워드라인 WLo로부터 전원 Vcc로 흐르도록 할 수 있다.
비록 상술한 실시예에서, 트랜지스터 T8의외 임계전압은 0볼트에 세트된다할지라도, 트랜지스터 T8의 임계전압이 0볼트 이상이 되도록 세트될 경우조차 독출모드시에 트랜지스터 T8가 도통되지 않도록 하는 것 또한 가능하다. 그러므로, 0볼트이상의 임계전압을 갖는 고양형 트랜지스터 T8는 기입모드로부터 프로그램확인모드로 변경시 흐르는 전류값에 의해 트랜지스터 T8로서 사용될 수도 있다.
제 3 도는 본 발명의 다른 실시예에 의한 워드라인 구동기 30''의 구성을 나타낸다. 제 3 도에서, 트랜지스터 T8의 게이트는 지점 N3에 즉 대응 워드라인 WLo에 연결된다. 그러나, 트랜지스터 T8의 동작은 제 2 도에 보인 것과 동일하므로 그에 대한 설명은 생략한다. 제 4 도는 본 발명의 또 다른 실시예에 의한 워드라인구동기 30"'의 구성을 나타낸다.
제 4 도에서 다이오드 D는 상술한 트랜지스터 T8대신에 공핍형 트랜지스터 T3와 병렬로 연결된다. 다이오드 D는 또한 선택된 워드라인의 전압레벨이 기입모드 레벨로부터 프로그램 확인 모드 레벨로 변경될 시에만 도통한다.
상술한 바와같이, 본 발명에 의하면 비선택 워드라인들에 연결된 워드라인 구동기들을 포함하는 모든 워드라인 구동기들내에서 각 메모리셀에 대한 기입공정이 완료된 후 예정된 단시간내에 각 메모리셀내로 기입되는 프로그램을 전열소모를 증가시키지 않고서 정확하게 확인하는 것이 가능하다.

Claims (6)

  1. 로우 디코오더(2)들과, 워드라인 구동기(30, 30', 30", 30''')들과, 워드라인(WLo,WL1)들, 메모리셀들, 기입모드용 d,c 전원수단(Vpp)과, 그리고 독출모드용 d.c 전원(Vcc)을 포함하는 반도체 메모리 장치에 있어서, 상기 워드라인 구동기들중 하나는 : 예정된 데이타가 상기 선택워드라인에 연결된 상기 메모리 셀들중 하나에로 기입될때 기입모드용 상기 d, c, 전원수단으로부터 상기 로우 디코오더들에 의해 선택된 상기 워드라인들중 하나로 기입 전압을 공급하기 위한 제 1 회로(Vpp-T6-T7-WLo)와, 그리고 상기 예정된 데이타가 상기 메모리셀들중 하나내로 기입된 후 상기 예정된 데이타가 확인될때 상기 선택된 워드라인으로부터 독출모드용 상기 d,c, 전원수단으로 공급하기 위한 제2회로(
    Figure kpo00009
    )VCC를 포함하되, 상기 제 2 회로는 : 공핍형 트랜지스터(T3)와 상기 공핍형 트랜지스터에 병렬로 연결되는 일방향 도진소자(T8)를 포함하며, 그에 의해 상기 일방향 도전소자는 도통하여, 상기 예정된 데이타가 상기 메모리셀들중 하나에 기입된 직후 상기 메모리셀들중 하나에 기입된 예정된 데이타가 확인될 수 있는 것이 특징인 개량된 기입확인 동작반도체 메모리장치.
  2. 제 1 항에서, 상기 공핍형 : 트랜지스터(T3)는 대응 로우 디코오더(2)의 출력신호에 의해 한정된 전압레벨을 공급받는 게이트를 갖는 것이 특징인 개량된 기입확인 동작 반도체 메모리장치.
  3. 제 1 항에서, 상기 일방향 도전소자(T8)는 0볼트와 동일 또는 더 큰 임계전압을 갖는 트랜지스터인 것이 특징인 개량된 기입확인 동작 반도체 메모리장치.
  4. 제 1 항에서, 상기 일방향 도전소자(T8)는 0볼트와 동일 또는 더 큰 임계전압을 갖고 있으며 또한 프로그램 확인 모드시에 공통으로 연결된 게이트와 드레인을 갖고 있는 트랜지스터인 것이 특징인 개량된 기입확인 동작 반도체 메모리 장치.
  5. 제 1 항에서, 상기 일방향 도전소자(T8)는 0볼트와 동일 또는 더 큰 임계전압을 갖고 있으며 또한 대응 워드라인에 연결된 게이트를 갖고 있는 것이 특징인 개량된 기입확인 동작 반도체 메모리장치.
  6. 제 1 항에서, 상기 일방향 도전소자(T8)는 상기 공핍형 트랜지스터와 병렬로 연결된 다이오드인 것이 특징인 개량된 기입확인 동작 반도체 메모리장치.
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