JP3607575B2 - 書込可能な読出専用メモリ - Google Patents
書込可能な読出専用メモリ Download PDFInfo
- Publication number
- JP3607575B2 JP3607575B2 JP2000181018A JP2000181018A JP3607575B2 JP 3607575 B2 JP3607575 B2 JP 3607575B2 JP 2000181018 A JP2000181018 A JP 2000181018A JP 2000181018 A JP2000181018 A JP 2000181018A JP 3607575 B2 JP3607575 B2 JP 3607575B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- memory
- decoder
- power supply
- selection signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に書込可能な読出専用メモリ（以下、「ＰＲＯＭ」という）に関するものである。
【０００２】
【従来の技術】
図２は、従来のＰＲＯＭの概略の構成図である。
このＰＲＯＭは、平行配置された複数のワード線１１ｉ（但し、ｉ＝１〜ｍ）、このワード線１１ｉに交差して配置された複数のビット線１２ｊ（但し、ｊ＝１〜ｎ）、及びこれらのワード線１１ｉとビット線１２ｊの各交差箇所に配置された複数のメモリセル１３ｉ，ｊで構成されるメモリアレイ１０を備えている。各メモリセル１３ｉ，ｊは、浮遊ゲートを持つＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）で構成され、制御ゲートがワード線１１ｉに、ソースがビット線１２ｊに、ドレインが共通のセル電圧ＶＤにそれぞれ接続されている。
【０００３】
このＰＲＯＭは、アドレス信号ＡＤを解読して該当するワード線１１ｉを選択するデコーダ２０を有している。デコーダ２０の出力側は、それぞれワード線駆動部３０ｉを介してメモリアレイ１０のワード線１１ｉに接続されている。各ワード線駆動部３０ｉは、３個のデプレッション型ＭＯＳ（以下、「ＤＭＯＳ」という）３１，３２，３３で構成されている。ＤＭＯＳ３１は、書込用の高電圧がデコーダ２０側に印加されることを防止するためのもので、ワード線１１ｉとデコーダ２０との間に接続され、そのゲートには書込制御信号ＰＧＭが与えられるようになっている。ＤＭＯＳ３２，３３は、書込時にワード線１１ｉをプルアップするためのもので、このＤＭＯＳ３２のソースがワード線１１ｉに、ＤＭＯＳ３３のドレインが書込電圧ＶＰＰに接続されている。ＤＭＯＳ３２，３３のゲートは、このＤＭＯＳ３２のドレインとＤＭＯＳ３３のソースに共通接続されている。
【０００４】
メモリアレイ１０の各ビット線１２ｊには、選択されたメモリセル１３ｉ，ｊの記憶内容を読出すためのセンスアンプ（ＳＡ）４０ｊが、それぞれ接続されている。
【０００５】
このようなＰＲＯＭで、書込モードにおけるデータ書込みは、次のように行われる。
まず、メモリアレイ１０のセル電圧ＶＤに６Ｖ、書込電圧ＶＰＰに９．７５Ｖが印加され、書込制御信号ＰＧＭはレベル“Ｌ”に設定される。
【０００６】
次に、デコーダ２０に書込アドレスを指定するアドレス信号ＡＤを与える。これにより、デコーダ２０の選択された出力線はレベル“Ｈ”となる。ＤＭＯＳ３１のゲートは“Ｌ”に設定されているので、ＤＭＯＳ３３，３２を介して供給される書込電圧ＶＰＰに対して、このＤＭＯＳ３１はオフ状態となる。従って、選択されたワード線１１ｉの電圧は、書込電圧ＶＰＰとなる。これにより、選択されたワード線１１ｉに接続されたメモリセル１３ｉ，ｊの制御ゲートから、浮遊ゲートに電子が注入され、このメモリセル１３ｉ，ｊはオフ状態となる。
【０００７】
一方、デコーダ２０の選択されていない出力線は“Ｌ”となる。ＤＭＯＳ３１のゲートは“Ｌ”であるので、ＤＭＯＳ３３，３２を介して供給される書込電圧ＶＰＰに対して、このＤＭＯＳ３１はオン状態となる。従って、書込電圧ＶＰＰはＤＭＯＳ３１を介して接地電位ＧＮＤに接続され、ワード線１１ｉは“Ｌ”となる。これにより、選択されていないワード線１１ｉに接続されたメモリセル１３ｉ，ｊへの電子注入は行われず、オン状態である。
【０００８】
このＰＲＯＭにおけるデータ読出しは、次のように行われる。
まず、電源電圧ＶＤＤとして３Ｖが供給され、セル電圧ＶＤに１．２Ｖが印加される。書込電圧ＶＰＰはオフに、書込制御信号ＰＧＭは“Ｈ”に設定される。書込電圧ＶＰＰはオフであるが、直列接続されたＤＭＯＳ３２，３３は高抵抗状態となり、ワード線１１ｉの電圧降下は無視できるように設定されている。
【０００９】
次に、デコーダ２０に読出アドレスを指定するアドレス信号ＡＤを与える。ＤＭＯＳ３１のゲートは“Ｈ”であるので、デコーダ２０の出力線はそれぞれ対応するワード線１１ｉに接続される。これにより、選択されたワード線１１ｉは“Ｈ”、選択されていないワード線１１ｉは“Ｌ”となる。選択されたワード線１１ｉに接続されたメモリセル１３ｉ，ｊのオン／オフの状態に対応して、セル電圧ＶＤからこのメモリセル１３ｉ，ｊを介してビット線１２ｊには異なる電流が流れる。ビット線１２ｊの電流はセンスアンプ４０ｊで判定され、データが読出される。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来のＰＲＯＭでは、次のような課題があった。
電源電圧ＶＤＤとして３Ｖを用いる３Ｖ仕様と、５Ｖを用いる５Ｖ仕様で、同じ回路構成を使用する場合、信頼性向上のために製造過程におけるウエハプロセスで酸化膜の厚さ等を変更すると共に、データ書込み時には電圧ＶＤ，ＶＰＰ等を最適化する必要がある。特に、データ書込み特性の最適化はＰＲＯＭの設計で最も難しく、多くの時間と工数が必要とされる。これは、開発期間短縮にとってデメリットである。
【００１１】
本発明は、３Ｖ仕様と５Ｖ仕様の２つのワード線駆動回路を組合わせて構成することにより前記従来技術が持っていた課題を解決し、ＰＲＯＭの開発期間の短縮と開発コストの低減を図るものである。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、複数のワード線とビット線の各交差箇所に配置されたメモリセルを有し、該ワード線で駆動されたメモリセルの記憶内容が対応するビット線に読出されるメモリアレイと、アドレス信号を解読して前記ワード線を選択する選択信号を出力するデコーダと、前記選択信号に基づいて前記ワード線を駆動するワード線駆動部とを備えたＰＲＯＭにおいて、ワード線駆動部を次のように構成している。
【００１３】
即ち、このワード線駆動部は、電源電位と第１のノードとの間に接続されると共に基板電極が接地され、前記選択信号が与えられたときにオン状態となる第１のＭＯＳと、前記第１のノードと接地電位との間に接続され、前記選択信号が与えられたときにオフ状態となる第２のＭＯＳと、前記電源電位と第２のノードとの間に接続され、前記選択信号が与えられたときにオン状態となる第３のＭＯＳと、前記第１と第２のノード間に設けられ、製造時のマスクによって接続または切断の状態が決定される配線パターンと、前記第１のノードと前記ワード線との間に接続され、読出モード時にオン状態になる第４のＭＯＳを有している。
【００１４】
第１の発明によれば、以上のようにＰＲＯＭを構成したので、次のような作用が行われる。
書込モード時、デコーダに与えられたアドレス信号によってワード線が選択される。選択信号が与えられたワード線駆動部では、第１と第３のＭＯＳがオン状態となり、第１のノードに電源電位が出力される。また、選択信号が与えらていないワード線駆動部では、第２のＭＯＳがオン状態となり、第１のノードは接地電位となる。読出モード時には、選択信号が与えられたワード線駆動部の第４のＭＯＳがオン状態になって第１のノードがワード線が駆動される。そして、駆動されたワード線に接続されたメモリセルの記憶内容は、ビット線に読出される。
【００１７】
第２の発明は、第１の発明と同様のＰＲＯＭにおいて、ワード線駆動部を、デコーダの出力側と前記ワード線との間に接続されたデプレッション型またはエンハンスメント型のＭＯＳと、前記ＭＯＳのゲートと書込制御信号及び電源電圧との間に設けられ、製造時のマスクによって接続または切断の状態が決定される配線パターンを有する構成にしている。
【００１８】
第２の発明によれば、ワード線駆動部において次のような作用が行われる。
製造時のマスクで決定された配線パターンによって、書込制御信号または電源電圧が、ＭＯＳのゲートに与えられる。
【００１９】
第３の発明は、第１の発明と同様のＰＲＯＭにおいて、ワード線駆動部を、デコーダの出力側と前記ワード線との間に接続されたデプレッション型またはエンハンスメント型のＭＯＳと、電源電圧よりも低い一定電圧を生成する定電圧回路と、前記ＭＯＳのゲートと書込制御信号及び前記定電圧回路との間に設けられ、製造時のマスクによって接続または切断の状態が決定される配線パターンを有する構成にしている。
【００２０】
第３の発明によれば、ワード線駆動部において次のような作用が行われる。
製造時のマスクで決定された配線パターンによって、書込制御信号または定電圧回路の一定電圧が、ＭＯＳのゲートに与えられる。
【００２１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＰＲＯＭの概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＰＲＯＭは、電気的に書込みが可能な読出専用メモリで、平行に配置された複数のワード線１１ｉ（但し、ｉ＝１〜ｍ）、このワード線１１ｉに交差して配置された複数のビット線１２ｊ（但し、ｊ＝１〜ｎ）、及びこれらのワード線１１ｉとビット線１２ｊの各交差箇所に配置された複数のメモリセル１３ｉ，ｊで構成されるメモリアレイ１０を備えている。各メモリセル１３ｉ，ｊは、他の電極から絶縁された浮遊ゲートを有するＭＯＳで構成され、制御ゲートがワード線１１ｉに、ソースがビット線１２ｊに、ドレインが共通のセル電圧ＶＤにそれぞれ接続されている。
【００２２】
このＰＲＯＭは、アドレス信号ＡＤを解読して該当するワード線１１ｉを選択するデコーダ２０を有している。デコーダ２０の出力側は、それぞれワード線駆動部３０Ａｉを介してワード線１１ｉに接続されている。
【００２３】
各ワード線駆動部３０Ａｉは同じ構成であり、デコーダ２０の出力信号が与えられるインバータ３４とＮＭＯＳ３５を有している。ＮＭＯＳ３５のドレインは電源電圧ＶＤＤに、ソースはノードＮ１に、基板電極は接地電位ＧＮＤにそれぞれ接続されている。ノードＮ１と接地電位ＧＮＤの間にはＮＭＯＳ３６が接続され、このＮＭＯＳ３６のゲートにはインバータ３４の出力側が接続されている。また、電源電圧ＶＤＤとノードＮ２の間にはＰＭＯＳ３７が接続され、このＰＭＯＳ３７のゲートは、インバータ３４の出力側に接続されている。
【００２４】
ノードＮ１，Ｎ２間には、製造時のマスクによって接続または切断の状態が決定される配線パターン３８が設けられている。即ち、電源電圧ＶＤＤとして３Ｖを使用する３Ｖ仕様の場合は、配線パターン３８が接続された状態で製造される。また、５Ｖで使用される５Ｖ仕様の場合は、この配線パターン３８が切断された状態で製造される。
【００２５】
ノードＮ１とワード線１１ｉとの間には、書込モード時の高電圧がデコーダ２０側に印加されることを防止するためのストッパ回路としてＤＭＯＳ３１が接続され、このＤＭＯＳ３１のゲートには書込制御信号ＰＧＭが与えられるようになっている。
【００２６】
また、ワード線１１ｉにはＤＭＯＳ３２のソースが接続され、このＤＭＯＳ３２のドレインがＤＭＯＳ３３のソースに接続されている。ＤＭＯＳ３３のドレインは、書込電圧ＶＰＰに接続されている。ＤＭＯＳ３２，３３のゲートは、このＤＭＯＳ３２のドレインに共通接続されている。ＤＭＯＳ３２，３３は、書込モード時に、ワード線１１ｉを書込電圧ＶＰＰに上昇させるためのプルアップ回路である。
【００２７】
一方、メモリアレイ１０の各ビット線１２ｊには、選択されたメモリセル１３ｉ，ｊの記憶内容を読出すためのセンスアンプ４０ｊが、それぞれ接続されている。
【００２８】
次に、図１の動作を（１）３Ｖ仕様と、（２）５Ｖ仕様に分けて説明する。
（１） ３Ｖ仕様
３Ｖ仕様のＰＲＯＭでは、配線パターン３８は接続されている。
書込モードにおいて、データの書込み、即ち各メモリセル１３ｉ，ｊの浮遊ゲートへの電子の注入は、次のように行われる。
【００２９】
まず、電源電圧ＶＤＤに３Ｖが供給され、セル電圧ＶＤに６Ｖが印加される。また、書込電圧ＶＰＰに９．７５Ｖが印加され、書込制御信号ＰＧＭは“Ｌ”に設定される。
【００３０】
次に、デコーダ２０に書込アドレスを指定するアドレス信号ＡＤを与える。これにより、デコーダ２０の選択された出力線は“Ｈ”（３Ｖ）となり、選択されたワード線駆動部３０ＡのＮＭＯＳ３５、ＰＭＯＳ３７はオン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５を介してノードＮ１に供給される電圧は、このＮＭＯＳ３５の基板効果のために、電源電圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低下するが、ＰＭＯＳ３７からのノードＮ１に電源電圧ＶＤＤが供給されるので、このノードＮ１の電圧はほぼ３Ｖとなる。
【００３１】
ＤＭＯＳ３１のゲートは“Ｌ”に設定されているので、ＤＭＯＳ３３，３２を介して供給される書込電圧ＶＰＰに対して、このＤＭＯＳ３１はオフ状態となる。このため、選択されたワード線１１ｉの電圧は、書込電圧ＶＰＰとなる。これにより、選択されたワード線１１ｉに接続されるメモリセル１３ｉ，ｊの制御ゲートから浮遊ゲートに電子が注入される。電子が注入されたメモリセル１３ｉ，ｊは、オフ状態となる。
【００３２】
一方、デコーダ２０の選択されていない出力線は“Ｌ”となる。これにより、ＮＭＯＳ３５、ＰＭＯＳ３７はオフ状態、ＮＭＯＳ３６はオン状態となり、ノードＮ１は接地電位ＧＮＤとなる。ＤＭＯＳ３１のゲートは“Ｌ”に設定されているので、ＤＭＯＳ３３，３２を介して供給される書込電圧ＶＰＰに対して、このＤＭＯＳ３１はオン状態となる。このため、書込電圧ＶＰＰはＤＭＯＳ３１を介して接地電位ＧＮＤに接続され、ワード線１１ｉは“Ｌ”となる。従って、選択されていないワード線１１ｉに接続されるメモリセル１３ｉ，ｊへの電子注入は行われず、書込みは行われない。電子が注入されていないメモリセル１３ｉ，ｊは、オン状態である。
【００３３】
このＰＲＯＭでは、読出モード時のデータ読出しは、次のように行われる。
まず、電源電圧ＶＤＤとして３Ｖが供給され、セル電圧ＶＤに１．２Ｖが印加される。また、書込電圧ＶＰＰはオフにされ、書込制御信号ＰＧＭは“Ｈ”に設定される。この時、書込電圧ＶＰＰはオフであるが、直列接続されたＤＭＯＳ３２，３３は高抵抗状態となり、このＤＭＯＳ３２，３３によるワード線１１ｉの電圧降下は無視できるように設定されている。
【００３４】
次に、デコーダ２０に読出アドレスを指定するアドレス信号ＡＤを与える。これにより、デコーダ２０の選択された出力線は“Ｈ”となり、選択されたワード線駆動部３０ＡのＮＭＯＳ３５、ＰＭＯＳ３７はオン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５を介してノードＮ１に供給される電圧は、基板効果のため電源電圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低下するが、ＰＭＯＳ３７からのノードＮ１には電源電圧ＶＤＤが供給されるので、このノードＮ１の電圧は３Ｖとなる。
【００３５】
ＤＭＯＳ３１のゲートは“Ｈ”となっているので、デコーダ２０の出力線はそれぞれ対応するワード線１１ｉに接続される。これにより、選択されたワード線１１ｉは３Ｖとなり、選択されていないワード線１１ｉは“Ｌ”となる。選択されたワード線１１ｉに接続されたメモリセル１３ｉ，ｊのオン／オフの状態に対応して、ビット線１２ｊには大きさの異なる電流が流れる。ビット線１２ｊの電流はセンスアンプ４０ｊで判定され、データが読出される。
【００３６】
（２） ５Ｖ仕様
５Ｖ仕様のＰＲＯＭでは、配線パターン３８は切断されており、ＰＭＯＳ３７は動作に関与しない。
データ書込みは、次のように行われる。
まず、電源電圧ＶＤＤに５Ｖが供給され、セル電圧ＶＤには６Ｖが印加される。また、書込電圧ＶＰＰに９．７５Ｖが印加され、書込制御信号ＰＧＭは“Ｌ”に設定される。
【００３７】
次に、デコーダ２０に書込アドレスを指定するアドレス信号ＡＤを与える。デコーダ２０の選択された出力線は“Ｈ”（５Ｖ）となり、選択されたワード線駆動部３０ＡのＮＭＯＳ３５はオン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５を介してノードＮ１に供給される電圧は、基板効果のため電源電圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低下し、ほぼ３Ｖとなる。その後の動作は、３Ｖ仕様と同様である。
【００３８】
一方、このＰＲＯＭにおけるデータ読出しは、次のように行われる。
まず、電源電圧ＶＤＤとして５Ｖが供給され、メモリアレイ１０のセル電圧ＶＤに、例えば１．２Ｖが印加される。また、各ワード線駆動部３０Ａｉにおいて、書込電圧ＶＰＰがオフにされ、書込制御信号ＰＧＭは“Ｈ”に設定される。書込電圧ＶＰＰはオフであるが、直列接続されたＤＭＯＳ３２，３３は高抵抗状態となり、このＤＭＯＳ３２，３３による電圧降下は無視できるように設定されている。
【００３９】
次に、デコーダ２０に読出対象のアドレスを指定するアドレス信号ＡＤを与える。これにより、デコーダ２０の選択された出力線は“Ｈ”となり、選択されたワード線駆動部３０ＡのＮＭＯＳ３５はオン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５を介してノードＮ１に供給される電圧は、基板効果のため電源電圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低下し、ほぼ３Ｖとなる。その後の動作は、３Ｖ仕様と同様である。
【００４０】
以上のように、この第１の実施形態のＰＲＯＭは、製造時のマスクによって接続または切断の状態を決定することができる配線パターン３８を有するため、同一のウエハプロセスで、２つの電源電圧に対して最適な書込み特性を有するＰＲＯＭを製造することが可能になり、開発期間の短縮と開発コストの低減が図れるという利点がある。
【００４１】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すワード線駆動部の構成図である。
このワード線駆動部３０Ｂは、図１中のワード線駆動部３０Ａに代えて用いられるものである。
【００４２】
このワード線駆動部３０Ｂは、デコーダ２０の出力側とワード線１１ｉの間に接続されるＭＯＳ３１Ａと、このワード線１１ｉをプルアップするためのＤＭＯＳ３２，３３を有している。ＭＯＳ３１Ａは、３Ｖ仕様ではＤＭＯＳが使用され、５Ｖ仕様ではＮＭＯＳが使用される。デコーダ２０の出力側は、否定的論理積ゲート（以下、「ＮＡＮＤ」という）３８の第１の入力側に接続されている。ＮＡＮＤ３８の第２の入力側には、インバータ３９を介して書込制御信号ＰＧＭが与えられるようになっている。ＮＡＮＤ３８の出力側は、ＭＯＳ３１Ａのゲートに接続されている。
【００４３】
次に動作を説明する。
３Ｖ仕様の場合、ＭＯＳ３１ＡはＤＭＯＳで構成されているので、このＭＯＳ３１Ａがオン状態での電圧降下はほとんど無く、デコーダ２０から出力される選択信号と書込制御信号ＰＧＭに従って、ワード線１１ｉには接地電圧ＧＮＤまたは電源電圧ＶＤＤ（３Ｖ）が出力される。
【００４４】
５Ｖ仕様の場合、ＭＯＳ３１ＢはＮＭＯＳで構成されているので、このＭＯＳ３１Ａがオン状態の場合、このＮＭＯＳによる電圧降下のため、デコーダ２０から出力される“Ｈ”（５Ｖ）の出力信号はほぼ３Ｖに低下し、ワード線１１ｉに与えられる。従って、３Ｖ仕様でも５Ｖ仕様でも、ワード線１１ｉに与えられる電圧はほぼ同一の３Ｖとなる。
【００４５】
以上のように、この第２の実施形態のＰＲＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯＳまたはＤＭＯＳに構成するＭＯＳ３１Ｂを有するため、同一のウエハプロセスで、２つの電源電圧に対して最適な書込み特性を有するＰＲＯＭを製造することが可能になり、開発期間の短縮と開発コストの低減が図れるという利点がある。
【００４６】
（第３の実施形態）
図４は、本発明の第３の実施形態を示すワード線駆動部の構成図である。
このワード線駆動部３０Ｃは、図１中のワード線駆動部３０Ａに代えて用いられるものである。
【００４７】
このワード線駆動部３０Ｃは、デコーダ２０の出力側とワード線１１ｉの間に接続されるＭＯＳ３１Ａと、このワード線１１ｉをプルアップするためのＤＭＯＳ３２，３３を有している。ＭＯＳ３１Ａは、３Ｖ仕様ではＤＭＯＳが使用され、５Ｖ仕様ではＮＭＯＳが使用される。ＭＯＳ３１Ａのゲートは、配線パターン４１，４２を介して書込制御信号ＰＧＭ及び電源電圧ＶＤＤに、それぞれ接続されている。これらの配線パターン４１，４２は、製造時のマスクによって接続または切断の状態が決定されるものである。３Ｖ仕様では、配線パターン４１は接続、配線パターン４２は切断されている。また、５Ｖ仕様では、配線パターン４１は切断、配線パターン４２は接続されている。
【００４８】
次に動作を説明する。
３Ｖ仕様の場合、ＭＯＳ３１ＢはＤＭＯＳで構成され、このＤＭＯＳのゲートは配線パターン４１によって書込制御信号ＰＧＭに接続される。これにより、ＭＯＳ３１Ａがオン状態での電圧降下はほとんど無く、デコーダ２０から出力される選択信号と書込制御信号ＰＧＭに従って、ワード線１１ｉには接地電圧ＧＮＤまたは電源電圧ＶＤＤ（３Ｖ）が出力される。
【００４９】
５Ｖ仕様の場合、ＭＯＳ３１ＢはＮＭＯＳで構成されているので、このＭＯＳ３１Ａがオン状態の場合、このＮＭＯＳによる電圧降下のため、デコーダ２０から出力される“Ｈ”（５Ｖ）の出力信号はほぼ３Ｖに低下し、ワード線１１ｉに与えられる。従って、３Ｖ仕様でも５Ｖ仕様でも、ワード線１１ｉに与えられる電圧はほぼ同一の３Ｖとなる。
【００５０】
以上のように、この第３の実施形態のＰＲＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯＳまたはＤＭＯＳに構成するＭＯＳ３１Ａと、このＭＯＳ３１Ａのゲート電圧を書込制御電圧ＰＧＭまたは電源電圧ＶＤＤに接続するための配線パターン４１，４２を有している。これにより、同一のウエハプロセスで、２つの電源電圧に対して最適な書込み特性を有するＰＲＯＭを製造することが可能になり、開発期間の短縮と開発コストの低減が図れるという利点がある。
【００５１】
（第４の実施形態）
図５は、本発明の第４の実施形態を示すワード線駆動部の構成図である。
このワード線駆動部３０Ｄは、図１中のワード線駆動部３０Ａに代えて用いられるものであり、図４中の要素と共通の要素には共通の符号が付されている。
【００５２】
このワード線駆動部３０Ｄは、図４の配線パターン４２の接続先を、電源電圧ＶＤＤに代えて定電圧回路４３にしたものである。定電圧回路４３は、読出し動作時には電源電圧ＶＤＤを抵抗等で分圧して中間電位ＭＶを出力し、書込動作時には“Ｈ”を出力するものである。
このようなワード線駆動部３０Ｄでは、５Ｖ仕様の場合、読出し動作時に定電圧回路４３から出力される中間電位ＭＶによってＭＯＳ（ＮＭＯＳ）３１Ａのゲートを制御するので、ワード線１１ｉの電圧を正確に３Ｖに設定することができる。
【００５３】
以上のように、この第４の実施形態のＰＲＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯＳまたはＤＭＯＳに構成するＭＯＳ３１Ａと、このＭＯＳ３１Ａのゲート電圧を書込制御電圧ＰＧＭまたは定電圧回路４３に接続するための配線パターン４１，４２を有している。これにより、同一のウエハプロセスで、２つの電源電圧に対して最適な書込み特性を有するＰＲＯＭを製造することが可能になり、開発期間の短縮と開発コストの低減が図れるという利点がある。更に、定電圧回路４３によってワード線１１ｉの電圧を正確に設定することができるという利点がある。
【００５４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ），（ｂ）のようなものがある。
（ａ） 電源電圧ＶＤＤは３Ｖと５Ｖに限定されず、他の電圧に対しても同様に適用可能である。
（ｂ） メモリアレイ１０の構成は、図１の回路の限定されない。
【００５５】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、製造時のマスクによって第１及び第２のノード間を接続または切断する配線パターンを有している。これにより、同一のウエハプロセスで、電源電圧の異なるＰＲＯＭを製造することができる。
【００５７】
第２の発明によれば、電源電圧の応じてデプレッション型またはエンハンスメント型のＭＯＳをストッパ回路として使用し、このＭＯＳのゲートに製造時のマスクで決められた書込制御信号または電源電圧を印加する配線パターンを有している。これにより、２種類の電源電圧に対して、ほぼ同一の電圧をワード線に与えることができる。
【００５８】
第３の発明によれば、電源電圧の応じてデプレッション型またはエンハンスメント型のＭＯＳをストッパ回路として使用し、このＭＯＳのゲートに製造時のマスクで決められた書込制御信号または定電圧回路で生成された一定電圧を印加する配線パターンを有している。これにより、２種類の電源電圧に対して、同一の電圧をワード線に与えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＰＲＯＭの概略の構成図である。
【図２】従来のＰＲＯＭの概略の構成図である。
【図３】本発明の第２の実施形態を示すワード線駆動部の構成図である。
【図４】本発明の第３の実施形態を示すワード線駆動部の構成図である。
【図５】本発明の第４の実施形態を示すワード線駆動部の構成図である。
【符号の説明】
１０ メモリアレイ
１１ ワード線
１２ ビット線
１３ メモリセル
２０ デコーダ
３０Ａ〜３０Ｄ ワード線駆動部
３１〜３３ ＤＭＯＳ
３５，３６ ＮＭＯＳ
３７ ＰＭＯＳ
３８，４１，４２ 配線パターン
４３ 定電圧回路
【発明の属する技術分野】
本発明は、電気的に書込可能な読出専用メモリ（以下、「ＰＲＯＭ」という）に関するものである。
【０００２】
【従来の技術】
図２は、従来のＰＲＯＭの概略の構成図である。
このＰＲＯＭは、平行配置された複数のワード線１１ｉ（但し、ｉ＝１〜ｍ）、このワード線１１ｉに交差して配置された複数のビット線１２ｊ（但し、ｊ＝１〜ｎ）、及びこれらのワード線１１ｉとビット線１２ｊの各交差箇所に配置された複数のメモリセル１３ｉ，ｊで構成されるメモリアレイ１０を備えている。各メモリセル１３ｉ，ｊは、浮遊ゲートを持つＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）で構成され、制御ゲートがワード線１１ｉに、ソースがビット線１２ｊに、ドレインが共通のセル電圧ＶＤにそれぞれ接続されている。
【０００３】
このＰＲＯＭは、アドレス信号ＡＤを解読して該当するワード線１１ｉを選択するデコーダ２０を有している。デコーダ２０の出力側は、それぞれワード線駆動部３０ｉを介してメモリアレイ１０のワード線１１ｉに接続されている。各ワード線駆動部３０ｉは、３個のデプレッション型ＭＯＳ（以下、「ＤＭＯＳ」という）３１，３２，３３で構成されている。ＤＭＯＳ３１は、書込用の高電圧がデコーダ２０側に印加されることを防止するためのもので、ワード線１１ｉとデコーダ２０との間に接続され、そのゲートには書込制御信号ＰＧＭが与えられるようになっている。ＤＭＯＳ３２，３３は、書込時にワード線１１ｉをプルアップするためのもので、このＤＭＯＳ３２のソースがワード線１１ｉに、ＤＭＯＳ３３のドレインが書込電圧ＶＰＰに接続されている。ＤＭＯＳ３２，３３のゲートは、このＤＭＯＳ３２のドレインとＤＭＯＳ３３のソースに共通接続されている。
【０００４】
メモリアレイ１０の各ビット線１２ｊには、選択されたメモリセル１３ｉ，ｊの記憶内容を読出すためのセンスアンプ（ＳＡ）４０ｊが、それぞれ接続されている。
【０００５】
このようなＰＲＯＭで、書込モードにおけるデータ書込みは、次のように行われる。
まず、メモリアレイ１０のセル電圧ＶＤに６Ｖ、書込電圧ＶＰＰに９．７５Ｖが印加され、書込制御信号ＰＧＭはレベル“Ｌ”に設定される。
【０００６】
次に、デコーダ２０に書込アドレスを指定するアドレス信号ＡＤを与える。これにより、デコーダ２０の選択された出力線はレベル“Ｈ”となる。ＤＭＯＳ３１のゲートは“Ｌ”に設定されているので、ＤＭＯＳ３３，３２を介して供給される書込電圧ＶＰＰに対して、このＤＭＯＳ３１はオフ状態となる。従って、選択されたワード線１１ｉの電圧は、書込電圧ＶＰＰとなる。これにより、選択されたワード線１１ｉに接続されたメモリセル１３ｉ，ｊの制御ゲートから、浮遊ゲートに電子が注入され、このメモリセル１３ｉ，ｊはオフ状態となる。
【０００７】
一方、デコーダ２０の選択されていない出力線は“Ｌ”となる。ＤＭＯＳ３１のゲートは“Ｌ”であるので、ＤＭＯＳ３３，３２を介して供給される書込電圧ＶＰＰに対して、このＤＭＯＳ３１はオン状態となる。従って、書込電圧ＶＰＰはＤＭＯＳ３１を介して接地電位ＧＮＤに接続され、ワード線１１ｉは“Ｌ”となる。これにより、選択されていないワード線１１ｉに接続されたメモリセル１３ｉ，ｊへの電子注入は行われず、オン状態である。
【０００８】
このＰＲＯＭにおけるデータ読出しは、次のように行われる。
まず、電源電圧ＶＤＤとして３Ｖが供給され、セル電圧ＶＤに１．２Ｖが印加される。書込電圧ＶＰＰはオフに、書込制御信号ＰＧＭは“Ｈ”に設定される。書込電圧ＶＰＰはオフであるが、直列接続されたＤＭＯＳ３２，３３は高抵抗状態となり、ワード線１１ｉの電圧降下は無視できるように設定されている。
【０００９】
次に、デコーダ２０に読出アドレスを指定するアドレス信号ＡＤを与える。ＤＭＯＳ３１のゲートは“Ｈ”であるので、デコーダ２０の出力線はそれぞれ対応するワード線１１ｉに接続される。これにより、選択されたワード線１１ｉは“Ｈ”、選択されていないワード線１１ｉは“Ｌ”となる。選択されたワード線１１ｉに接続されたメモリセル１３ｉ，ｊのオン／オフの状態に対応して、セル電圧ＶＤからこのメモリセル１３ｉ，ｊを介してビット線１２ｊには異なる電流が流れる。ビット線１２ｊの電流はセンスアンプ４０ｊで判定され、データが読出される。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来のＰＲＯＭでは、次のような課題があった。
電源電圧ＶＤＤとして３Ｖを用いる３Ｖ仕様と、５Ｖを用いる５Ｖ仕様で、同じ回路構成を使用する場合、信頼性向上のために製造過程におけるウエハプロセスで酸化膜の厚さ等を変更すると共に、データ書込み時には電圧ＶＤ，ＶＰＰ等を最適化する必要がある。特に、データ書込み特性の最適化はＰＲＯＭの設計で最も難しく、多くの時間と工数が必要とされる。これは、開発期間短縮にとってデメリットである。
【００１１】
本発明は、３Ｖ仕様と５Ｖ仕様の２つのワード線駆動回路を組合わせて構成することにより前記従来技術が持っていた課題を解決し、ＰＲＯＭの開発期間の短縮と開発コストの低減を図るものである。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、複数のワード線とビット線の各交差箇所に配置されたメモリセルを有し、該ワード線で駆動されたメモリセルの記憶内容が対応するビット線に読出されるメモリアレイと、アドレス信号を解読して前記ワード線を選択する選択信号を出力するデコーダと、前記選択信号に基づいて前記ワード線を駆動するワード線駆動部とを備えたＰＲＯＭにおいて、ワード線駆動部を次のように構成している。
【００１３】
即ち、このワード線駆動部は、電源電位と第１のノードとの間に接続されると共に基板電極が接地され、前記選択信号が与えられたときにオン状態となる第１のＭＯＳと、前記第１のノードと接地電位との間に接続され、前記選択信号が与えられたときにオフ状態となる第２のＭＯＳと、前記電源電位と第２のノードとの間に接続され、前記選択信号が与えられたときにオン状態となる第３のＭＯＳと、前記第１と第２のノード間に設けられ、製造時のマスクによって接続または切断の状態が決定される配線パターンと、前記第１のノードと前記ワード線との間に接続され、読出モード時にオン状態になる第４のＭＯＳを有している。
【００１４】
第１の発明によれば、以上のようにＰＲＯＭを構成したので、次のような作用が行われる。
書込モード時、デコーダに与えられたアドレス信号によってワード線が選択される。選択信号が与えられたワード線駆動部では、第１と第３のＭＯＳがオン状態となり、第１のノードに電源電位が出力される。また、選択信号が与えらていないワード線駆動部では、第２のＭＯＳがオン状態となり、第１のノードは接地電位となる。読出モード時には、選択信号が与えられたワード線駆動部の第４のＭＯＳがオン状態になって第１のノードがワード線が駆動される。そして、駆動されたワード線に接続されたメモリセルの記憶内容は、ビット線に読出される。
【００１７】
第２の発明は、第１の発明と同様のＰＲＯＭにおいて、ワード線駆動部を、デコーダの出力側と前記ワード線との間に接続されたデプレッション型またはエンハンスメント型のＭＯＳと、前記ＭＯＳのゲートと書込制御信号及び電源電圧との間に設けられ、製造時のマスクによって接続または切断の状態が決定される配線パターンを有する構成にしている。
【００１８】
第２の発明によれば、ワード線駆動部において次のような作用が行われる。
製造時のマスクで決定された配線パターンによって、書込制御信号または電源電圧が、ＭＯＳのゲートに与えられる。
【００１９】
第３の発明は、第１の発明と同様のＰＲＯＭにおいて、ワード線駆動部を、デコーダの出力側と前記ワード線との間に接続されたデプレッション型またはエンハンスメント型のＭＯＳと、電源電圧よりも低い一定電圧を生成する定電圧回路と、前記ＭＯＳのゲートと書込制御信号及び前記定電圧回路との間に設けられ、製造時のマスクによって接続または切断の状態が決定される配線パターンを有する構成にしている。
【００２０】
第３の発明によれば、ワード線駆動部において次のような作用が行われる。
製造時のマスクで決定された配線パターンによって、書込制御信号または定電圧回路の一定電圧が、ＭＯＳのゲートに与えられる。
【００２１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＰＲＯＭの概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＰＲＯＭは、電気的に書込みが可能な読出専用メモリで、平行に配置された複数のワード線１１ｉ（但し、ｉ＝１〜ｍ）、このワード線１１ｉに交差して配置された複数のビット線１２ｊ（但し、ｊ＝１〜ｎ）、及びこれらのワード線１１ｉとビット線１２ｊの各交差箇所に配置された複数のメモリセル１３ｉ，ｊで構成されるメモリアレイ１０を備えている。各メモリセル１３ｉ，ｊは、他の電極から絶縁された浮遊ゲートを有するＭＯＳで構成され、制御ゲートがワード線１１ｉに、ソースがビット線１２ｊに、ドレインが共通のセル電圧ＶＤにそれぞれ接続されている。
【００２２】
このＰＲＯＭは、アドレス信号ＡＤを解読して該当するワード線１１ｉを選択するデコーダ２０を有している。デコーダ２０の出力側は、それぞれワード線駆動部３０Ａｉを介してワード線１１ｉに接続されている。
【００２３】
各ワード線駆動部３０Ａｉは同じ構成であり、デコーダ２０の出力信号が与えられるインバータ３４とＮＭＯＳ３５を有している。ＮＭＯＳ３５のドレインは電源電圧ＶＤＤに、ソースはノードＮ１に、基板電極は接地電位ＧＮＤにそれぞれ接続されている。ノードＮ１と接地電位ＧＮＤの間にはＮＭＯＳ３６が接続され、このＮＭＯＳ３６のゲートにはインバータ３４の出力側が接続されている。また、電源電圧ＶＤＤとノードＮ２の間にはＰＭＯＳ３７が接続され、このＰＭＯＳ３７のゲートは、インバータ３４の出力側に接続されている。
【００２４】
ノードＮ１，Ｎ２間には、製造時のマスクによって接続または切断の状態が決定される配線パターン３８が設けられている。即ち、電源電圧ＶＤＤとして３Ｖを使用する３Ｖ仕様の場合は、配線パターン３８が接続された状態で製造される。また、５Ｖで使用される５Ｖ仕様の場合は、この配線パターン３８が切断された状態で製造される。
【００２５】
ノードＮ１とワード線１１ｉとの間には、書込モード時の高電圧がデコーダ２０側に印加されることを防止するためのストッパ回路としてＤＭＯＳ３１が接続され、このＤＭＯＳ３１のゲートには書込制御信号ＰＧＭが与えられるようになっている。
【００２６】
また、ワード線１１ｉにはＤＭＯＳ３２のソースが接続され、このＤＭＯＳ３２のドレインがＤＭＯＳ３３のソースに接続されている。ＤＭＯＳ３３のドレインは、書込電圧ＶＰＰに接続されている。ＤＭＯＳ３２，３３のゲートは、このＤＭＯＳ３２のドレインに共通接続されている。ＤＭＯＳ３２，３３は、書込モード時に、ワード線１１ｉを書込電圧ＶＰＰに上昇させるためのプルアップ回路である。
【００２７】
一方、メモリアレイ１０の各ビット線１２ｊには、選択されたメモリセル１３ｉ，ｊの記憶内容を読出すためのセンスアンプ４０ｊが、それぞれ接続されている。
【００２８】
次に、図１の動作を（１）３Ｖ仕様と、（２）５Ｖ仕様に分けて説明する。
（１） ３Ｖ仕様
３Ｖ仕様のＰＲＯＭでは、配線パターン３８は接続されている。
書込モードにおいて、データの書込み、即ち各メモリセル１３ｉ，ｊの浮遊ゲートへの電子の注入は、次のように行われる。
【００２９】
まず、電源電圧ＶＤＤに３Ｖが供給され、セル電圧ＶＤに６Ｖが印加される。また、書込電圧ＶＰＰに９．７５Ｖが印加され、書込制御信号ＰＧＭは“Ｌ”に設定される。
【００３０】
次に、デコーダ２０に書込アドレスを指定するアドレス信号ＡＤを与える。これにより、デコーダ２０の選択された出力線は“Ｈ”（３Ｖ）となり、選択されたワード線駆動部３０ＡのＮＭＯＳ３５、ＰＭＯＳ３７はオン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５を介してノードＮ１に供給される電圧は、このＮＭＯＳ３５の基板効果のために、電源電圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低下するが、ＰＭＯＳ３７からのノードＮ１に電源電圧ＶＤＤが供給されるので、このノードＮ１の電圧はほぼ３Ｖとなる。
【００３１】
ＤＭＯＳ３１のゲートは“Ｌ”に設定されているので、ＤＭＯＳ３３，３２を介して供給される書込電圧ＶＰＰに対して、このＤＭＯＳ３１はオフ状態となる。このため、選択されたワード線１１ｉの電圧は、書込電圧ＶＰＰとなる。これにより、選択されたワード線１１ｉに接続されるメモリセル１３ｉ，ｊの制御ゲートから浮遊ゲートに電子が注入される。電子が注入されたメモリセル１３ｉ，ｊは、オフ状態となる。
【００３２】
一方、デコーダ２０の選択されていない出力線は“Ｌ”となる。これにより、ＮＭＯＳ３５、ＰＭＯＳ３７はオフ状態、ＮＭＯＳ３６はオン状態となり、ノードＮ１は接地電位ＧＮＤとなる。ＤＭＯＳ３１のゲートは“Ｌ”に設定されているので、ＤＭＯＳ３３，３２を介して供給される書込電圧ＶＰＰに対して、このＤＭＯＳ３１はオン状態となる。このため、書込電圧ＶＰＰはＤＭＯＳ３１を介して接地電位ＧＮＤに接続され、ワード線１１ｉは“Ｌ”となる。従って、選択されていないワード線１１ｉに接続されるメモリセル１３ｉ，ｊへの電子注入は行われず、書込みは行われない。電子が注入されていないメモリセル１３ｉ，ｊは、オン状態である。
【００３３】
このＰＲＯＭでは、読出モード時のデータ読出しは、次のように行われる。
まず、電源電圧ＶＤＤとして３Ｖが供給され、セル電圧ＶＤに１．２Ｖが印加される。また、書込電圧ＶＰＰはオフにされ、書込制御信号ＰＧＭは“Ｈ”に設定される。この時、書込電圧ＶＰＰはオフであるが、直列接続されたＤＭＯＳ３２，３３は高抵抗状態となり、このＤＭＯＳ３２，３３によるワード線１１ｉの電圧降下は無視できるように設定されている。
【００３４】
次に、デコーダ２０に読出アドレスを指定するアドレス信号ＡＤを与える。これにより、デコーダ２０の選択された出力線は“Ｈ”となり、選択されたワード線駆動部３０ＡのＮＭＯＳ３５、ＰＭＯＳ３７はオン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５を介してノードＮ１に供給される電圧は、基板効果のため電源電圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低下するが、ＰＭＯＳ３７からのノードＮ１には電源電圧ＶＤＤが供給されるので、このノードＮ１の電圧は３Ｖとなる。
【００３５】
ＤＭＯＳ３１のゲートは“Ｈ”となっているので、デコーダ２０の出力線はそれぞれ対応するワード線１１ｉに接続される。これにより、選択されたワード線１１ｉは３Ｖとなり、選択されていないワード線１１ｉは“Ｌ”となる。選択されたワード線１１ｉに接続されたメモリセル１３ｉ，ｊのオン／オフの状態に対応して、ビット線１２ｊには大きさの異なる電流が流れる。ビット線１２ｊの電流はセンスアンプ４０ｊで判定され、データが読出される。
【００３６】
（２） ５Ｖ仕様
５Ｖ仕様のＰＲＯＭでは、配線パターン３８は切断されており、ＰＭＯＳ３７は動作に関与しない。
データ書込みは、次のように行われる。
まず、電源電圧ＶＤＤに５Ｖが供給され、セル電圧ＶＤには６Ｖが印加される。また、書込電圧ＶＰＰに９．７５Ｖが印加され、書込制御信号ＰＧＭは“Ｌ”に設定される。
【００３７】
次に、デコーダ２０に書込アドレスを指定するアドレス信号ＡＤを与える。デコーダ２０の選択された出力線は“Ｈ”（５Ｖ）となり、選択されたワード線駆動部３０ＡのＮＭＯＳ３５はオン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５を介してノードＮ１に供給される電圧は、基板効果のため電源電圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低下し、ほぼ３Ｖとなる。その後の動作は、３Ｖ仕様と同様である。
【００３８】
一方、このＰＲＯＭにおけるデータ読出しは、次のように行われる。
まず、電源電圧ＶＤＤとして５Ｖが供給され、メモリアレイ１０のセル電圧ＶＤに、例えば１．２Ｖが印加される。また、各ワード線駆動部３０Ａｉにおいて、書込電圧ＶＰＰがオフにされ、書込制御信号ＰＧＭは“Ｈ”に設定される。書込電圧ＶＰＰはオフであるが、直列接続されたＤＭＯＳ３２，３３は高抵抗状態となり、このＤＭＯＳ３２，３３による電圧降下は無視できるように設定されている。
【００３９】
次に、デコーダ２０に読出対象のアドレスを指定するアドレス信号ＡＤを与える。これにより、デコーダ２０の選択された出力線は“Ｈ”となり、選択されたワード線駆動部３０ＡのＮＭＯＳ３５はオン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５を介してノードＮ１に供給される電圧は、基板効果のため電源電圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低下し、ほぼ３Ｖとなる。その後の動作は、３Ｖ仕様と同様である。
【００４０】
以上のように、この第１の実施形態のＰＲＯＭは、製造時のマスクによって接続または切断の状態を決定することができる配線パターン３８を有するため、同一のウエハプロセスで、２つの電源電圧に対して最適な書込み特性を有するＰＲＯＭを製造することが可能になり、開発期間の短縮と開発コストの低減が図れるという利点がある。
【００４１】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すワード線駆動部の構成図である。
このワード線駆動部３０Ｂは、図１中のワード線駆動部３０Ａに代えて用いられるものである。
【００４２】
このワード線駆動部３０Ｂは、デコーダ２０の出力側とワード線１１ｉの間に接続されるＭＯＳ３１Ａと、このワード線１１ｉをプルアップするためのＤＭＯＳ３２，３３を有している。ＭＯＳ３１Ａは、３Ｖ仕様ではＤＭＯＳが使用され、５Ｖ仕様ではＮＭＯＳが使用される。デコーダ２０の出力側は、否定的論理積ゲート（以下、「ＮＡＮＤ」という）３８の第１の入力側に接続されている。ＮＡＮＤ３８の第２の入力側には、インバータ３９を介して書込制御信号ＰＧＭが与えられるようになっている。ＮＡＮＤ３８の出力側は、ＭＯＳ３１Ａのゲートに接続されている。
【００４３】
次に動作を説明する。
３Ｖ仕様の場合、ＭＯＳ３１ＡはＤＭＯＳで構成されているので、このＭＯＳ３１Ａがオン状態での電圧降下はほとんど無く、デコーダ２０から出力される選択信号と書込制御信号ＰＧＭに従って、ワード線１１ｉには接地電圧ＧＮＤまたは電源電圧ＶＤＤ（３Ｖ）が出力される。
【００４４】
５Ｖ仕様の場合、ＭＯＳ３１ＢはＮＭＯＳで構成されているので、このＭＯＳ３１Ａがオン状態の場合、このＮＭＯＳによる電圧降下のため、デコーダ２０から出力される“Ｈ”（５Ｖ）の出力信号はほぼ３Ｖに低下し、ワード線１１ｉに与えられる。従って、３Ｖ仕様でも５Ｖ仕様でも、ワード線１１ｉに与えられる電圧はほぼ同一の３Ｖとなる。
【００４５】
以上のように、この第２の実施形態のＰＲＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯＳまたはＤＭＯＳに構成するＭＯＳ３１Ｂを有するため、同一のウエハプロセスで、２つの電源電圧に対して最適な書込み特性を有するＰＲＯＭを製造することが可能になり、開発期間の短縮と開発コストの低減が図れるという利点がある。
【００４６】
（第３の実施形態）
図４は、本発明の第３の実施形態を示すワード線駆動部の構成図である。
このワード線駆動部３０Ｃは、図１中のワード線駆動部３０Ａに代えて用いられるものである。
【００４７】
このワード線駆動部３０Ｃは、デコーダ２０の出力側とワード線１１ｉの間に接続されるＭＯＳ３１Ａと、このワード線１１ｉをプルアップするためのＤＭＯＳ３２，３３を有している。ＭＯＳ３１Ａは、３Ｖ仕様ではＤＭＯＳが使用され、５Ｖ仕様ではＮＭＯＳが使用される。ＭＯＳ３１Ａのゲートは、配線パターン４１，４２を介して書込制御信号ＰＧＭ及び電源電圧ＶＤＤに、それぞれ接続されている。これらの配線パターン４１，４２は、製造時のマスクによって接続または切断の状態が決定されるものである。３Ｖ仕様では、配線パターン４１は接続、配線パターン４２は切断されている。また、５Ｖ仕様では、配線パターン４１は切断、配線パターン４２は接続されている。
【００４８】
次に動作を説明する。
３Ｖ仕様の場合、ＭＯＳ３１ＢはＤＭＯＳで構成され、このＤＭＯＳのゲートは配線パターン４１によって書込制御信号ＰＧＭに接続される。これにより、ＭＯＳ３１Ａがオン状態での電圧降下はほとんど無く、デコーダ２０から出力される選択信号と書込制御信号ＰＧＭに従って、ワード線１１ｉには接地電圧ＧＮＤまたは電源電圧ＶＤＤ（３Ｖ）が出力される。
【００４９】
５Ｖ仕様の場合、ＭＯＳ３１ＢはＮＭＯＳで構成されているので、このＭＯＳ３１Ａがオン状態の場合、このＮＭＯＳによる電圧降下のため、デコーダ２０から出力される“Ｈ”（５Ｖ）の出力信号はほぼ３Ｖに低下し、ワード線１１ｉに与えられる。従って、３Ｖ仕様でも５Ｖ仕様でも、ワード線１１ｉに与えられる電圧はほぼ同一の３Ｖとなる。
【００５０】
以上のように、この第３の実施形態のＰＲＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯＳまたはＤＭＯＳに構成するＭＯＳ３１Ａと、このＭＯＳ３１Ａのゲート電圧を書込制御電圧ＰＧＭまたは電源電圧ＶＤＤに接続するための配線パターン４１，４２を有している。これにより、同一のウエハプロセスで、２つの電源電圧に対して最適な書込み特性を有するＰＲＯＭを製造することが可能になり、開発期間の短縮と開発コストの低減が図れるという利点がある。
【００５１】
（第４の実施形態）
図５は、本発明の第４の実施形態を示すワード線駆動部の構成図である。
このワード線駆動部３０Ｄは、図１中のワード線駆動部３０Ａに代えて用いられるものであり、図４中の要素と共通の要素には共通の符号が付されている。
【００５２】
このワード線駆動部３０Ｄは、図４の配線パターン４２の接続先を、電源電圧ＶＤＤに代えて定電圧回路４３にしたものである。定電圧回路４３は、読出し動作時には電源電圧ＶＤＤを抵抗等で分圧して中間電位ＭＶを出力し、書込動作時には“Ｈ”を出力するものである。
このようなワード線駆動部３０Ｄでは、５Ｖ仕様の場合、読出し動作時に定電圧回路４３から出力される中間電位ＭＶによってＭＯＳ（ＮＭＯＳ）３１Ａのゲートを制御するので、ワード線１１ｉの電圧を正確に３Ｖに設定することができる。
【００５３】
以上のように、この第４の実施形態のＰＲＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯＳまたはＤＭＯＳに構成するＭＯＳ３１Ａと、このＭＯＳ３１Ａのゲート電圧を書込制御電圧ＰＧＭまたは定電圧回路４３に接続するための配線パターン４１，４２を有している。これにより、同一のウエハプロセスで、２つの電源電圧に対して最適な書込み特性を有するＰＲＯＭを製造することが可能になり、開発期間の短縮と開発コストの低減が図れるという利点がある。更に、定電圧回路４３によってワード線１１ｉの電圧を正確に設定することができるという利点がある。
【００５４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ），（ｂ）のようなものがある。
（ａ） 電源電圧ＶＤＤは３Ｖと５Ｖに限定されず、他の電圧に対しても同様に適用可能である。
（ｂ） メモリアレイ１０の構成は、図１の回路の限定されない。
【００５５】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、製造時のマスクによって第１及び第２のノード間を接続または切断する配線パターンを有している。これにより、同一のウエハプロセスで、電源電圧の異なるＰＲＯＭを製造することができる。
【００５７】
第２の発明によれば、電源電圧の応じてデプレッション型またはエンハンスメント型のＭＯＳをストッパ回路として使用し、このＭＯＳのゲートに製造時のマスクで決められた書込制御信号または電源電圧を印加する配線パターンを有している。これにより、２種類の電源電圧に対して、ほぼ同一の電圧をワード線に与えることができる。
【００５８】
第３の発明によれば、電源電圧の応じてデプレッション型またはエンハンスメント型のＭＯＳをストッパ回路として使用し、このＭＯＳのゲートに製造時のマスクで決められた書込制御信号または定電圧回路で生成された一定電圧を印加する配線パターンを有している。これにより、２種類の電源電圧に対して、同一の電圧をワード線に与えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＰＲＯＭの概略の構成図である。
【図２】従来のＰＲＯＭの概略の構成図である。
【図３】本発明の第２の実施形態を示すワード線駆動部の構成図である。
【図４】本発明の第３の実施形態を示すワード線駆動部の構成図である。
【図５】本発明の第４の実施形態を示すワード線駆動部の構成図である。
【符号の説明】
１０ メモリアレイ
１１ ワード線
１２ ビット線
１３ メモリセル
２０ デコーダ
３０Ａ〜３０Ｄ ワード線駆動部
３１〜３３ ＤＭＯＳ
３５，３６ ＮＭＯＳ
３７ ＰＭＯＳ
３８，４１，４２ 配線パターン
４３ 定電圧回路
Claims (3)
- 複数のワード線とビット線の各交差箇所に配置されたメモリセルを有し、該ワード線で駆動されたメモリセルの記憶内容が対応するビット線に読出されるメモリアレイと、アドレス信号を解読して前記ワード線を選択する選択信号を出力するデコーダと、前記選択信号に基づいて前記ワード線を駆動するワード線駆動部とを備えた書込可能な読出専用メモリにおいて、
前記ワード線駆動部は、
電源電位と第１のノードとの間に接続されると共に基板電極が接地され、前記選択信号が与えられたときにオン状態となる第１のＭＯＳトランジスタと、
前記第１のノードと接地電位との間に接続され、前記選択信号が与えられたときにオフ状態となる第２のＭＯＳトランジスタと、
前記電源電位と第２のノードとの間に接続され、前記選択信号が与えられたときにオン状態となる第３のＭＯＳトランジスタと、
前記第１と第２のノード間に設けられ、製造時のマスクによって接続または切断の状態が決定される配線パターンと、
前記第１のノードと前記ワード線との間に接続され、読出モード時にオン状態になる第４のＭＯＳトランジスタとを、
有することを特徴とする書込可能な読出専用メモリ。 - 複数のワード線とビット線の各交差箇所に配置されたメモリセルを有し、該ワード線で駆動されたメモリセルの記憶内容が対応するビット線に読出されるメモリアレイと、アドレス信号を解読して前記ワード線を選択する選択信号を出力するデコーダと、前記選択信号に基づいて前記ワード線を駆動するワード線駆動部とを備えた書込可能な読出専用メモリにおいて、
前記ワード線駆動部は、
前記デコーダの出力側と前記ワード線との間に接続されたデプレッション型またはエンハンスメント型のＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲートと書込制御信号及び電源電圧との間に設けられ、製造時のマスクによって接続または切断の状態が決定される配線パターンとを、
有することを特徴とする書込可能な読出専用メモリ。 - 複数のワード線とビット線の各交差箇所に配置されたメモリセルを有し、該ワード線で駆動されたメモリセルの記憶内容が対応するビット線に読出されるメモリアレイと、アドレス信号を解読して前記ワード線を選択する選択信号を出力するデコーダと、前記選択信号に基づいて前記ワード線を駆動するワード線駆動部とを備えた書込可能な読出専用メモリにおいて、
前記ワード線駆動部は、
前記デコーダの出力側と前記ワード線との間に接続されたデプレッション型またはエンハンスメント型のＭＯＳトランジスタと、
電源電圧よりも低い一定電圧を生成する定電圧回路と、
前記ＭＯＳトランジスタのゲートと書込制御信号及び前記定電圧回路との間に設けられ、製造時のマスクによって接続または切断の状態が決定される配線パターンとを、
有することを特徴とする書込可能な読出専用メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181018A JP3607575B2 (ja) | 2000-06-16 | 2000-06-16 | 書込可能な読出専用メモリ |
| US09/860,522 US6449192B2 (en) | 2000-06-16 | 2001-05-21 | Programmable read-only memory generating identical word-line voltages from different power-supply voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181018A JP3607575B2 (ja) | 2000-06-16 | 2000-06-16 | 書込可能な読出専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001357685A JP2001357685A (ja) | 2001-12-26 |
| JP3607575B2 true JP3607575B2 (ja) | 2005-01-05 |
Family
ID=18682007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000181018A Expired - Fee Related JP3607575B2 (ja) | 2000-06-16 | 2000-06-16 | 書込可能な読出専用メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6449192B2 (ja) |
| JP (1) | JP3607575B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4228683B2 (ja) * | 2002-06-04 | 2009-02-25 | 沖電気工業株式会社 | 半導体装置 |
| US7144775B2 (en) * | 2004-05-18 | 2006-12-05 | Atmel Corporation | Low-voltage single-layer polysilicon eeprom memory cell |
| KR100645046B1 (ko) * | 2004-10-07 | 2006-11-10 | 삼성전자주식회사 | 불 휘발성 메모리 장치의 행 디코더 회로 |
| US7646622B2 (en) * | 2006-03-23 | 2010-01-12 | Toshiba America Research, Inc. | Memory based computation systems and methods of using the same |
| US7313050B2 (en) * | 2006-04-18 | 2007-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Word-line driver for memory devices |
| KR101202429B1 (ko) * | 2007-10-11 | 2012-11-16 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| JP2009289308A (ja) * | 2008-05-28 | 2009-12-10 | Toshiba Corp | 半導体記憶装置 |
| TWI415137B (zh) * | 2009-12-17 | 2013-11-11 | Macronix Int Co Ltd | 區域字元線驅動器 |
| KR20150022242A (ko) | 2013-08-22 | 2015-03-04 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US9760533B2 (en) * | 2014-08-14 | 2017-09-12 | The Regents On The University Of Michigan | Floating-gate transistor array for performing weighted sum computation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61151898A (ja) * | 1984-12-26 | 1986-07-10 | Fujitsu Ltd | 半導体記憶装置におけるワ−ド線ドライバ回路 |
-
2000
- 2000-06-16 JP JP2000181018A patent/JP3607575B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-21 US US09/860,522 patent/US6449192B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010053094A1 (en) | 2001-12-20 |
| JP2001357685A (ja) | 2001-12-26 |
| US6449192B2 (en) | 2002-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3199882B2 (ja) | 不揮発性半導体記憶装置 | |
| US7453742B2 (en) | Semiconductor integrated circuit device | |
| US4737936A (en) | Semiconductor memory device having improved write-verify operation | |
| JP3114620B2 (ja) | 半導体記憶装置 | |
| JP6434344B2 (ja) | 半導体装置 | |
| US6621743B2 (en) | Word-line driving circuit with reduced current leakage | |
| KR20060114008A (ko) | 고속 저전압 동작 고전압 구동기 회로 | |
| JPH11273360A (ja) | 強誘電体記憶装置 | |
| JPH0821849B2 (ja) | 半導体記憶装置 | |
| JP3709606B2 (ja) | 不揮発性半導体記憶装置及びベリファイ方法 | |
| JP3607575B2 (ja) | 書込可能な読出専用メモリ | |
| JP4416474B2 (ja) | 半導体記憶装置 | |
| US7760537B2 (en) | Programmable ROM | |
| KR900001774B1 (ko) | 바이어스 전압 발생기를 포함하는 반도체 메모리 회로 | |
| US7616486B2 (en) | Cell array of semiconductor memory device and method of driving the same | |
| JP3822410B2 (ja) | 半導体集積回路 | |
| JP5214328B2 (ja) | 半導体集積回路 | |
| JP2003007100A (ja) | 半導体記憶装置 | |
| JP2006311579A (ja) | 検知回路 | |
| US5896319A (en) | Current control circuit and non-volatile semiconductor memory device having the same | |
| JP3540211B2 (ja) | 不揮発性半導体記憶装置及びそのプログラム方法 | |
| JP2984045B2 (ja) | 半導体記憶装置 | |
| JP3119740B2 (ja) | 半導体メモリの内部電源切換え回路 | |
| JPH11306777A (ja) | センスアンプ | |
| JPH06309883A (ja) | 不揮発性半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040312 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040527 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041005 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101015 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |