JP2001357685A - 書込可能な読出専用メモリ - Google Patents
書込可能な読出専用メモリInfo
- Publication number
- JP2001357685A JP2001357685A JP2000181018A JP2000181018A JP2001357685A JP 2001357685 A JP2001357685 A JP 2001357685A JP 2000181018 A JP2000181018 A JP 2000181018A JP 2000181018 A JP2000181018 A JP 2000181018A JP 2001357685 A JP2001357685 A JP 2001357685A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- memory
- decoder
- read
- selection signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 電源電圧の異なるＰＲＯＭの開発期間の短縮
と開発コストの低減を図る。 【解決手段】 ５Ｖ仕様のＰＲＯＭでは、配線パターン
３８が切断されてＰＭＯＳ３７はワード線１１から切離
される。従って、選択されたワード線駆動部３０Ａで
は、基板電極が接地されたＮＭＯＳ３５を介して電源電
圧ＶＤＤがワード線１１に印加され、このワード線１１
の電位はほぼ３Ｖになる。３Ｖ仕様のＰＲＯＭでは、配
線パターン３８を介してＰＭＯＳ３７がワード線１１に
接続される。従って、選択されたワード線駆動部３０Ａ
では、ＰＭＯＳ３７を介して電源電圧ＶＤＤがワード線
１１に印加され、このワード線１１の電位はほぼ３Ｖに
なる。他の回路構成を３Ｖ仕様にすれば、配線パターン
３８の切断／接続のみで、５Ｖ／３Ｖの電源電圧に対応
することができる。
と開発コストの低減を図る。 【解決手段】 ５Ｖ仕様のＰＲＯＭでは、配線パターン
３８が切断されてＰＭＯＳ３７はワード線１１から切離
される。従って、選択されたワード線駆動部３０Ａで
は、基板電極が接地されたＮＭＯＳ３５を介して電源電
圧ＶＤＤがワード線１１に印加され、このワード線１１
の電位はほぼ３Ｖになる。３Ｖ仕様のＰＲＯＭでは、配
線パターン３８を介してＰＭＯＳ３７がワード線１１に
接続される。従って、選択されたワード線駆動部３０Ａ
では、ＰＭＯＳ３７を介して電源電圧ＶＤＤがワード線
１１に印加され、このワード線１１の電位はほぼ３Ｖに
なる。他の回路構成を３Ｖ仕様にすれば、配線パターン
３８の切断／接続のみで、５Ｖ／３Ｖの電源電圧に対応
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書込可能
な読出専用メモリ（以下、「ＰＲＯＭ」という）に関す
るものである。
な読出専用メモリ（以下、「ＰＲＯＭ」という）に関す
るものである。
【０００２】
【従来の技術】図２は、従来のＰＲＯＭの概略の構成図
である。このＰＲＯＭは、平行配置された複数のワード
線１１ｉ（但し、ｉ＝１〜ｍ）、このワード線１１ｉに
交差して配置された複数のビット線１２ｊ（但し、ｊ＝
１〜ｎ）、及びこれらのワード線１１ｉとビット線１２
ｊの各交差箇所に配置された複数のメモリセル１３
ｉ，ｊで構成されるメモリアレイ１０を備えている。各
メモリセル１３ｉ，ｊは、浮遊ゲートを持つＭＯＳトラ
ンジスタ（以下、単に「ＭＯＳ」という）で構成され、
制御ゲートがワード線１１ｉに、ソースがビット線１２
ｊに、ドレインが共通のセル電圧ＶＤにそれぞれ接続さ
れている。
である。このＰＲＯＭは、平行配置された複数のワード
線１１ｉ（但し、ｉ＝１〜ｍ）、このワード線１１ｉに
交差して配置された複数のビット線１２ｊ（但し、ｊ＝
１〜ｎ）、及びこれらのワード線１１ｉとビット線１２
ｊの各交差箇所に配置された複数のメモリセル１３
ｉ，ｊで構成されるメモリアレイ１０を備えている。各
メモリセル１３ｉ，ｊは、浮遊ゲートを持つＭＯＳトラ
ンジスタ（以下、単に「ＭＯＳ」という）で構成され、
制御ゲートがワード線１１ｉに、ソースがビット線１２
ｊに、ドレインが共通のセル電圧ＶＤにそれぞれ接続さ
れている。
【０００３】このＰＲＯＭは、アドレス信号ＡＤを解読
して該当するワード線１１ｉを選択するデコーダ２０を
有している。デコーダ２０の出力側は、それぞれワード
線駆動部３０ｉを介してメモリアレイ１０のワード線１
１ｉに接続されている。各ワード線駆動部３０ｉは、３
個のデプレッション型ＭＯＳ（以下、「ＤＭＯＳ」とい
う）３１，３２，３３で構成されている。ＤＭＯＳ３１
は、書込用の高電圧がデコーダ２０側に印加されること
を防止するためのもので、ワード線１１ｉとデコーダ２
０との間に接続され、そのゲートには書込制御信号ＰＧ
Ｍが与えられるようになっている。ＤＭＯＳ３２，３３
は、書込時にワード線１１ｉをプルアップするためのも
ので、このＤＭＯＳ３２のソースがワード線１１ｉに、
ＤＭＯＳ３３のドレインが書込電圧ＶＰＰに接続されて
いる。ＤＭＯＳ３２，３３のゲートは、このＤＭＯＳ３
２のドレインとＤＭＯＳ３３のソースに共通接続されて
いる。
して該当するワード線１１ｉを選択するデコーダ２０を
有している。デコーダ２０の出力側は、それぞれワード
線駆動部３０ｉを介してメモリアレイ１０のワード線１
１ｉに接続されている。各ワード線駆動部３０ｉは、３
個のデプレッション型ＭＯＳ（以下、「ＤＭＯＳ」とい
う）３１，３２，３３で構成されている。ＤＭＯＳ３１
は、書込用の高電圧がデコーダ２０側に印加されること
を防止するためのもので、ワード線１１ｉとデコーダ２
０との間に接続され、そのゲートには書込制御信号ＰＧ
Ｍが与えられるようになっている。ＤＭＯＳ３２，３３
は、書込時にワード線１１ｉをプルアップするためのも
ので、このＤＭＯＳ３２のソースがワード線１１ｉに、
ＤＭＯＳ３３のドレインが書込電圧ＶＰＰに接続されて
いる。ＤＭＯＳ３２，３３のゲートは、このＤＭＯＳ３
２のドレインとＤＭＯＳ３３のソースに共通接続されて
いる。
【０００４】メモリアレイ１０の各ビット線１２ｊに
は、選択されたメモリセル１３ｉ，ｊの記憶内容を読出
すためのセンスアンプ（ＳＡ）４０ｊが、それぞれ接続
されている。
は、選択されたメモリセル１３ｉ，ｊの記憶内容を読出
すためのセンスアンプ（ＳＡ）４０ｊが、それぞれ接続
されている。
【０００５】このようなＰＲＯＭで、書込モードにおけ
るデータ書込みは、次のように行われる。まず、メモリ
アレイ１０のセル電圧ＶＤに６Ｖ、書込電圧ＶＰＰに
９．７５Ｖが印加され、書込制御信号ＰＧＭはレベル
“Ｌ”に設定される。
るデータ書込みは、次のように行われる。まず、メモリ
アレイ１０のセル電圧ＶＤに６Ｖ、書込電圧ＶＰＰに
９．７５Ｖが印加され、書込制御信号ＰＧＭはレベル
“Ｌ”に設定される。
【０００６】次に、デコーダ２０に書込アドレスを指定
するアドレス信号ＡＤを与える。これにより、デコーダ
２０の選択された出力線はレベル“Ｈ”となる。ＤＭＯ
Ｓ３１のゲートは“Ｌ”に設定されているので、ＤＭＯ
Ｓ３３，３２を介して供給される書込電圧ＶＰＰに対し
て、このＤＭＯＳ３１はオフ状態となる。従って、選択
されたワード線１１ｉの電圧は、書込電圧ＶＰＰとな
る。これにより、選択されたワード線１１ｉに接続され
たメモリセル１３ｉ，ｊの制御ゲートから、浮遊ゲート
に電子が注入され、このメモリセル１３ｉ，ｊはオフ状
態となる。
するアドレス信号ＡＤを与える。これにより、デコーダ
２０の選択された出力線はレベル“Ｈ”となる。ＤＭＯ
Ｓ３１のゲートは“Ｌ”に設定されているので、ＤＭＯ
Ｓ３３，３２を介して供給される書込電圧ＶＰＰに対し
て、このＤＭＯＳ３１はオフ状態となる。従って、選択
されたワード線１１ｉの電圧は、書込電圧ＶＰＰとな
る。これにより、選択されたワード線１１ｉに接続され
たメモリセル１３ｉ，ｊの制御ゲートから、浮遊ゲート
に電子が注入され、このメモリセル１３ｉ，ｊはオフ状
態となる。
【０００７】一方、デコーダ２０の選択されていない出
力線は“Ｌ”となる。ＤＭＯＳ３１のゲートは“Ｌ”で
あるので、ＤＭＯＳ３３，３２を介して供給される書込
電圧ＶＰＰに対して、このＤＭＯＳ３１はオン状態とな
る。従って、書込電圧ＶＰＰはＤＭＯＳ３１を介して接
地電位ＧＮＤに接続され、ワード線１１ｉは“Ｌ”とな
る。これにより、選択されていないワード線１１ｉに接
続されたメモリセル１３ｉ，ｊへの電子注入は行われ
ず、オン状態である。
力線は“Ｌ”となる。ＤＭＯＳ３１のゲートは“Ｌ”で
あるので、ＤＭＯＳ３３，３２を介して供給される書込
電圧ＶＰＰに対して、このＤＭＯＳ３１はオン状態とな
る。従って、書込電圧ＶＰＰはＤＭＯＳ３１を介して接
地電位ＧＮＤに接続され、ワード線１１ｉは“Ｌ”とな
る。これにより、選択されていないワード線１１ｉに接
続されたメモリセル１３ｉ，ｊへの電子注入は行われ
ず、オン状態である。
【０００８】このＰＲＯＭにおけるデータ読出しは、次
のように行われる。まず、電源電圧ＶＤＤとして３Ｖが
供給され、セル電圧ＶＤに１．２Ｖが印加される。書込
電圧ＶＰＰはオフに、書込制御信号ＰＧＭは“Ｈ”に設
定される。書込電圧ＶＰＰはオフであるが、直列接続さ
れたＤＭＯＳ３２，３３は高抵抗状態となり、ワード線
１１ｉの電圧降下は無視できるように設定されている。
のように行われる。まず、電源電圧ＶＤＤとして３Ｖが
供給され、セル電圧ＶＤに１．２Ｖが印加される。書込
電圧ＶＰＰはオフに、書込制御信号ＰＧＭは“Ｈ”に設
定される。書込電圧ＶＰＰはオフであるが、直列接続さ
れたＤＭＯＳ３２，３３は高抵抗状態となり、ワード線
１１ｉの電圧降下は無視できるように設定されている。
【０００９】次に、デコーダ２０に読出アドレスを指定
するアドレス信号ＡＤを与える。ＤＭＯＳ３１のゲート
は“Ｈ”であるので、デコーダ２０の出力線はそれぞれ
対応するワード線１１ｉに接続される。これにより、選
択されたワード線１１ｉは“Ｈ”、選択されていないワ
ード線１１ｉは“Ｌ”となる。選択されたワード線１１
ｉに接続されたメモリセル１３ｉ，ｊのオン／オフの状
態に対応して、セル電圧ＶＤからこのメモリセル１３
ｉ，ｊを介してビット線１２ｊには異なる電流が流れ
る。ビット線１２ｊの電流はセンスアンプ４０ｊで判定
され、データが読出される。
するアドレス信号ＡＤを与える。ＤＭＯＳ３１のゲート
は“Ｈ”であるので、デコーダ２０の出力線はそれぞれ
対応するワード線１１ｉに接続される。これにより、選
択されたワード線１１ｉは“Ｈ”、選択されていないワ
ード線１１ｉは“Ｌ”となる。選択されたワード線１１
ｉに接続されたメモリセル１３ｉ，ｊのオン／オフの状
態に対応して、セル電圧ＶＤからこのメモリセル１３
ｉ，ｊを介してビット線１２ｊには異なる電流が流れ
る。ビット線１２ｊの電流はセンスアンプ４０ｊで判定
され、データが読出される。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
ＰＲＯＭでは、次のような課題があった。電源電圧ＶＤ
Ｄとして３Ｖを用いる３Ｖ仕様と、５Ｖを用いる５Ｖ仕
様で、同じ回路構成を使用する場合、信頼性向上のため
に製造過程におけるウエハプロセスで酸化膜の厚さ等を
変更すると共に、データ書込み時には電圧ＶＤ，ＶＰＰ
等を最適化する必要がある。特に、データ書込み特性の
最適化はＰＲＯＭの設計で最も難しく、多くの時間と工
数が必要とされる。これは、開発期間短縮にとってデメ
リットである。
ＰＲＯＭでは、次のような課題があった。電源電圧ＶＤ
Ｄとして３Ｖを用いる３Ｖ仕様と、５Ｖを用いる５Ｖ仕
様で、同じ回路構成を使用する場合、信頼性向上のため
に製造過程におけるウエハプロセスで酸化膜の厚さ等を
変更すると共に、データ書込み時には電圧ＶＤ，ＶＰＰ
等を最適化する必要がある。特に、データ書込み特性の
最適化はＰＲＯＭの設計で最も難しく、多くの時間と工
数が必要とされる。これは、開発期間短縮にとってデメ
リットである。
【００１１】本発明は、３Ｖ仕様と５Ｖ仕様の２つのワ
ード線駆動回路を組合わせて構成することにより前記従
来技術が持っていた課題を解決し、ＰＲＯＭの開発期間
の短縮と開発コストの低減を図るものである。
ード線駆動回路を組合わせて構成することにより前記従
来技術が持っていた課題を解決し、ＰＲＯＭの開発期間
の短縮と開発コストの低減を図るものである。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、複数のワード線とビッ
ト線の各交差箇所に配置されたメモリセルを有し、該ワ
ード線で駆動されたメモリセルの記憶内容が対応するビ
ット線に読出されるメモリアレイと、アドレス信号を解
読して前記ワード線を選択する選択信号を出力するデコ
ーダと、前記選択信号に基づいて前記ワード線を駆動す
るワード線駆動部とを備えたＰＲＯＭにおいて、ワード
線駆動部を次のように構成している。
に、本発明の内の第１の発明は、複数のワード線とビッ
ト線の各交差箇所に配置されたメモリセルを有し、該ワ
ード線で駆動されたメモリセルの記憶内容が対応するビ
ット線に読出されるメモリアレイと、アドレス信号を解
読して前記ワード線を選択する選択信号を出力するデコ
ーダと、前記選択信号に基づいて前記ワード線を駆動す
るワード線駆動部とを備えたＰＲＯＭにおいて、ワード
線駆動部を次のように構成している。
【００１３】即ち、このワード線駆動部は、電源電位と
第１のノードとの間に接続されると共に基板電極が接地
され、前記選択信号が与えられたときにオン状態となる
第１のＭＯＳと、前記第１のノードと接地電位との間に
接続され、前記選択信号が与えられたときにオフ状態と
なる第２のＭＯＳと、前記電源電位と第２のノードとの
間に接続され、前記選択信号が与えられたときにオン状
態となる第３のＭＯＳと、前記第１と第２のノード間に
設けられ、製造時のマスクによって接続または切断の状
態が決定される配線パターンと、前記第１のノードと前
記ワード線との間に接続され、読出モード時にオン状態
になる第４のＭＯＳを有している。
第１のノードとの間に接続されると共に基板電極が接地
され、前記選択信号が与えられたときにオン状態となる
第１のＭＯＳと、前記第１のノードと接地電位との間に
接続され、前記選択信号が与えられたときにオフ状態と
なる第２のＭＯＳと、前記電源電位と第２のノードとの
間に接続され、前記選択信号が与えられたときにオン状
態となる第３のＭＯＳと、前記第１と第２のノード間に
設けられ、製造時のマスクによって接続または切断の状
態が決定される配線パターンと、前記第１のノードと前
記ワード線との間に接続され、読出モード時にオン状態
になる第４のＭＯＳを有している。
【００１４】第１の発明によれば、以上のようにＰＲＯ
Ｍを構成したので、次のような作用が行われる。書込モ
ード時、デコーダに与えられたアドレス信号によってワ
ード線が選択される。選択信号が与えられたワード線駆
動部では、第１と第３のＭＯＳがオン状態となり、第１
のノードに電源電位が出力される。また、選択信号が与
えらていないワード線駆動部では、第２のＭＯＳがオン
状態となり、第１のノードは接地電位となる。読出モー
ド時には、選択信号が与えられたワード線駆動部の第４
のＭＯＳがオン状態になって第１のノードがワード線が
駆動される。そして、駆動されたワード線に接続された
メモリセルの記憶内容は、ビット線に読出される。
Ｍを構成したので、次のような作用が行われる。書込モ
ード時、デコーダに与えられたアドレス信号によってワ
ード線が選択される。選択信号が与えられたワード線駆
動部では、第１と第３のＭＯＳがオン状態となり、第１
のノードに電源電位が出力される。また、選択信号が与
えらていないワード線駆動部では、第２のＭＯＳがオン
状態となり、第１のノードは接地電位となる。読出モー
ド時には、選択信号が与えられたワード線駆動部の第４
のＭＯＳがオン状態になって第１のノードがワード線が
駆動される。そして、駆動されたワード線に接続された
メモリセルの記憶内容は、ビット線に読出される。
【００１５】第２の発明は、第１の発明と同様のＰＲＯ
Ｍにおいて、ワード線駆動部を、デコーダの出力側と前
記ワード線との間に接続されたデプレッション型または
エンハンスメント型のＭＯＳと、読出モード時に、前記
デコーダから与えられる選択信号に従って前記ＭＯＳを
オン状態に制御するゲート回路を有する構成にしてい
る。
Ｍにおいて、ワード線駆動部を、デコーダの出力側と前
記ワード線との間に接続されたデプレッション型または
エンハンスメント型のＭＯＳと、読出モード時に、前記
デコーダから与えられる選択信号に従って前記ＭＯＳを
オン状態に制御するゲート回路を有する構成にしてい
る。
【００１６】第２の発明によれば、ワード線駆動部にお
いて次のような作用が行われる。読出モード時には、デ
コーダから与えられる選択信号に従ってゲート回路が動
作し、ＭＯＳがオン状態に制御される。
いて次のような作用が行われる。読出モード時には、デ
コーダから与えられる選択信号に従ってゲート回路が動
作し、ＭＯＳがオン状態に制御される。
【００１７】第３の発明は、第１の発明と同様のＰＲＯ
Ｍにおいて、ワード線駆動部を、デコーダの出力側と前
記ワード線との間に接続されたデプレッション型または
エンハンスメント型のＭＯＳと、前記ＭＯＳのゲートと
書込制御信号及び電源電圧との間に設けられ、製造時の
マスクによって接続または切断の状態が決定される配線
パターンを有する構成にしている。
Ｍにおいて、ワード線駆動部を、デコーダの出力側と前
記ワード線との間に接続されたデプレッション型または
エンハンスメント型のＭＯＳと、前記ＭＯＳのゲートと
書込制御信号及び電源電圧との間に設けられ、製造時の
マスクによって接続または切断の状態が決定される配線
パターンを有する構成にしている。
【００１８】第３の発明によれば、ワード線駆動部にお
いて次のような作用が行われる。製造時のマスクで決定
された配線パターンによって、書込制御信号または電源
電圧が、ＭＯＳのゲートに与えられる。
いて次のような作用が行われる。製造時のマスクで決定
された配線パターンによって、書込制御信号または電源
電圧が、ＭＯＳのゲートに与えられる。
【００１９】第４の発明は、第１の発明と同様のＰＲＯ
Ｍにおいて、ワード線駆動部を、デコーダの出力側と前
記ワード線との間に接続されたデプレッション型または
エンハンスメント型のＭＯＳと、電源電圧よりも低い一
定電圧を生成する定電圧回路と、前記ＭＯＳのゲートと
書込制御信号及び前記定電圧回路との間に設けられ、製
造時のマスクによって接続または切断の状態が決定され
る配線パターンを有する構成にしている。
Ｍにおいて、ワード線駆動部を、デコーダの出力側と前
記ワード線との間に接続されたデプレッション型または
エンハンスメント型のＭＯＳと、電源電圧よりも低い一
定電圧を生成する定電圧回路と、前記ＭＯＳのゲートと
書込制御信号及び前記定電圧回路との間に設けられ、製
造時のマスクによって接続または切断の状態が決定され
る配線パターンを有する構成にしている。
【００２０】第４の発明によれば、ワード線駆動部にお
いて次のような作用が行われる。製造時のマスクで決定
された配線パターンによって、書込制御信号または定電
圧回路の一定電圧が、ＭＯＳのゲートに与えられる。
いて次のような作用が行われる。製造時のマスクで決定
された配線パターンによって、書込制御信号または定電
圧回路の一定電圧が、ＭＯＳのゲートに与えられる。
【００２１】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すＰＲＯＭの概略の構成図であ
り、図２中の要素と共通の要素には共通の符号が付され
ている。このＰＲＯＭは、電気的に書込みが可能な読出
専用メモリで、平行に配置された複数のワード線１１ｉ
（但し、ｉ＝１〜ｍ）、このワード線１１ｉに交差して
配置された複数のビット線１２ｊ（但し、ｊ＝１〜
ｎ）、及びこれらのワード線１１ｉとビット線１２ｊの
各交差箇所に配置された複数のメモリセル１３ｉ，ｊで
構成されるメモリアレイ１０を備えている。各メモリセ
ル１３ｉ，ｊは、他の電極から絶縁された浮遊ゲートを
有するＭＯＳで構成され、制御ゲートがワード線１１ｉ
に、ソースがビット線１２ｊに、ドレインが共通のセル
電圧ＶＤにそれぞれ接続されている。
明の第１の実施形態を示すＰＲＯＭの概略の構成図であ
り、図２中の要素と共通の要素には共通の符号が付され
ている。このＰＲＯＭは、電気的に書込みが可能な読出
専用メモリで、平行に配置された複数のワード線１１ｉ
（但し、ｉ＝１〜ｍ）、このワード線１１ｉに交差して
配置された複数のビット線１２ｊ（但し、ｊ＝１〜
ｎ）、及びこれらのワード線１１ｉとビット線１２ｊの
各交差箇所に配置された複数のメモリセル１３ｉ，ｊで
構成されるメモリアレイ１０を備えている。各メモリセ
ル１３ｉ，ｊは、他の電極から絶縁された浮遊ゲートを
有するＭＯＳで構成され、制御ゲートがワード線１１ｉ
に、ソースがビット線１２ｊに、ドレインが共通のセル
電圧ＶＤにそれぞれ接続されている。
【００２２】このＰＲＯＭは、アドレス信号ＡＤを解読
して該当するワード線１１ｉを選択するデコーダ２０を
有している。デコーダ２０の出力側は、それぞれワード
線駆動部３０Ａｉを介してワード線１１ｉに接続されて
いる。
して該当するワード線１１ｉを選択するデコーダ２０を
有している。デコーダ２０の出力側は、それぞれワード
線駆動部３０Ａｉを介してワード線１１ｉに接続されて
いる。
【００２３】各ワード線駆動部３０Ａｉは同じ構成であ
り、デコーダ２０の出力信号が与えられるインバータ３
４とＮＭＯＳ３５を有している。ＮＭＯＳ３５のドレイ
ンは電源電圧ＶＤＤに、ソースはノードＮ１に、基板電
極は接地電位ＧＮＤにそれぞれ接続されている。ノード
Ｎ１と接地電位ＧＮＤの間にはＮＭＯＳ３６が接続さ
れ、このＮＭＯＳ３６のゲートにはインバータ３４の出
力側が接続されている。また、電源電圧ＶＤＤとノード
Ｎ２の間にはＰＭＯＳ３７が接続され、このＰＭＯＳ３
７のゲートは、インバータ３４の出力側に接続されてい
る。
り、デコーダ２０の出力信号が与えられるインバータ３
４とＮＭＯＳ３５を有している。ＮＭＯＳ３５のドレイ
ンは電源電圧ＶＤＤに、ソースはノードＮ１に、基板電
極は接地電位ＧＮＤにそれぞれ接続されている。ノード
Ｎ１と接地電位ＧＮＤの間にはＮＭＯＳ３６が接続さ
れ、このＮＭＯＳ３６のゲートにはインバータ３４の出
力側が接続されている。また、電源電圧ＶＤＤとノード
Ｎ２の間にはＰＭＯＳ３７が接続され、このＰＭＯＳ３
７のゲートは、インバータ３４の出力側に接続されてい
る。
【００２４】ノードＮ１，Ｎ２間には、製造時のマスク
によって接続または切断の状態が決定される配線パター
ン３８が設けられている。即ち、電源電圧ＶＤＤとして
３Ｖを使用する３Ｖ仕様の場合は、配線パターン３８が
接続された状態で製造される。また、５Ｖで使用される
５Ｖ仕様の場合は、この配線パターン３８が切断された
状態で製造される。
によって接続または切断の状態が決定される配線パター
ン３８が設けられている。即ち、電源電圧ＶＤＤとして
３Ｖを使用する３Ｖ仕様の場合は、配線パターン３８が
接続された状態で製造される。また、５Ｖで使用される
５Ｖ仕様の場合は、この配線パターン３８が切断された
状態で製造される。
【００２５】ノードＮ１とワード線１１ｉとの間には、
書込モード時の高電圧がデコーダ２０側に印加されるこ
とを防止するためのストッパ回路としてＤＭＯＳ３１が
接続され、このＤＭＯＳ３１のゲートには書込制御信号
ＰＧＭが与えられるようになっている。
書込モード時の高電圧がデコーダ２０側に印加されるこ
とを防止するためのストッパ回路としてＤＭＯＳ３１が
接続され、このＤＭＯＳ３１のゲートには書込制御信号
ＰＧＭが与えられるようになっている。
【００２６】また、ワード線１１ｉにはＤＭＯＳ３２の
ソースが接続され、このＤＭＯＳ３２のドレインがＤＭ
ＯＳ３３のソースに接続されている。ＤＭＯＳ３３のド
レインは、書込電圧ＶＰＰに接続されている。ＤＭＯＳ
３２，３３のゲートは、このＤＭＯＳ３２のドレインに
共通接続されている。ＤＭＯＳ３２，３３は、書込モー
ド時に、ワード線１１ｉを書込電圧ＶＰＰに上昇させる
ためのプルアップ回路である。
ソースが接続され、このＤＭＯＳ３２のドレインがＤＭ
ＯＳ３３のソースに接続されている。ＤＭＯＳ３３のド
レインは、書込電圧ＶＰＰに接続されている。ＤＭＯＳ
３２，３３のゲートは、このＤＭＯＳ３２のドレインに
共通接続されている。ＤＭＯＳ３２，３３は、書込モー
ド時に、ワード線１１ｉを書込電圧ＶＰＰに上昇させる
ためのプルアップ回路である。
【００２７】一方、メモリアレイ１０の各ビット線１２
ｊには、選択されたメモリセル１３ ｉ，ｊの記憶内容を
読出すためのセンスアンプ４０ｊが、それぞれ接続され
ている。
ｊには、選択されたメモリセル１３ ｉ，ｊの記憶内容を
読出すためのセンスアンプ４０ｊが、それぞれ接続され
ている。
【００２８】次に、図１の動作を（１）３Ｖ仕様と、
（２）５Ｖ仕様に分けて説明する。 （１） ３Ｖ仕様 ３Ｖ仕様のＰＲＯＭでは、配線パターン３８は接続され
ている。書込モードにおいて、データの書込み、即ち各
メモリセル１３ｉ，ｊの浮遊ゲートへの電子の注入は、
次のように行われる。
（２）５Ｖ仕様に分けて説明する。 （１） ３Ｖ仕様 ３Ｖ仕様のＰＲＯＭでは、配線パターン３８は接続され
ている。書込モードにおいて、データの書込み、即ち各
メモリセル１３ｉ，ｊの浮遊ゲートへの電子の注入は、
次のように行われる。
【００２９】まず、電源電圧ＶＤＤに３Ｖが供給され、
セル電圧ＶＤに６Ｖが印加される。また、書込電圧ＶＰ
Ｐに９．７５Ｖが印加され、書込制御信号ＰＧＭは
“Ｌ”に設定される。
セル電圧ＶＤに６Ｖが印加される。また、書込電圧ＶＰ
Ｐに９．７５Ｖが印加され、書込制御信号ＰＧＭは
“Ｌ”に設定される。
【００３０】次に、デコーダ２０に書込アドレスを指定
するアドレス信号ＡＤを与える。これにより、デコーダ
２０の選択された出力線は“Ｈ”（３Ｖ）となり、選択
されたワード線駆動部３０ＡのＮＭＯＳ３５、ＰＭＯＳ
３７はオン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭ
ＯＳ３５を介してノードＮ１に供給される電圧は、この
ＮＭＯＳ３５の基板効果のために、電源電圧ＶＤＤより
も基板効果分の閾値ΔＶＴだけ低下するが、ＰＭＯＳ３
７からのノードＮ１に電源電圧ＶＤＤが供給されるの
で、このノードＮ１の電圧はほぼ３Ｖとなる。
するアドレス信号ＡＤを与える。これにより、デコーダ
２０の選択された出力線は“Ｈ”（３Ｖ）となり、選択
されたワード線駆動部３０ＡのＮＭＯＳ３５、ＰＭＯＳ
３７はオン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭ
ＯＳ３５を介してノードＮ１に供給される電圧は、この
ＮＭＯＳ３５の基板効果のために、電源電圧ＶＤＤより
も基板効果分の閾値ΔＶＴだけ低下するが、ＰＭＯＳ３
７からのノードＮ１に電源電圧ＶＤＤが供給されるの
で、このノードＮ１の電圧はほぼ３Ｖとなる。
【００３１】ＤＭＯＳ３１のゲートは“Ｌ”に設定され
ているので、ＤＭＯＳ３３，３２を介して供給される書
込電圧ＶＰＰに対して、このＤＭＯＳ３１はオフ状態と
なる。このため、選択されたワード線１１ｉの電圧は、
書込電圧ＶＰＰとなる。これにより、選択されたワード
線１１ｉに接続されるメモリセル１３ｉ，ｊの制御ゲー
トから浮遊ゲートに電子が注入される。電子が注入され
たメモリセル１３ｉ， ｊは、オフ状態となる。
ているので、ＤＭＯＳ３３，３２を介して供給される書
込電圧ＶＰＰに対して、このＤＭＯＳ３１はオフ状態と
なる。このため、選択されたワード線１１ｉの電圧は、
書込電圧ＶＰＰとなる。これにより、選択されたワード
線１１ｉに接続されるメモリセル１３ｉ，ｊの制御ゲー
トから浮遊ゲートに電子が注入される。電子が注入され
たメモリセル１３ｉ， ｊは、オフ状態となる。
【００３２】一方、デコーダ２０の選択されていない出
力線は“Ｌ”となる。これにより、ＮＭＯＳ３５、ＰＭ
ＯＳ３７はオフ状態、ＮＭＯＳ３６はオン状態となり、
ノードＮ１は接地電位ＧＮＤとなる。ＤＭＯＳ３１のゲ
ートは“Ｌ”に設定されているので、ＤＭＯＳ３３，３
２を介して供給される書込電圧ＶＰＰに対して、このＤ
ＭＯＳ３１はオン状態となる。このため、書込電圧ＶＰ
ＰはＤＭＯＳ３１を介して接地電位ＧＮＤに接続され、
ワード線１１ｉは“Ｌ”となる。従って、選択されてい
ないワード線１１ｉに接続されるメモリセル１３ｉ，ｊ
への電子注入は行われず、書込みは行われない。電子が
注入されていないメモリセル１３ｉ，ｊは、オン状態で
ある。
力線は“Ｌ”となる。これにより、ＮＭＯＳ３５、ＰＭ
ＯＳ３７はオフ状態、ＮＭＯＳ３６はオン状態となり、
ノードＮ１は接地電位ＧＮＤとなる。ＤＭＯＳ３１のゲ
ートは“Ｌ”に設定されているので、ＤＭＯＳ３３，３
２を介して供給される書込電圧ＶＰＰに対して、このＤ
ＭＯＳ３１はオン状態となる。このため、書込電圧ＶＰ
ＰはＤＭＯＳ３１を介して接地電位ＧＮＤに接続され、
ワード線１１ｉは“Ｌ”となる。従って、選択されてい
ないワード線１１ｉに接続されるメモリセル１３ｉ，ｊ
への電子注入は行われず、書込みは行われない。電子が
注入されていないメモリセル１３ｉ，ｊは、オン状態で
ある。
【００３３】このＰＲＯＭでは、読出モード時のデータ
読出しは、次のように行われる。まず、電源電圧ＶＤＤ
として３Ｖが供給され、セル電圧ＶＤに１．２Ｖが印加
される。また、書込電圧ＶＰＰはオフにされ、書込制御
信号ＰＧＭは“Ｈ”に設定される。この時、書込電圧Ｖ
ＰＰはオフであるが、直列接続されたＤＭＯＳ３２，３
３は高抵抗状態となり、このＤＭＯＳ３２，３３による
ワード線１１ｉの電圧降下は無視できるように設定され
ている。
読出しは、次のように行われる。まず、電源電圧ＶＤＤ
として３Ｖが供給され、セル電圧ＶＤに１．２Ｖが印加
される。また、書込電圧ＶＰＰはオフにされ、書込制御
信号ＰＧＭは“Ｈ”に設定される。この時、書込電圧Ｖ
ＰＰはオフであるが、直列接続されたＤＭＯＳ３２，３
３は高抵抗状態となり、このＤＭＯＳ３２，３３による
ワード線１１ｉの電圧降下は無視できるように設定され
ている。
【００３４】次に、デコーダ２０に読出アドレスを指定
するアドレス信号ＡＤを与える。これにより、デコーダ
２０の選択された出力線は“Ｈ”となり、選択されたワ
ード線駆動部３０ＡのＮＭＯＳ３５、ＰＭＯＳ３７はオ
ン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５
を介してノードＮ１に供給される電圧は、基板効果のた
め電源電圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低
下するが、ＰＭＯＳ３７からのノードＮ１には電源電圧
ＶＤＤが供給されるので、このノードＮ１の電圧は３Ｖ
となる。
するアドレス信号ＡＤを与える。これにより、デコーダ
２０の選択された出力線は“Ｈ”となり、選択されたワ
ード線駆動部３０ＡのＮＭＯＳ３５、ＰＭＯＳ３７はオ
ン状態、ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５
を介してノードＮ１に供給される電圧は、基板効果のた
め電源電圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低
下するが、ＰＭＯＳ３７からのノードＮ１には電源電圧
ＶＤＤが供給されるので、このノードＮ１の電圧は３Ｖ
となる。
【００３５】ＤＭＯＳ３１のゲートは“Ｈ”となってい
るので、デコーダ２０の出力線はそれぞれ対応するワー
ド線１１ｉに接続される。これにより、選択されたワー
ド線１１ｉは３Ｖとなり、選択されていないワード線１
１ｉは“Ｌ”となる。選択されたワード線１１ｉに接続
されたメモリセル１３ｉ，ｊのオン／オフの状態に対応
して、ビット線１２ｊには大きさの異なる電流が流れ
る。ビット線１２ｊの電流はセンスアンプ４０ｊで判定
され、データが読出される。
るので、デコーダ２０の出力線はそれぞれ対応するワー
ド線１１ｉに接続される。これにより、選択されたワー
ド線１１ｉは３Ｖとなり、選択されていないワード線１
１ｉは“Ｌ”となる。選択されたワード線１１ｉに接続
されたメモリセル１３ｉ，ｊのオン／オフの状態に対応
して、ビット線１２ｊには大きさの異なる電流が流れ
る。ビット線１２ｊの電流はセンスアンプ４０ｊで判定
され、データが読出される。
【００３６】（２） ５Ｖ仕様 ５Ｖ仕様のＰＲＯＭでは、配線パターン３８は切断され
ており、ＰＭＯＳ３７は動作に関与しない。データ書込
みは、次のように行われる。まず、電源電圧ＶＤＤに５
Ｖが供給され、セル電圧ＶＤには６Ｖが印加される。ま
た、書込電圧ＶＰＰに９．７５Ｖが印加され、書込制御
信号ＰＧＭは“Ｌ”に設定される。
ており、ＰＭＯＳ３７は動作に関与しない。データ書込
みは、次のように行われる。まず、電源電圧ＶＤＤに５
Ｖが供給され、セル電圧ＶＤには６Ｖが印加される。ま
た、書込電圧ＶＰＰに９．７５Ｖが印加され、書込制御
信号ＰＧＭは“Ｌ”に設定される。
【００３７】次に、デコーダ２０に書込アドレスを指定
するアドレス信号ＡＤを与える。デコーダ２０の選択さ
れた出力線は“Ｈ”（５Ｖ）となり、選択されたワード
線駆動部３０ＡのＮＭＯＳ３５はオン状態、ＮＭＯＳ３
６はオフ状態となる。ＮＭＯＳ３５を介してノードＮ１
に供給される電圧は、基板効果のため電源電圧ＶＤＤよ
りも基板効果分の閾値ΔＶＴだけ低下し、ほぼ３Ｖとな
る。その後の動作は、３Ｖ仕様と同様である。
するアドレス信号ＡＤを与える。デコーダ２０の選択さ
れた出力線は“Ｈ”（５Ｖ）となり、選択されたワード
線駆動部３０ＡのＮＭＯＳ３５はオン状態、ＮＭＯＳ３
６はオフ状態となる。ＮＭＯＳ３５を介してノードＮ１
に供給される電圧は、基板効果のため電源電圧ＶＤＤよ
りも基板効果分の閾値ΔＶＴだけ低下し、ほぼ３Ｖとな
る。その後の動作は、３Ｖ仕様と同様である。
【００３８】一方、このＰＲＯＭにおけるデータ読出し
は、次のように行われる。まず、電源電圧ＶＤＤとして
５Ｖが供給され、メモリアレイ１０のセル電圧ＶＤに、
例えば１．２Ｖが印加される。また、各ワード線駆動部
３０Ａｉにおいて、書込電圧ＶＰＰがオフにされ、書込
制御信号ＰＧＭは“Ｈ”に設定される。書込電圧ＶＰＰ
はオフであるが、直列接続されたＤＭＯＳ３２，３３は
高抵抗状態となり、このＤＭＯＳ３２，３３による電圧
降下は無視できるように設定されている。
は、次のように行われる。まず、電源電圧ＶＤＤとして
５Ｖが供給され、メモリアレイ１０のセル電圧ＶＤに、
例えば１．２Ｖが印加される。また、各ワード線駆動部
３０Ａｉにおいて、書込電圧ＶＰＰがオフにされ、書込
制御信号ＰＧＭは“Ｈ”に設定される。書込電圧ＶＰＰ
はオフであるが、直列接続されたＤＭＯＳ３２，３３は
高抵抗状態となり、このＤＭＯＳ３２，３３による電圧
降下は無視できるように設定されている。
【００３９】次に、デコーダ２０に読出対象のアドレス
を指定するアドレス信号ＡＤを与える。これにより、デ
コーダ２０の選択された出力線は“Ｈ”となり、選択さ
れたワード線駆動部３０ＡのＮＭＯＳ３５はオン状態、
ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５を介して
ノードＮ１に供給される電圧は、基板効果のため電源電
圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低下し、ほ
ぼ３Ｖとなる。その後の動作は、３Ｖ仕様と同様であ
る。
を指定するアドレス信号ＡＤを与える。これにより、デ
コーダ２０の選択された出力線は“Ｈ”となり、選択さ
れたワード線駆動部３０ＡのＮＭＯＳ３５はオン状態、
ＮＭＯＳ３６はオフ状態となる。ＮＭＯＳ３５を介して
ノードＮ１に供給される電圧は、基板効果のため電源電
圧ＶＤＤよりも基板効果分の閾値ΔＶＴだけ低下し、ほ
ぼ３Ｖとなる。その後の動作は、３Ｖ仕様と同様であ
る。
【００４０】以上のように、この第１の実施形態のＰＲ
ＯＭは、製造時のマスクによって接続または切断の状態
を決定することができる配線パターン３８を有するた
め、同一のウエハプロセスで、２つの電源電圧に対して
最適な書込み特性を有するＰＲＯＭを製造することが可
能になり、開発期間の短縮と開発コストの低減が図れる
という利点がある。
ＯＭは、製造時のマスクによって接続または切断の状態
を決定することができる配線パターン３８を有するた
め、同一のウエハプロセスで、２つの電源電圧に対して
最適な書込み特性を有するＰＲＯＭを製造することが可
能になり、開発期間の短縮と開発コストの低減が図れる
という利点がある。
【００４１】（第２の実施形態）図３は、本発明の第２
の実施形態を示すワード線駆動部の構成図である。この
ワード線駆動部３０Ｂは、図１中のワード線駆動部３０
Ａに代えて用いられるものである。
の実施形態を示すワード線駆動部の構成図である。この
ワード線駆動部３０Ｂは、図１中のワード線駆動部３０
Ａに代えて用いられるものである。
【００４２】このワード線駆動部３０Ｂは、デコーダ２
０の出力側とワード線１１ｉの間に接続されるＭＯＳ３
１Ａと、このワード線１１ｉをプルアップするためのＤ
ＭＯＳ３２，３３を有している。ＭＯＳ３１Ａは、３Ｖ
仕様ではＤＭＯＳが使用され、５Ｖ仕様ではＮＭＯＳが
使用される。デコーダ２０の出力側は、否定的論理積ゲ
ート（以下、「ＮＡＮＤ」という）３８の第１の入力側
に接続されている。ＮＡＮＤ３８の第２の入力側には、
インバータ３９を介して書込制御信号ＰＧＭが与えられ
るようになっている。ＮＡＮＤ３８の出力側は、ＭＯＳ
３１Ａのゲートに接続されている。
０の出力側とワード線１１ｉの間に接続されるＭＯＳ３
１Ａと、このワード線１１ｉをプルアップするためのＤ
ＭＯＳ３２，３３を有している。ＭＯＳ３１Ａは、３Ｖ
仕様ではＤＭＯＳが使用され、５Ｖ仕様ではＮＭＯＳが
使用される。デコーダ２０の出力側は、否定的論理積ゲ
ート（以下、「ＮＡＮＤ」という）３８の第１の入力側
に接続されている。ＮＡＮＤ３８の第２の入力側には、
インバータ３９を介して書込制御信号ＰＧＭが与えられ
るようになっている。ＮＡＮＤ３８の出力側は、ＭＯＳ
３１Ａのゲートに接続されている。
【００４３】次に動作を説明する。３Ｖ仕様の場合、Ｍ
ＯＳ３１ＡはＤＭＯＳで構成されているので、このＭＯ
Ｓ３１Ａがオン状態での電圧降下はほとんど無く、デコ
ーダ２０から出力される選択信号と書込制御信号ＰＧＭ
に従って、ワード線１１ｉには接地電圧ＧＮＤまたは電
源電圧ＶＤＤ（３Ｖ）が出力される。
ＯＳ３１ＡはＤＭＯＳで構成されているので、このＭＯ
Ｓ３１Ａがオン状態での電圧降下はほとんど無く、デコ
ーダ２０から出力される選択信号と書込制御信号ＰＧＭ
に従って、ワード線１１ｉには接地電圧ＧＮＤまたは電
源電圧ＶＤＤ（３Ｖ）が出力される。
【００４４】５Ｖ仕様の場合、ＭＯＳ３１ＢはＮＭＯＳ
で構成されているので、このＭＯＳ３１Ａがオン状態の
場合、このＮＭＯＳによる電圧降下のため、デコーダ２
０から出力される“Ｈ”（５Ｖ）の出力信号はほぼ３Ｖ
に低下し、ワード線１１ｉに与えられる。従って、３Ｖ
仕様でも５Ｖ仕様でも、ワード線１１ｉに与えられる電
圧はほぼ同一の３Ｖとなる。
で構成されているので、このＭＯＳ３１Ａがオン状態の
場合、このＮＭＯＳによる電圧降下のため、デコーダ２
０から出力される“Ｈ”（５Ｖ）の出力信号はほぼ３Ｖ
に低下し、ワード線１１ｉに与えられる。従って、３Ｖ
仕様でも５Ｖ仕様でも、ワード線１１ｉに与えられる電
圧はほぼ同一の３Ｖとなる。
【００４５】以上のように、この第２の実施形態のＰＲ
ＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯ
ＳまたはＤＭＯＳに構成するＭＯＳ３１Ｂを有するた
め、同一のウエハプロセスで、２つの電源電圧に対して
最適な書込み特性を有するＰＲＯＭを製造することが可
能になり、開発期間の短縮と開発コストの低減が図れる
という利点がある。
ＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯ
ＳまたはＤＭＯＳに構成するＭＯＳ３１Ｂを有するた
め、同一のウエハプロセスで、２つの電源電圧に対して
最適な書込み特性を有するＰＲＯＭを製造することが可
能になり、開発期間の短縮と開発コストの低減が図れる
という利点がある。
【００４６】（第３の実施形態）図４は、本発明の第３
の実施形態を示すワード線駆動部の構成図である。この
ワード線駆動部３０Ｃは、図１中のワード線駆動部３０
Ａに代えて用いられるものである。
の実施形態を示すワード線駆動部の構成図である。この
ワード線駆動部３０Ｃは、図１中のワード線駆動部３０
Ａに代えて用いられるものである。
【００４７】このワード線駆動部３０Ｃは、デコーダ２
０の出力側とワード線１１ｉの間に接続されるＭＯＳ３
１Ａと、このワード線１１ｉをプルアップするためのＤ
ＭＯＳ３２，３３を有している。ＭＯＳ３１Ａは、３Ｖ
仕様ではＤＭＯＳが使用され、５Ｖ仕様ではＮＭＯＳが
使用される。ＭＯＳ３１Ａのゲートは、配線パターン４
１，４２を介して書込制御信号ＰＧＭ及び電源電圧ＶＤ
Ｄに、それぞれ接続されている。これらの配線パターン
４１，４２は、製造時のマスクによって接続または切断
の状態が決定されるものである。３Ｖ仕様では、配線パ
ターン４１は接続、配線パターン４２は切断されてい
る。また、５Ｖ仕様では、配線パターン４１は切断、配
線パターン４２は接続されている。
０の出力側とワード線１１ｉの間に接続されるＭＯＳ３
１Ａと、このワード線１１ｉをプルアップするためのＤ
ＭＯＳ３２，３３を有している。ＭＯＳ３１Ａは、３Ｖ
仕様ではＤＭＯＳが使用され、５Ｖ仕様ではＮＭＯＳが
使用される。ＭＯＳ３１Ａのゲートは、配線パターン４
１，４２を介して書込制御信号ＰＧＭ及び電源電圧ＶＤ
Ｄに、それぞれ接続されている。これらの配線パターン
４１，４２は、製造時のマスクによって接続または切断
の状態が決定されるものである。３Ｖ仕様では、配線パ
ターン４１は接続、配線パターン４２は切断されてい
る。また、５Ｖ仕様では、配線パターン４１は切断、配
線パターン４２は接続されている。
【００４８】次に動作を説明する。３Ｖ仕様の場合、Ｍ
ＯＳ３１ＢはＤＭＯＳで構成され、このＤＭＯＳのゲー
トは配線パターン４１によって書込制御信号ＰＧＭに接
続される。これにより、ＭＯＳ３１Ａがオン状態での電
圧降下はほとんど無く、デコーダ２０から出力される選
択信号と書込制御信号ＰＧＭに従って、ワード線１１ｉ
には接地電圧ＧＮＤまたは電源電圧ＶＤＤ（３Ｖ）が出
力される。
ＯＳ３１ＢはＤＭＯＳで構成され、このＤＭＯＳのゲー
トは配線パターン４１によって書込制御信号ＰＧＭに接
続される。これにより、ＭＯＳ３１Ａがオン状態での電
圧降下はほとんど無く、デコーダ２０から出力される選
択信号と書込制御信号ＰＧＭに従って、ワード線１１ｉ
には接地電圧ＧＮＤまたは電源電圧ＶＤＤ（３Ｖ）が出
力される。
【００４９】５Ｖ仕様の場合、ＭＯＳ３１ＢはＮＭＯＳ
で構成されているので、このＭＯＳ３１Ａがオン状態の
場合、このＮＭＯＳによる電圧降下のため、デコーダ２
０から出力される“Ｈ”（５Ｖ）の出力信号はほぼ３Ｖ
に低下し、ワード線１１ｉに与えられる。従って、３Ｖ
仕様でも５Ｖ仕様でも、ワード線１１ｉに与えられる電
圧はほぼ同一の３Ｖとなる。
で構成されているので、このＭＯＳ３１Ａがオン状態の
場合、このＮＭＯＳによる電圧降下のため、デコーダ２
０から出力される“Ｈ”（５Ｖ）の出力信号はほぼ３Ｖ
に低下し、ワード線１１ｉに与えられる。従って、３Ｖ
仕様でも５Ｖ仕様でも、ワード線１１ｉに与えられる電
圧はほぼ同一の３Ｖとなる。
【００５０】以上のように、この第３の実施形態のＰＲ
ＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯ
ＳまたはＤＭＯＳに構成するＭＯＳ３１Ａと、このＭＯ
Ｓ３１Ａのゲート電圧を書込制御電圧ＰＧＭまたは電源
電圧ＶＤＤに接続するための配線パターン４１，４２を
有している。これにより、同一のウエハプロセスで、２
つの電源電圧に対して最適な書込み特性を有するＰＲＯ
Ｍを製造することが可能になり、開発期間の短縮と開発
コストの低減が図れるという利点がある。
ＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯ
ＳまたはＤＭＯＳに構成するＭＯＳ３１Ａと、このＭＯ
Ｓ３１Ａのゲート電圧を書込制御電圧ＰＧＭまたは電源
電圧ＶＤＤに接続するための配線パターン４１，４２を
有している。これにより、同一のウエハプロセスで、２
つの電源電圧に対して最適な書込み特性を有するＰＲＯ
Ｍを製造することが可能になり、開発期間の短縮と開発
コストの低減が図れるという利点がある。
【００５１】（第４の実施形態）図５は、本発明の第４
の実施形態を示すワード線駆動部の構成図である。この
ワード線駆動部３０Ｄは、図１中のワード線駆動部３０
Ａに代えて用いられるものであり、図４中の要素と共通
の要素には共通の符号が付されている。
の実施形態を示すワード線駆動部の構成図である。この
ワード線駆動部３０Ｄは、図１中のワード線駆動部３０
Ａに代えて用いられるものであり、図４中の要素と共通
の要素には共通の符号が付されている。
【００５２】このワード線駆動部３０Ｄは、図４の配線
パターン４２の接続先を、電源電圧ＶＤＤに代えて定電
圧回路４３にしたものである。定電圧回路４３は、読出
し動作時には電源電圧ＶＤＤを抵抗等で分圧して中間電
位ＭＶを出力し、書込動作時には“Ｈ”を出力するもの
である。このようなワード線駆動部３０Ｄでは、５Ｖ仕
様の場合、読出し動作時に定電圧回路４３から出力され
る中間電位ＭＶによってＭＯＳ（ＮＭＯＳ）３１Ａのゲ
ートを制御するので、ワード線１１ｉの電圧を正確に３
Ｖに設定することができる。
パターン４２の接続先を、電源電圧ＶＤＤに代えて定電
圧回路４３にしたものである。定電圧回路４３は、読出
し動作時には電源電圧ＶＤＤを抵抗等で分圧して中間電
位ＭＶを出力し、書込動作時には“Ｈ”を出力するもの
である。このようなワード線駆動部３０Ｄでは、５Ｖ仕
様の場合、読出し動作時に定電圧回路４３から出力され
る中間電位ＭＶによってＭＯＳ（ＮＭＯＳ）３１Ａのゲ
ートを制御するので、ワード線１１ｉの電圧を正確に３
Ｖに設定することができる。
【００５３】以上のように、この第４の実施形態のＰＲ
ＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯ
ＳまたはＤＭＯＳに構成するＭＯＳ３１Ａと、このＭＯ
Ｓ３１Ａのゲート電圧を書込制御電圧ＰＧＭまたは定電
圧回路４３に接続するための配線パターン４１，４２を
有している。これにより、同一のウエハプロセスで、２
つの電源電圧に対して最適な書込み特性を有するＰＲＯ
Ｍを製造することが可能になり、開発期間の短縮と開発
コストの低減が図れるという利点がある。更に、定電圧
回路４３によってワード線１１ｉの電圧を正確に設定す
ることができるという利点がある。
ＯＭは、電源電圧ＶＤＤの仕様に応じて製造時にＮＭＯ
ＳまたはＤＭＯＳに構成するＭＯＳ３１Ａと、このＭＯ
Ｓ３１Ａのゲート電圧を書込制御電圧ＰＧＭまたは定電
圧回路４３に接続するための配線パターン４１，４２を
有している。これにより、同一のウエハプロセスで、２
つの電源電圧に対して最適な書込み特性を有するＰＲＯ
Ｍを製造することが可能になり、開発期間の短縮と開発
コストの低減が図れるという利点がある。更に、定電圧
回路４３によってワード線１１ｉの電圧を正確に設定す
ることができるという利点がある。
【００５４】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ），（ｂ）のようなものがある。 （ａ） 電源電圧ＶＤＤは３Ｖと５Ｖに限定されず、他
の電圧に対しても同様に適用可能である。 （ｂ） メモリアレイ１０の構成は、図１の回路の限定
されない。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ），（ｂ）のようなものがある。 （ａ） 電源電圧ＶＤＤは３Ｖと５Ｖに限定されず、他
の電圧に対しても同様に適用可能である。 （ｂ） メモリアレイ１０の構成は、図１の回路の限定
されない。
【００５５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、製造時のマスクによって第１及び第２のノー
ド間を接続または切断する配線パターンを有している。
これにより、同一のウエハプロセスで、電源電圧の異な
るＰＲＯＭを製造することができる。
によれば、製造時のマスクによって第１及び第２のノー
ド間を接続または切断する配線パターンを有している。
これにより、同一のウエハプロセスで、電源電圧の異な
るＰＲＯＭを製造することができる。
【００５６】第２の発明によれば、電源電圧に応じてデ
プレッション型またはエンハンスメント型のＭＯＳをス
トッパ回路として使用し、このＭＯＳを選択信号に従っ
てオン状態に制御するゲート回路を有している。これに
より、読出モード時に、異なる電源電圧に対して、ほぼ
同一の電圧をワード線に与えることができる。
プレッション型またはエンハンスメント型のＭＯＳをス
トッパ回路として使用し、このＭＯＳを選択信号に従っ
てオン状態に制御するゲート回路を有している。これに
より、読出モード時に、異なる電源電圧に対して、ほぼ
同一の電圧をワード線に与えることができる。
【００５７】第３の発明によれば、電源電圧の応じてデ
プレッション型またはエンハンスメント型のＭＯＳをス
トッパ回路として使用し、このＭＯＳのゲートに製造時
のマスクで決められた書込制御信号または電源電圧を印
加する配線パターンを有している。これにより、２種類
の電源電圧に対して、ほぼ同一の電圧をワード線に与え
ることができる。
プレッション型またはエンハンスメント型のＭＯＳをス
トッパ回路として使用し、このＭＯＳのゲートに製造時
のマスクで決められた書込制御信号または電源電圧を印
加する配線パターンを有している。これにより、２種類
の電源電圧に対して、ほぼ同一の電圧をワード線に与え
ることができる。
【００５８】第４の発明によれば、電源電圧の応じてデ
プレッション型またはエンハンスメント型のＭＯＳをス
トッパ回路として使用し、このＭＯＳのゲートに製造時
のマスクで決められた書込制御信号または定電圧回路で
生成された一定電圧を印加する配線パターンを有してい
る。これにより、２種類の電源電圧に対して、同一の電
圧をワード線に与えることができる。
プレッション型またはエンハンスメント型のＭＯＳをス
トッパ回路として使用し、このＭＯＳのゲートに製造時
のマスクで決められた書込制御信号または定電圧回路で
生成された一定電圧を印加する配線パターンを有してい
る。これにより、２種類の電源電圧に対して、同一の電
圧をワード線に与えることができる。
【図１】本発明の第１の実施形態を示すＰＲＯＭの概略
の構成図である。
の構成図である。
【図２】従来のＰＲＯＭの概略の構成図である。
【図３】本発明の第２の実施形態を示すワード線駆動部
の構成図である。
の構成図である。
【図４】本発明の第３の実施形態を示すワード線駆動部
の構成図である。
の構成図である。
【図５】本発明の第４の実施形態を示すワード線駆動部
の構成図である。
の構成図である。
１０ メモリアレイ １１ ワード線 １２ ビット線 １３ メモリセル ２０ デコーダ ３０Ａ〜３０Ｄ ワード線駆動部 ３１〜３３ ＤＭＯＳ ３５，３６ ＮＭＯＳ ３７ ＰＭＯＳ ３８，４１，４２ 配線パターン ４３ 定電圧回路
Claims (4)
- 【請求項１】 複数のワード線とビット線の各交差箇所
に配置されたメモリセルを有し、該ワード線で駆動され
たメモリセルの記憶内容が対応するビット線に読出され
るメモリアレイと、アドレス信号を解読して前記ワード
線を選択する選択信号を出力するデコーダと、前記選択
信号に基づいて前記ワード線を駆動するワード線駆動部
とを備えた書込可能な読出専用メモリにおいて、 前記ワード線駆動部は、 電源電位と第１のノードとの間に接続されると共に基板
電極が接地され、前記選択信号が与えられたときにオン
状態となる第１のＭＯＳトランジスタと、 前記第１のノードと接地電位との間に接続され、前記選
択信号が与えられたときにオフ状態となる第２のＭＯＳ
トランジスタと、 前記電源電位と第２のノードとの間に接続され、前記選
択信号が与えられたときにオン状態となる第３のＭＯＳ
トランジスタと、 前記第１と第２のノード間に設けられ、製造時のマスク
によって接続または切断の状態が決定される配線パター
ンと、 前記第１のノードと前記ワード線との間に接続され、読
出モード時にオン状態になる第４のＭＯＳトランジスタ
とを、 有することを特徴とする書込可能な読出専用メモリ。 - 【請求項２】 複数のワード線とビット線の各交差箇所
に配置されたメモリセルを有し、該ワード線で駆動され
たメモリセルの記憶内容が対応するビット線に読出され
るメモリアレイと、アドレス信号を解読して前記ワード
線を選択する選択信号を出力するデコーダと、前記選択
信号に基づいて前記ワード線を駆動するワード線駆動部
とを備えた書込可能な読出専用メモリにおいて、 前記ワード線駆動部は、 前記デコーダの出力側と前記ワード線との間に接続され
たデプレッション型またはエンハンスメント型のＭＯＳ
トランジスタと、 読出モード時に、前記デコーダから与えられる選択信号
に従って前記ＭＯＳトランジスタをオン状態に制御する
ゲート回路とを、 有することを特徴とする書込可能な読出専用メモリ。 - 【請求項３】 複数のワード線とビット線の各交差箇所
に配置されたメモリセルを有し、該ワード線で駆動され
たメモリセルの記憶内容が対応するビット線に読出され
るメモリアレイと、アドレス信号を解読して前記ワード
線を選択する選択信号を出力するデコーダと、前記選択
信号に基づいて前記ワード線を駆動するワード線駆動部
とを備えた書込可能な読出専用メモリにおいて、 前記ワード線駆動部は、 前記デコーダの出力側と前記ワード線との間に接続され
たデプレッション型またはエンハンスメント型のＭＯＳ
トランジスタと、 前記ＭＯＳトランジスタのゲートと書込制御信号及び電
源電圧との間に設けられ、製造時のマスクによって接続
または切断の状態が決定される配線パターンとを、 有することを特徴とする書込可能な読出専用メモリ。 - 【請求項４】 複数のワード線とビット線の各交差箇所
に配置されたメモリセルを有し、該ワード線で駆動され
たメモリセルの記憶内容が対応するビット線に読出され
るメモリアレイと、アドレス信号を解読して前記ワード
線を選択する選択信号を出力するデコーダと、前記選択
信号に基づいて前記ワード線を駆動するワード線駆動部
とを備えた書込可能な読出専用メモリにおいて、 前記ワード線駆動部は、 前記デコーダの出力側と前記ワード線との間に接続され
たデプレッション型またはエンハンスメント型のＭＯＳ
トランジスタと、 電源電圧よりも低い一定電圧を生成する定電圧回路と、 前記ＭＯＳトランジスタのゲートと書込制御信号及び前
記定電圧回路との間に設けられ、製造時のマスクによっ
て接続または切断の状態が決定される配線パターンと
を、 有することを特徴とする書込可能な読出専用メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181018A JP3607575B2 (ja) | 2000-06-16 | 2000-06-16 | 書込可能な読出専用メモリ |
| US09/860,522 US6449192B2 (en) | 2000-06-16 | 2001-05-21 | Programmable read-only memory generating identical word-line voltages from different power-supply voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181018A JP3607575B2 (ja) | 2000-06-16 | 2000-06-16 | 書込可能な読出専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001357685A true JP2001357685A (ja) | 2001-12-26 |
| JP3607575B2 JP3607575B2 (ja) | 2005-01-05 |
Family
ID=18682007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000181018A Expired - Fee Related JP3607575B2 (ja) | 2000-06-16 | 2000-06-16 | 書込可能な読出専用メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6449192B2 (ja) |
| JP (1) | JP3607575B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4228683B2 (ja) * | 2002-06-04 | 2009-02-25 | 沖電気工業株式会社 | 半導体装置 |
| US7144775B2 (en) * | 2004-05-18 | 2006-12-05 | Atmel Corporation | Low-voltage single-layer polysilicon eeprom memory cell |
| KR100645046B1 (ko) * | 2004-10-07 | 2006-11-10 | 삼성전자주식회사 | 불 휘발성 메모리 장치의 행 디코더 회로 |
| US7646622B2 (en) * | 2006-03-23 | 2010-01-12 | Toshiba America Research, Inc. | Memory based computation systems and methods of using the same |
| US7313050B2 (en) * | 2006-04-18 | 2007-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Word-line driver for memory devices |
| KR101202429B1 (ko) * | 2007-10-11 | 2012-11-16 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| JP2009289308A (ja) * | 2008-05-28 | 2009-12-10 | Toshiba Corp | 半導体記憶装置 |
| TWI415137B (zh) * | 2009-12-17 | 2013-11-11 | Macronix Int Co Ltd | 區域字元線驅動器 |
| KR20150022242A (ko) | 2013-08-22 | 2015-03-04 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US9760533B2 (en) * | 2014-08-14 | 2017-09-12 | The Regents On The University Of Michigan | Floating-gate transistor array for performing weighted sum computation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61151898A (ja) * | 1984-12-26 | 1986-07-10 | Fujitsu Ltd | 半導体記憶装置におけるワ−ド線ドライバ回路 |
-
2000
- 2000-06-16 JP JP2000181018A patent/JP3607575B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-21 US US09/860,522 patent/US6449192B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010053094A1 (en) | 2001-12-20 |
| JP3607575B2 (ja) | 2005-01-05 |
| US6449192B2 (en) | 2002-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100420574B1 (ko) | 반도체집적회로장치 | |
| JP3098189B2 (ja) | 不揮発性半導体メモリのデータ読出回路 | |
| US4737936A (en) | Semiconductor memory device having improved write-verify operation | |
| US20010021128A1 (en) | Word line driver having a divided bias line in a non-volatile memory device and method for driving word lines | |
| JPH09320283A (ja) | 半導体記憶装置 | |
| JP3709606B2 (ja) | 不揮発性半導体記憶装置及びベリファイ方法 | |
| US7760537B2 (en) | Programmable ROM | |
| JPS63166094A (ja) | メモリ内で冗長素子に切換えるためのスイッチ素子を備える集積回路 | |
| JP3607575B2 (ja) | 書込可能な読出専用メモリ | |
| JP4316743B2 (ja) | 回路装置 | |
| KR900001774B1 (ko) | 바이어스 전압 발생기를 포함하는 반도체 메모리 회로 | |
| JP5214328B2 (ja) | 半導体集積回路 | |
| JP3822410B2 (ja) | 半導体集積回路 | |
| US5808935A (en) | Common source line driving circuit for use in nonvolatile semiconductor memories | |
| JP2003007100A (ja) | 半導体記憶装置 | |
| US4788460A (en) | Circuit arrangement of sense amplifier for rapid evaluation of logic state | |
| JP2006311579A (ja) | 検知回路 | |
| JP4017250B2 (ja) | 安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法 | |
| US5896319A (en) | Current control circuit and non-volatile semiconductor memory device having the same | |
| JPH07334988A (ja) | プログラマブル半導体集積回路 | |
| KR100366172B1 (ko) | 불휘발성 반도체 메모리 장치 및 그 프로그래밍 방법 | |
| JP2984045B2 (ja) | 半導体記憶装置 | |
| EP0137245B1 (en) | Semiconductor integrated circuit | |
| JPH11306777A (ja) | センスアンプ | |
| JPH0519239B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040312 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040527 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041005 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101015 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |