JP4316743B2 - 回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置（メモリデバイス）において階層形式の行（row）復号化を実行するための回路装置に関する。
【０００２】
より詳細には、しかし限定的にではなく、本発明は上述のように、列に編成されたセクタを有する、メモリセルの少なくとも１つのマトリックスを含むデバイスに関し、前記マトリックスにおいてそれぞれのセクタが、行を共有するマトリックスセクタ全般に通じるメインワード線に個々に連結された、特定のローカルワード線のグループを有する。
【０００３】
【従来の技術】
周知のように、半導体集積、不揮発性記憶装置（メモリデバイス）の構成で最も広く利用されているメモリマトリックスアーキテクチャはＮＯＲタイプである。
【０００４】
このタイプのアーキテクチャでは、1つのマトリックス列に属する複数のメモリセルがドレーン端子を共有する一方、１つのマトリックス行に属する複数のメモリセルがゲート端子を共有する。他方では、ソース端子が1つのマトリックスセクタの全てのセルによって共有される。ＮＯＲマトリックスの一部を例として図１に示す。
【０００５】
所定の記憶場所を一義的に位置させるためには、所定の行と所定の列を識別すれば十分であり、１つのメモリセルはその交点において見出される。
【０００６】
前述のように、不揮発性メモリにおいて、メモリセルはまた、ドレーンとソース伝導端子を有する浮動ゲートトランジスタを備える。
【０００７】
読み出し、書き込み、および消去のそれぞれの動作中にメモリセルの端子に印加されるバイアス電圧の値を図２A、図２B、および図２Cに示す。
【０００８】
フラッシュＥＥＰＲＯＭタイプの不揮発性メモリの前提条件は、その中に格納された情報は、ビットのグループあるいはパッケージとして消去されなければいけないということである。消去動作は、ソース端子にバイアスをかけることを含む単一動作であり、全てのセルがこの端子を共有するため、書き込み、読み出しを独立した方法で行うことができる反面、消去は同時に行わなければならない。
【０００９】
特にフラッシュメモリでは、消去動作はセクタ単位で実行し、同一ソース線に通じる全てのセルを同時に消去しなければならない。
【００１０】
不揮発性メモリマトリックスの範疇では、セクタは行、あるいは列のどちらに編成することも可能である。行タイプの編成では、セクタの大きさはそこに含まれる行数によって得られる。記憶装置のアーキテクチャは、装置の性能および信頼性と共に、電気回路面積の消費を最適化するために、セクタの数とサイズ（大きさ）に適合するよう設計される。
【００１１】
全てのマトリックスセクタに共有されるはずの１つのビット線が、「ドレーンストレス」として知られる問題のために提供することができない場合があるため、それぞれのセクタは「ローカルビット線」と呼ばれる特定の列のグループを含むように配列される。
【００１２】
ローカルビット線は、パス（pass）トランジスタを介して個別に「メインビット線」と呼ばれる主要メタル配線接続（main metallization connection）に接続される。
【００１３】
それぞれのセクタは、他のマトリックスセクタのセルがドレーンストレスにより影響される必要がないよう、アドレスされたセクタで通電されただけのローカルなグループのパストランジスタを割り当てられる。
【００１４】
セクタが行に編成される不揮発性メモリマトリックスの従来のアーキテクチャを図３に概略的に示す。また、それぞれのセクタと結び付けられた種々の行デコーダ（複号器）をそこに示す。
【００１５】
このようなアーキテクチャは、ストレス現象を回避するために、各セクタ用の復号器およびローカル列復号器を設けることを必要とするため、回路スペース（空間）要件が高い。
【００１６】
さらに、メモリマトリックスの行は、物理的には、１つの行にある複数のセルの全てのゲート端子に相互接続する、多結晶シリコン片として存在することに注意しなければならない。
【００１７】
電気的な見地から、それぞれの多結晶シリコン片を分散ＲＣ回路と見なすことができる。例えば、「１０２４」個のような比較的少数のセルを想定すると、マトリックスの１行に関係づけられ、そしてRC回路により定義される時定数はおよそ１０ナノ秒となる。
【００１８】
この値は、電気信号が１つのマトリックス行を通過するために与えられる時間間隔を表し、前記時間間隔はメモリアクセス時間に直接影響を与える。理解されるように、メモリアクセス時間は可能な限り短く保たなければならない。
【００１９】
集積記憶回路における高いセル集積密度のために、ローカルビット線およびメインビット線は、２異層メタル平面あるいは金属被覆層を形成（蒸着）する結果になるプロセスによって形成される。そして３番目のメタル被覆層（配線層）が提供されなければ、多結晶シリコン行を短絡させることができず、また、行を荷電（charge）する時間を削減することができない。
【００２０】
別の従来の技術的解決策は、列に編成される不揮発性メモリマトリックスを提供する。この場合、マトリックス行は全てのセクタに共有され、セクタのサイズ（大きさ）は列の数によって決定される。
【００２１】
図４は、列に編成されるメモリマトリックスの一部を示す概要図である。
【００２２】
このタイプのアーキテクチャでは、それぞれのビット線の寄生キャパシタンスを非常に低く抑えることができ、そのことはメモリ内容の読み出しに係わる回路部分に有益である。
【００２３】
さらに、行の複号化をいくつかのマトリックスセクタで共有することになり、回路空間の節約をもたらす。
【００２４】
マトリックスが２層メタルレベル（配線層）を提供する技術的なプロセスによって製造される場合には、１つの層がビット線を形成するのに使用され、他の層が荷電（charge）フェーズの間にその寄生抵抗を減らすために行を短絡させるのに使用される。
【００２５】
前述のアーキテクチャはいくつかの点で有利な反面、セルがアドレスされるたびに同一行にある全てのセルが同様にバイアスされ、いわゆる「ゲートストレス」に影響されてしまうという欠点を持っている。
【００２６】
従って、単一の供給電圧を備えるフラッシュ記憶装置における現代のすう勢では、一貫して、セルのゲート端子を負の電圧でバイアスした状態で、消去フェーズをセクタによって実行する。列に編成されたセクタを持つマトリックスに使用する、負電荷電圧のゲート消去モードは、記憶装置に受け入れ難い量のゲートストレスをもたらす。
【００２７】
【発明が解決しようとする課題】
本発明の基礎をなす技術的な課題は、列に編成されるメモリマトリックスにおいて負電荷電圧消去を可能にする回路装置を提供することであり、前記回路装置により、単一電圧供給を有する不揮発性記憶装置のための従来の技術による解決策の限界と欠点を克服することにある。
【００２８】
【課題を解決するための手段】
本発明がよって立つ原理は、伝導端子の一方をローカルワード線へ、もう一方をグランド基準電圧へと接続した追加トランジスタによる、階層型の行復号化フェーズを実行する原理である。
【００２９】
この原理に基づいて、技術的な課題を、前述した、添付の請求項１以下の特徴部分に定義した回路装置によって解決する。
【００３０】
本発明によるデバイスの特徴および利点は、添付の図面を参照して非限定的な例として与えられた、以下の発明の実施の形態の説明から明らかとなろう。
【００３１】
【発明の実施の形態】
添付図面、特に図５の例を参照すると、概して符号１で概略的に図示されるのが回路装置であり、この回路装置が本発明を具体化し、不揮発性メモリマトリックス２のセクタを負の電圧によって消去することを可能にする。前記マトリックスは、例えばフラッシュＥＥＰＲＯＭタイプのメモリセルを含んでもよい。
【００３２】
図５で概略的に図示するのは、第１のセクタ３および第２のセクタ４を含むマトリックス２の一部である。２つのセクタ３と４のそれぞれを、実際のセクタに組み込まれる何千というセルのほんの一部（５で表す）とともに概略的に図示する。
【００３３】
セル５は、頭字語ＬＷＬ（Local Word Line）で示される、複数のローカルワード線（または行）として配列される。最初の行はＬＷＬ＜０＞、２番目の行はＬＷＬ＜１＞等と称する。
【００３４】
それぞれのマトリックス行に平行に提供されるのが、符号ＭＷＬ(Main Word Line)により表されるメインワード線または行であり、このメインワード線または行はセクタ３および４のような、行を共有する全てのセクタ全般に通じている。
【００３５】
有利には、本発明の回路装置は各セクタ内で、メモリマトリックスの各ローカル行ＬＷＬの上流に接続される。
【００３６】
記憶装置（メモリデバイス）には、２．５から３．６ボルトの範囲の値を有する単一供給電圧Ｖｄｄが供給され、同時にグランド（接地）信号などの２番目の電圧基準ＧＮＤに接続される。
【００３７】
記憶装置１は、一方をメインワード線ＭＷＬ、そして他方をローカルワード線ＬＷＬに接続される伝導端子を有する、ＰＭＯＳタイプの第１のトランジスタＭ１を含む。
【００３８】
トランジスタＭ１の本体端子はバイアス信号ＶＰＣＸを受信し、ゲート端子は信号ＰＣＨを受信する。
【００３９】
１つのセクタ３あるいは４のマトリックス行と結び付いた、装置１の全てのトランジスタＭ１のゲート端子は、全て一緒に接続されて同じ電圧信号を受信する。
【００４０】
装置１はさらに、一方をメインワード線ＭＷＬ、そして他方をローカルワード線ＬＷＬに接続される伝導端子を有する、ＮＭＯＳタイプのトランジスタＭ２を含む。
【００４１】
トランジスタＭ２の本体端子は消去フェーズの間に負電圧（およそ−８V）のバイアス信号ＨＶＮＥＧを受信し、そのゲート端子は信号ＮＣＨを受信する。
ＨＶＮＥＧの電圧値は、他の動作フェーズの間中、０Ｖ（すなわち、ＧＮＤ）となる。
【００４２】
１つのセクタ３あるいは４のマトリックス行と結び付いた、装置１の全てのトランジスタＭ２のゲート端子は、全て一緒に接続されて同じ電圧信号を受信する。
【００４３】
ＮＭＯＳタイプのトランジスタＭ３は、ローカルワード線ＬＷＬと基準電圧ＧＮＤの間でその伝導端子と有利に接続される。
【００４４】
トランジスタＭ３の本体端子は、負、もしくはゼロの電圧でバイアス信号ＨＶＮＥＧを受信し、そのゲート端子は信号ＤＩＳＣＨを受信する。
【００４５】
１つのセクタ３あるいは４のマトリックス行と結び付いた、装置１の全てのトランジスタＭ３のゲート端子は、全て一緒に接続されて同じ電圧信号を受信する。
【００４６】
さらに有利には、ＮＭＯＳトランジスタＭ２およびＭ３は、以下に説明するように、「トリプルウェル」技術を用いて形成される。
【００４７】
ここで、本発明による装置１の動作を、ワード線がＶＰＣＸの電圧値にバイアスされる場合について説明する。
【００４８】
電圧ＶＰＣＸは行復号供給電圧であり、読み出しフェーズの間はＶｄｄ、プログラムフェーズの間は約１０Ｖの電圧Ｖｄｄとなる。
【００４９】
電圧ＶＰＣＸは、読み出し動作がワード線について昇圧された電圧を必要とする時でさえ、供給電圧Ｖｄｄより高くてもよい。
【００５０】
電圧ＨＶＮＥＧは、それが負の値（−８Ｖ）をとる消去フェーズの間を除いて常に接地ＧＮＤの値である。
【００５１】
１）ＷＬ＝ＶＰＣＸかつＬＷＬ＝ＶＰＣＸである第１の場合を分析する。
アドレスされたセクタがある場合を見てみると、トランジスタＭ１のゲート端子は接地ＧＮＤの値で信号ＰＣＨを受信し、トランジスタＭ１は、メインワード線ＭＷＬからローカルワード線ＬＷＬまで、正の電圧のフル伝送を保証する。
【００５２】
トランジスタＭ１の本体端子は、利用可能な電位の最高値、すなわちＶＰＣＸの値にある。
【００５３】
トランジスタＭ３は、ローカルワード線ＬＷＬをグランド（接地）に接着するのを避けるためにオフ状態にある。
【００５４】
トランジスタＭ２の存在は、ここでは完全に影響力をもたない。これは、もしオンであれば、ローカルワード線ＬＷＬをそのゲートしきい値電圧まで荷電（charge）することを支援し、もしオフであれば、その貢献は無になるからである。
【００５５】
したがって、トランジスタＭ２をオンにすることによって、ローカルワード線ＬＷＬの荷電フェーズの有効性は拡張される。
【００５６】
２）ＭＷＬ=ＶＰＣＸかつＬＷＬ=ＧＮＤの第２の場合を分析する。
現在アドレスされたセクタがない場合を見てみると、トランジスタＭ１はオフ状態でなければならず、したがって、信号ＰＣＨがＶＰＣＸの値に近づく。トランジスタＭ２も同様に、メインワード線ＭＷＬから電荷をドレーンしないようにオフ状態でなければならない。
【００５７】
したがって、第３のトランジスタは、ラインＬＷＫが接地に接着するのを避けるためにオン状態でなければならない。そのためには、信号ＤＩＳＣＨをＶｄｄまでバイアスすれば十分である。
【００５８】
３）ここで、ＷＬ=ＧＮＤかつＬＷＬ=ＧＮＤの第３の場合を分析する。
これらの条件の下では、トランジスタＭ１はそのゲート端子が負の電圧値に近づかない限り、接地電位を伝送することが不可能なＰ−チャンネルトランジスタであるため、トランジスタＭ１の状態は影響力を持たない。したがって、ラインＬＷＬを接地に接着するためには、トランジスタＭ２およびＭ３に作用して、そのゲート端子にＶｄｄまでバイアスをかけることができる。
【００５９】
上記に概説した３つの動作条件は、図６に概略的に示される。図６では、アドレスされたセクタの内、外において、必要とされるバイアスレベルが示されている。
【００６０】
トランジスタＭ１のゲート端子は、ＧＮＤとＶＰＣＸの間の電圧レベルで動作するよう設定される論理信号ＰＣＨによって駆動される。
【００６１】
トランジスタＭ２およびＭ３のゲート端子は、ＧＮＤとＶｄｄの間の電圧レベルで動作するように設定された、それぞれの論理信号ＮＣＨおよびＤＩＳＣＨによって駆動される。
【００６２】
興味深いことに、セクタごとに３つの制御信号で十分であることが理解されるであろう。
【００６３】
ここで、負電圧での消去フェーズについて考察する。この場合、全てのワード線ＭＷＬは−８Ｖの電圧ＨＶＮＥＧにまでバイアスされる。
【００６４】
Ａ）セクタは消去中である。
トランジスタＭ１の状態は、ローカルワード線ＬＷＬを介して受け渡される電圧が負であるため、影響力を持たない。従って、トランジスタＭ１のゲート端子は供給電圧Ｖｄｄと同じ値にされる。同時にトランジスタＭ２がオンされ、負電圧を受け容れて、ローカルワード線ＬＷＬに負電圧ＨＶＮＥＧでバイアスをかける。
【００６５】
トランジスタＭ３は、電荷が接地ＧＮＤから負の電圧ソースに移されるのを防ぐために、オフされる。このトランジスタＭ３は、図７に示されるように、消去されているセクタの信号ＤＩＳＣＨを値ＨＶＮＥＧにバイアスをかけることによって、オフされる。
【００６６】
Ｂ）セクタは消去中ではない。
ＰＣＨ=ＶＰＣＸかつＮＣＨ=ＨＶＮＥＧであるため、トランジスタＭ１およびＭ２はオフ状態にある。他方、トランジスタＭ３は、ローカルワード線ＬＷＬをFRオート（浮遊）させないように、活性化（作動）される。そのために、トランジスタＭ３のゲートに信号ＤＩＳＣＨ=Ｖｄｄが加えられる。
【００６７】
アドレスされていないセクタのローカルワード線ＬＷＬは、全て接地電位にバイアスされる。
【００６８】
消去のために、行復号化の最終段のインバータのストレスを単一化する（monomize）するために、ＶＰＣＸは一般的にＶｄｄに等しいか、もしくはそれより幾分低い電圧である。
【００６９】
トランジスタＭ２およびＭ３は、さまざまな動作状態で負の電圧になることが見られるため、トリプルウェル技術を使用して適切な形に形成される。
【００７０】
図７は、消去中のセクタおよび消去されていないセクタの、両方のセクタのさまざまなバイアスレベルを示す。
【００７１】
本発明の解決策の主要な利点は、所定のセクタが係わる全ての動作を管理するための制御信号の数が削減されることである。信号ＰＣＨ、ＮＣＨおよびＤＩＳＣＨは、１つのセクタの全てのローカルワード線によって共有される。
【００７２】
上記の構成は、単一の機能が選択されていないメイン線ＭＷＬからローカル線ＬＷＬへ接地電圧レベルを伝送することである、トランジスタＭ２を除外することによって変形してもよい。
【００７３】
トランジスタＭ１のゲート端子を接地電圧の値より（少なくとも１つのＰチャネルの閾値およびそれに関連する本体部分によって）低くバイアスすることが実際必要である。しかしながら、単一供給電圧メモリでは、負電圧は通常利用できず、負電圧は特別に設けられた回路で作られなければならないことに注意されたい。
【００７４】
以上のことから、本発明の装置によって、階層形式の行復号化を実行することも可能となることが理解される。
【００７５】
この点に関して、図８は本発明の変形例を概略的に示す。
【００７６】
この変形例では、複数のライン１１が、符号１０で示す、単一のメインワード線ＭＷＬより分岐し、ローカルワード線ＬＷＬに平行に走っている。
【００７７】
このようにして、まるでそれぞれのローカル線ＬＷＬにはメインワード線がまったく設けられていないかのようであり、そのため、行ピッチでのメタル配線接続はもはや必要とされない。
【００７８】
この解決策は、隣接するワード線メタル配線の間で結合寄生容量の値を減少させるため、メインワード線ＭＷＬの荷電時間に関して大いに有利である。同時にそれを用いれば、金属被覆行（配線）（metallization lines）の間に起こる短絡の可能性は減少し、産業的規模における生産の見地からの明白な利益をもたらす。
【００７９】
最後に、行復号化も同様にそこから利益をもたらされる。実際、メインワード線ＭＷＬの各復号化ドライバ回路やそれに関連する制御回路を、ワード線ピッチで設ける必要はもはや無くなり、その代わり、２つ以上のワード線のピッチで設ければよい。これは省スペース（空間）をもたらし、特筆すべきは、例えば、従来よりもはるかに複雑な行復号化を実行可能であり、また、読み出しの際の消費電力を効率的に低下させることができる。
【００８０】
最後に言及した態様は、読み出しに昇電圧ワード線を利用するメモリには、根本的な重要性を持っている。
【００８１】
図８では、４層（level）の階層形式、すなわち、４本のローカル線ＬＷＬが各メインワード線ＭＷＬに対応する行復号化の機構を示す。
【００８２】
この解決策は各セクタに、より多数の制御信号を必要とする。この場合、すなわち４つの別個の信号、ＮＣＨ<０>、ＮＣＨ<１>、ＮＣＨ<２>、ＮＣＨ<３>、４つの信号ＰＣＨ、および４つの信号ＤＩＳＣＨが存在する。
【００８３】
本発明で提案する回路設計は、ワード線の荷電時間を効果的に削減する。
【００８４】
メインワード線ＭＷＬはメタル配線層から形成され、それはその実際の寄生抵抗をわずかなものにする。しかし、寄生抵抗の値は無視してもよい程度というわけではなく、それは下の層およびそれと並んで走るメインワード線ＭＷＬのメタル配線の両方へのカップリングによるものである。しかしながら、本発明の階層復号化構造によって、最後に言及した付加分を大いに削減することができる。
【００８５】
他方、ローカル線ＬＷＬは多結晶シリコン層から形成され、その寄生コンポーネント（成分）の見地から、図９中のブロック１２で示されるような分散ＲＣ回路によって表すことができる。
【００８６】
ワード線の荷電に関連する時定数の削減への通常のアプローチは、多結晶シリコン行をメタル配線層へ短絡させるアプローチである。しかし、そうするためには、メタル配線をワード線ピッチで設計しなければならず、これにより、図９にＣmainで示す寄生容量を増加させてしまい、またメタル配線を改善されたリトグラフで形成することが要求される。
【００８７】
図１０で示すように、本発明の解決策によって荷電の問題が解決される。実際、メインワード線ＭＷＬおよびローカルワード線ＬＷＬの間で伝導端子が接続される、P−チャンネル荷電トランジスタＭ４が提供される。このトランジスタを設けることは、ローカル線ＬＷＬへの荷電時間を削減するのに効果的であり、その両端間に渡ってバイアスすることを可能にする。
【００８８】
もちろん、トランジスタＭ１、Ｍ２およびＭ４は、そのターン・オン抵抗がローカルワード線ＬＷＬの荷電過渡（電圧）に影響を与えないように、寸法取りしなければならない。
【００８９】
本発明の装置により、負の電圧をセルのゲート端子にかけることによって、セクタが列に編成される場合であっても、メモリ消去を行うことが可能となる。これは、行ベースの編成と比較して、復号化回路による占有スペース（空間）を減少させて達成される。
【００９０】
加えて、この装置は占有スペース、行復号化設計、および寄生容量の減少という点で相当な利点をもたらす、階層型の行復号化を可能にする。
【００９１】
最後に、メタル配線ストラッピングに頼らずに、マトリックス行への荷電時間を短くすることができる。
【００９２】
特許請求の範囲で定義された本発明装置に対して、変更および変形を行うことができる。
【図面の簡単な説明】
【図１】ＮＯＲタイプのメモリマトリックスの一部を示す概略図である。
【図２】図２Ａ、図２Ｂおよび図２Ｃは、メモリセルおよび、読み出し、書き込み、消去の各フェーズの間にセル端子にそれぞれ印加される典型的な関連バイアス電圧値の概要を示す。
【図３】行形式に配列されたセクタを持つ不揮発性メモリマトリックスのための従来技術のアーキテクチャを概略的に示す。
【図４】列形式に配列されたセクタを持つメモリマトリックスの一部を示す概略図である。
【図５】階層形式の行復号化を実行するための、本発明による第一の実施の形態を示す概略図である。
【図６】本発明による、列に編成された、複号化装置を含むメモリマトリックスの一部を示す概略図である。
【図７】マトリックスセクタ消去フェーズの間に見られる、本発明による、列に編成され、複号化装置を含むメモリマトリックスの一部を示す概略図である。
【図８】本発明の変形例による、列に編成されたメモリマトリックスの一部を示す概略図である。
【図９】図５に示された回路装置のコンポーネント、抵抗およびその容量性負荷を取り出した状態を示す概略図である。
【図１０】図５の装置の他の変形例の概略を示す。
【符号の説明】
１ 記憶装置、２ 不揮発性メモリマトリックス、３ セクタ、４ セクタ、５ メモリセル、１１ ライン、ＤＩＳＣＨ 論理信号、ＨＶＮＥＧ バイアス信号、ＬＷＬ ローカルワード線、Ｍ１ トランジスタ、Ｍ２ トランジスタ、Ｍ３ トランジスタ、Ｍ４ チャンネル荷電トランジスタ、ＮＣＨ 論理信号、ＰＣＨ 論理信号、ＶＰＣＸ バイアス信号、Ｖｄｄ 供給電圧。
【発明の属する技術分野】
本発明は半導体記憶装置（メモリデバイス）において階層形式の行（row）復号化を実行するための回路装置に関する。
【０００２】
より詳細には、しかし限定的にではなく、本発明は上述のように、列に編成されたセクタを有する、メモリセルの少なくとも１つのマトリックスを含むデバイスに関し、前記マトリックスにおいてそれぞれのセクタが、行を共有するマトリックスセクタ全般に通じるメインワード線に個々に連結された、特定のローカルワード線のグループを有する。
【０００３】
【従来の技術】
周知のように、半導体集積、不揮発性記憶装置（メモリデバイス）の構成で最も広く利用されているメモリマトリックスアーキテクチャはＮＯＲタイプである。
【０００４】
このタイプのアーキテクチャでは、1つのマトリックス列に属する複数のメモリセルがドレーン端子を共有する一方、１つのマトリックス行に属する複数のメモリセルがゲート端子を共有する。他方では、ソース端子が1つのマトリックスセクタの全てのセルによって共有される。ＮＯＲマトリックスの一部を例として図１に示す。
【０００５】
所定の記憶場所を一義的に位置させるためには、所定の行と所定の列を識別すれば十分であり、１つのメモリセルはその交点において見出される。
【０００６】
前述のように、不揮発性メモリにおいて、メモリセルはまた、ドレーンとソース伝導端子を有する浮動ゲートトランジスタを備える。
【０００７】
読み出し、書き込み、および消去のそれぞれの動作中にメモリセルの端子に印加されるバイアス電圧の値を図２A、図２B、および図２Cに示す。
【０００８】
フラッシュＥＥＰＲＯＭタイプの不揮発性メモリの前提条件は、その中に格納された情報は、ビットのグループあるいはパッケージとして消去されなければいけないということである。消去動作は、ソース端子にバイアスをかけることを含む単一動作であり、全てのセルがこの端子を共有するため、書き込み、読み出しを独立した方法で行うことができる反面、消去は同時に行わなければならない。
【０００９】
特にフラッシュメモリでは、消去動作はセクタ単位で実行し、同一ソース線に通じる全てのセルを同時に消去しなければならない。
【００１０】
不揮発性メモリマトリックスの範疇では、セクタは行、あるいは列のどちらに編成することも可能である。行タイプの編成では、セクタの大きさはそこに含まれる行数によって得られる。記憶装置のアーキテクチャは、装置の性能および信頼性と共に、電気回路面積の消費を最適化するために、セクタの数とサイズ（大きさ）に適合するよう設計される。
【００１１】
全てのマトリックスセクタに共有されるはずの１つのビット線が、「ドレーンストレス」として知られる問題のために提供することができない場合があるため、それぞれのセクタは「ローカルビット線」と呼ばれる特定の列のグループを含むように配列される。
【００１２】
ローカルビット線は、パス（pass）トランジスタを介して個別に「メインビット線」と呼ばれる主要メタル配線接続（main metallization connection）に接続される。
【００１３】
それぞれのセクタは、他のマトリックスセクタのセルがドレーンストレスにより影響される必要がないよう、アドレスされたセクタで通電されただけのローカルなグループのパストランジスタを割り当てられる。
【００１４】
セクタが行に編成される不揮発性メモリマトリックスの従来のアーキテクチャを図３に概略的に示す。また、それぞれのセクタと結び付けられた種々の行デコーダ（複号器）をそこに示す。
【００１５】
このようなアーキテクチャは、ストレス現象を回避するために、各セクタ用の復号器およびローカル列復号器を設けることを必要とするため、回路スペース（空間）要件が高い。
【００１６】
さらに、メモリマトリックスの行は、物理的には、１つの行にある複数のセルの全てのゲート端子に相互接続する、多結晶シリコン片として存在することに注意しなければならない。
【００１７】
電気的な見地から、それぞれの多結晶シリコン片を分散ＲＣ回路と見なすことができる。例えば、「１０２４」個のような比較的少数のセルを想定すると、マトリックスの１行に関係づけられ、そしてRC回路により定義される時定数はおよそ１０ナノ秒となる。
【００１８】
この値は、電気信号が１つのマトリックス行を通過するために与えられる時間間隔を表し、前記時間間隔はメモリアクセス時間に直接影響を与える。理解されるように、メモリアクセス時間は可能な限り短く保たなければならない。
【００１９】
集積記憶回路における高いセル集積密度のために、ローカルビット線およびメインビット線は、２異層メタル平面あるいは金属被覆層を形成（蒸着）する結果になるプロセスによって形成される。そして３番目のメタル被覆層（配線層）が提供されなければ、多結晶シリコン行を短絡させることができず、また、行を荷電（charge）する時間を削減することができない。
【００２０】
別の従来の技術的解決策は、列に編成される不揮発性メモリマトリックスを提供する。この場合、マトリックス行は全てのセクタに共有され、セクタのサイズ（大きさ）は列の数によって決定される。
【００２１】
図４は、列に編成されるメモリマトリックスの一部を示す概要図である。
【００２２】
このタイプのアーキテクチャでは、それぞれのビット線の寄生キャパシタンスを非常に低く抑えることができ、そのことはメモリ内容の読み出しに係わる回路部分に有益である。
【００２３】
さらに、行の複号化をいくつかのマトリックスセクタで共有することになり、回路空間の節約をもたらす。
【００２４】
マトリックスが２層メタルレベル（配線層）を提供する技術的なプロセスによって製造される場合には、１つの層がビット線を形成するのに使用され、他の層が荷電（charge）フェーズの間にその寄生抵抗を減らすために行を短絡させるのに使用される。
【００２５】
前述のアーキテクチャはいくつかの点で有利な反面、セルがアドレスされるたびに同一行にある全てのセルが同様にバイアスされ、いわゆる「ゲートストレス」に影響されてしまうという欠点を持っている。
【００２６】
従って、単一の供給電圧を備えるフラッシュ記憶装置における現代のすう勢では、一貫して、セルのゲート端子を負の電圧でバイアスした状態で、消去フェーズをセクタによって実行する。列に編成されたセクタを持つマトリックスに使用する、負電荷電圧のゲート消去モードは、記憶装置に受け入れ難い量のゲートストレスをもたらす。
【００２７】
【発明が解決しようとする課題】
本発明の基礎をなす技術的な課題は、列に編成されるメモリマトリックスにおいて負電荷電圧消去を可能にする回路装置を提供することであり、前記回路装置により、単一電圧供給を有する不揮発性記憶装置のための従来の技術による解決策の限界と欠点を克服することにある。
【００２８】
【課題を解決するための手段】
本発明がよって立つ原理は、伝導端子の一方をローカルワード線へ、もう一方をグランド基準電圧へと接続した追加トランジスタによる、階層型の行復号化フェーズを実行する原理である。
【００２９】
この原理に基づいて、技術的な課題を、前述した、添付の請求項１以下の特徴部分に定義した回路装置によって解決する。
【００３０】
本発明によるデバイスの特徴および利点は、添付の図面を参照して非限定的な例として与えられた、以下の発明の実施の形態の説明から明らかとなろう。
【００３１】
【発明の実施の形態】
添付図面、特に図５の例を参照すると、概して符号１で概略的に図示されるのが回路装置であり、この回路装置が本発明を具体化し、不揮発性メモリマトリックス２のセクタを負の電圧によって消去することを可能にする。前記マトリックスは、例えばフラッシュＥＥＰＲＯＭタイプのメモリセルを含んでもよい。
【００３２】
図５で概略的に図示するのは、第１のセクタ３および第２のセクタ４を含むマトリックス２の一部である。２つのセクタ３と４のそれぞれを、実際のセクタに組み込まれる何千というセルのほんの一部（５で表す）とともに概略的に図示する。
【００３３】
セル５は、頭字語ＬＷＬ（Local Word Line）で示される、複数のローカルワード線（または行）として配列される。最初の行はＬＷＬ＜０＞、２番目の行はＬＷＬ＜１＞等と称する。
【００３４】
それぞれのマトリックス行に平行に提供されるのが、符号ＭＷＬ(Main Word Line)により表されるメインワード線または行であり、このメインワード線または行はセクタ３および４のような、行を共有する全てのセクタ全般に通じている。
【００３５】
有利には、本発明の回路装置は各セクタ内で、メモリマトリックスの各ローカル行ＬＷＬの上流に接続される。
【００３６】
記憶装置（メモリデバイス）には、２．５から３．６ボルトの範囲の値を有する単一供給電圧Ｖｄｄが供給され、同時にグランド（接地）信号などの２番目の電圧基準ＧＮＤに接続される。
【００３７】
記憶装置１は、一方をメインワード線ＭＷＬ、そして他方をローカルワード線ＬＷＬに接続される伝導端子を有する、ＰＭＯＳタイプの第１のトランジスタＭ１を含む。
【００３８】
トランジスタＭ１の本体端子はバイアス信号ＶＰＣＸを受信し、ゲート端子は信号ＰＣＨを受信する。
【００３９】
１つのセクタ３あるいは４のマトリックス行と結び付いた、装置１の全てのトランジスタＭ１のゲート端子は、全て一緒に接続されて同じ電圧信号を受信する。
【００４０】
装置１はさらに、一方をメインワード線ＭＷＬ、そして他方をローカルワード線ＬＷＬに接続される伝導端子を有する、ＮＭＯＳタイプのトランジスタＭ２を含む。
【００４１】
トランジスタＭ２の本体端子は消去フェーズの間に負電圧（およそ−８V）のバイアス信号ＨＶＮＥＧを受信し、そのゲート端子は信号ＮＣＨを受信する。
ＨＶＮＥＧの電圧値は、他の動作フェーズの間中、０Ｖ（すなわち、ＧＮＤ）となる。
【００４２】
１つのセクタ３あるいは４のマトリックス行と結び付いた、装置１の全てのトランジスタＭ２のゲート端子は、全て一緒に接続されて同じ電圧信号を受信する。
【００４３】
ＮＭＯＳタイプのトランジスタＭ３は、ローカルワード線ＬＷＬと基準電圧ＧＮＤの間でその伝導端子と有利に接続される。
【００４４】
トランジスタＭ３の本体端子は、負、もしくはゼロの電圧でバイアス信号ＨＶＮＥＧを受信し、そのゲート端子は信号ＤＩＳＣＨを受信する。
【００４５】
１つのセクタ３あるいは４のマトリックス行と結び付いた、装置１の全てのトランジスタＭ３のゲート端子は、全て一緒に接続されて同じ電圧信号を受信する。
【００４６】
さらに有利には、ＮＭＯＳトランジスタＭ２およびＭ３は、以下に説明するように、「トリプルウェル」技術を用いて形成される。
【００４７】
ここで、本発明による装置１の動作を、ワード線がＶＰＣＸの電圧値にバイアスされる場合について説明する。
【００４８】
電圧ＶＰＣＸは行復号供給電圧であり、読み出しフェーズの間はＶｄｄ、プログラムフェーズの間は約１０Ｖの電圧Ｖｄｄとなる。
【００４９】
電圧ＶＰＣＸは、読み出し動作がワード線について昇圧された電圧を必要とする時でさえ、供給電圧Ｖｄｄより高くてもよい。
【００５０】
電圧ＨＶＮＥＧは、それが負の値（−８Ｖ）をとる消去フェーズの間を除いて常に接地ＧＮＤの値である。
【００５１】
１）ＷＬ＝ＶＰＣＸかつＬＷＬ＝ＶＰＣＸである第１の場合を分析する。
アドレスされたセクタがある場合を見てみると、トランジスタＭ１のゲート端子は接地ＧＮＤの値で信号ＰＣＨを受信し、トランジスタＭ１は、メインワード線ＭＷＬからローカルワード線ＬＷＬまで、正の電圧のフル伝送を保証する。
【００５２】
トランジスタＭ１の本体端子は、利用可能な電位の最高値、すなわちＶＰＣＸの値にある。
【００５３】
トランジスタＭ３は、ローカルワード線ＬＷＬをグランド（接地）に接着するのを避けるためにオフ状態にある。
【００５４】
トランジスタＭ２の存在は、ここでは完全に影響力をもたない。これは、もしオンであれば、ローカルワード線ＬＷＬをそのゲートしきい値電圧まで荷電（charge）することを支援し、もしオフであれば、その貢献は無になるからである。
【００５５】
したがって、トランジスタＭ２をオンにすることによって、ローカルワード線ＬＷＬの荷電フェーズの有効性は拡張される。
【００５６】
２）ＭＷＬ=ＶＰＣＸかつＬＷＬ=ＧＮＤの第２の場合を分析する。
現在アドレスされたセクタがない場合を見てみると、トランジスタＭ１はオフ状態でなければならず、したがって、信号ＰＣＨがＶＰＣＸの値に近づく。トランジスタＭ２も同様に、メインワード線ＭＷＬから電荷をドレーンしないようにオフ状態でなければならない。
【００５７】
したがって、第３のトランジスタは、ラインＬＷＫが接地に接着するのを避けるためにオン状態でなければならない。そのためには、信号ＤＩＳＣＨをＶｄｄまでバイアスすれば十分である。
【００５８】
３）ここで、ＷＬ=ＧＮＤかつＬＷＬ=ＧＮＤの第３の場合を分析する。
これらの条件の下では、トランジスタＭ１はそのゲート端子が負の電圧値に近づかない限り、接地電位を伝送することが不可能なＰ−チャンネルトランジスタであるため、トランジスタＭ１の状態は影響力を持たない。したがって、ラインＬＷＬを接地に接着するためには、トランジスタＭ２およびＭ３に作用して、そのゲート端子にＶｄｄまでバイアスをかけることができる。
【００５９】
上記に概説した３つの動作条件は、図６に概略的に示される。図６では、アドレスされたセクタの内、外において、必要とされるバイアスレベルが示されている。
【００６０】
トランジスタＭ１のゲート端子は、ＧＮＤとＶＰＣＸの間の電圧レベルで動作するよう設定される論理信号ＰＣＨによって駆動される。
【００６１】
トランジスタＭ２およびＭ３のゲート端子は、ＧＮＤとＶｄｄの間の電圧レベルで動作するように設定された、それぞれの論理信号ＮＣＨおよびＤＩＳＣＨによって駆動される。
【００６２】
興味深いことに、セクタごとに３つの制御信号で十分であることが理解されるであろう。
【００６３】
ここで、負電圧での消去フェーズについて考察する。この場合、全てのワード線ＭＷＬは−８Ｖの電圧ＨＶＮＥＧにまでバイアスされる。
【００６４】
Ａ）セクタは消去中である。
トランジスタＭ１の状態は、ローカルワード線ＬＷＬを介して受け渡される電圧が負であるため、影響力を持たない。従って、トランジスタＭ１のゲート端子は供給電圧Ｖｄｄと同じ値にされる。同時にトランジスタＭ２がオンされ、負電圧を受け容れて、ローカルワード線ＬＷＬに負電圧ＨＶＮＥＧでバイアスをかける。
【００６５】
トランジスタＭ３は、電荷が接地ＧＮＤから負の電圧ソースに移されるのを防ぐために、オフされる。このトランジスタＭ３は、図７に示されるように、消去されているセクタの信号ＤＩＳＣＨを値ＨＶＮＥＧにバイアスをかけることによって、オフされる。
【００６６】
Ｂ）セクタは消去中ではない。
ＰＣＨ=ＶＰＣＸかつＮＣＨ=ＨＶＮＥＧであるため、トランジスタＭ１およびＭ２はオフ状態にある。他方、トランジスタＭ３は、ローカルワード線ＬＷＬをFRオート（浮遊）させないように、活性化（作動）される。そのために、トランジスタＭ３のゲートに信号ＤＩＳＣＨ=Ｖｄｄが加えられる。
【００６７】
アドレスされていないセクタのローカルワード線ＬＷＬは、全て接地電位にバイアスされる。
【００６８】
消去のために、行復号化の最終段のインバータのストレスを単一化する（monomize）するために、ＶＰＣＸは一般的にＶｄｄに等しいか、もしくはそれより幾分低い電圧である。
【００６９】
トランジスタＭ２およびＭ３は、さまざまな動作状態で負の電圧になることが見られるため、トリプルウェル技術を使用して適切な形に形成される。
【００７０】
図７は、消去中のセクタおよび消去されていないセクタの、両方のセクタのさまざまなバイアスレベルを示す。
【００７１】
本発明の解決策の主要な利点は、所定のセクタが係わる全ての動作を管理するための制御信号の数が削減されることである。信号ＰＣＨ、ＮＣＨおよびＤＩＳＣＨは、１つのセクタの全てのローカルワード線によって共有される。
【００７２】
上記の構成は、単一の機能が選択されていないメイン線ＭＷＬからローカル線ＬＷＬへ接地電圧レベルを伝送することである、トランジスタＭ２を除外することによって変形してもよい。
【００７３】
トランジスタＭ１のゲート端子を接地電圧の値より（少なくとも１つのＰチャネルの閾値およびそれに関連する本体部分によって）低くバイアスすることが実際必要である。しかしながら、単一供給電圧メモリでは、負電圧は通常利用できず、負電圧は特別に設けられた回路で作られなければならないことに注意されたい。
【００７４】
以上のことから、本発明の装置によって、階層形式の行復号化を実行することも可能となることが理解される。
【００７５】
この点に関して、図８は本発明の変形例を概略的に示す。
【００７６】
この変形例では、複数のライン１１が、符号１０で示す、単一のメインワード線ＭＷＬより分岐し、ローカルワード線ＬＷＬに平行に走っている。
【００７７】
このようにして、まるでそれぞれのローカル線ＬＷＬにはメインワード線がまったく設けられていないかのようであり、そのため、行ピッチでのメタル配線接続はもはや必要とされない。
【００７８】
この解決策は、隣接するワード線メタル配線の間で結合寄生容量の値を減少させるため、メインワード線ＭＷＬの荷電時間に関して大いに有利である。同時にそれを用いれば、金属被覆行（配線）（metallization lines）の間に起こる短絡の可能性は減少し、産業的規模における生産の見地からの明白な利益をもたらす。
【００７９】
最後に、行復号化も同様にそこから利益をもたらされる。実際、メインワード線ＭＷＬの各復号化ドライバ回路やそれに関連する制御回路を、ワード線ピッチで設ける必要はもはや無くなり、その代わり、２つ以上のワード線のピッチで設ければよい。これは省スペース（空間）をもたらし、特筆すべきは、例えば、従来よりもはるかに複雑な行復号化を実行可能であり、また、読み出しの際の消費電力を効率的に低下させることができる。
【００８０】
最後に言及した態様は、読み出しに昇電圧ワード線を利用するメモリには、根本的な重要性を持っている。
【００８１】
図８では、４層（level）の階層形式、すなわち、４本のローカル線ＬＷＬが各メインワード線ＭＷＬに対応する行復号化の機構を示す。
【００８２】
この解決策は各セクタに、より多数の制御信号を必要とする。この場合、すなわち４つの別個の信号、ＮＣＨ<０>、ＮＣＨ<１>、ＮＣＨ<２>、ＮＣＨ<３>、４つの信号ＰＣＨ、および４つの信号ＤＩＳＣＨが存在する。
【００８３】
本発明で提案する回路設計は、ワード線の荷電時間を効果的に削減する。
【００８４】
メインワード線ＭＷＬはメタル配線層から形成され、それはその実際の寄生抵抗をわずかなものにする。しかし、寄生抵抗の値は無視してもよい程度というわけではなく、それは下の層およびそれと並んで走るメインワード線ＭＷＬのメタル配線の両方へのカップリングによるものである。しかしながら、本発明の階層復号化構造によって、最後に言及した付加分を大いに削減することができる。
【００８５】
他方、ローカル線ＬＷＬは多結晶シリコン層から形成され、その寄生コンポーネント（成分）の見地から、図９中のブロック１２で示されるような分散ＲＣ回路によって表すことができる。
【００８６】
ワード線の荷電に関連する時定数の削減への通常のアプローチは、多結晶シリコン行をメタル配線層へ短絡させるアプローチである。しかし、そうするためには、メタル配線をワード線ピッチで設計しなければならず、これにより、図９にＣmainで示す寄生容量を増加させてしまい、またメタル配線を改善されたリトグラフで形成することが要求される。
【００８７】
図１０で示すように、本発明の解決策によって荷電の問題が解決される。実際、メインワード線ＭＷＬおよびローカルワード線ＬＷＬの間で伝導端子が接続される、P−チャンネル荷電トランジスタＭ４が提供される。このトランジスタを設けることは、ローカル線ＬＷＬへの荷電時間を削減するのに効果的であり、その両端間に渡ってバイアスすることを可能にする。
【００８８】
もちろん、トランジスタＭ１、Ｍ２およびＭ４は、そのターン・オン抵抗がローカルワード線ＬＷＬの荷電過渡（電圧）に影響を与えないように、寸法取りしなければならない。
【００８９】
本発明の装置により、負の電圧をセルのゲート端子にかけることによって、セクタが列に編成される場合であっても、メモリ消去を行うことが可能となる。これは、行ベースの編成と比較して、復号化回路による占有スペース（空間）を減少させて達成される。
【００９０】
加えて、この装置は占有スペース、行復号化設計、および寄生容量の減少という点で相当な利点をもたらす、階層型の行復号化を可能にする。
【００９１】
最後に、メタル配線ストラッピングに頼らずに、マトリックス行への荷電時間を短くすることができる。
【００９２】
特許請求の範囲で定義された本発明装置に対して、変更および変形を行うことができる。
【図面の簡単な説明】
【図１】ＮＯＲタイプのメモリマトリックスの一部を示す概略図である。
【図２】図２Ａ、図２Ｂおよび図２Ｃは、メモリセルおよび、読み出し、書き込み、消去の各フェーズの間にセル端子にそれぞれ印加される典型的な関連バイアス電圧値の概要を示す。
【図３】行形式に配列されたセクタを持つ不揮発性メモリマトリックスのための従来技術のアーキテクチャを概略的に示す。
【図４】列形式に配列されたセクタを持つメモリマトリックスの一部を示す概略図である。
【図５】階層形式の行復号化を実行するための、本発明による第一の実施の形態を示す概略図である。
【図６】本発明による、列に編成された、複号化装置を含むメモリマトリックスの一部を示す概略図である。
【図７】マトリックスセクタ消去フェーズの間に見られる、本発明による、列に編成され、複号化装置を含むメモリマトリックスの一部を示す概略図である。
【図８】本発明の変形例による、列に編成されたメモリマトリックスの一部を示す概略図である。
【図９】図５に示された回路装置のコンポーネント、抵抗およびその容量性負荷を取り出した状態を示す概略図である。
【図１０】図５の装置の他の変形例の概略を示す。
【符号の説明】
１ 記憶装置、２ 不揮発性メモリマトリックス、３ セクタ、４ セクタ、５ メモリセル、１１ ライン、ＤＩＳＣＨ 論理信号、ＨＶＮＥＧ バイアス信号、ＬＷＬ ローカルワード線、Ｍ１ トランジスタ、Ｍ２ トランジスタ、Ｍ３ トランジスタ、Ｍ４ チャンネル荷電トランジスタ、ＮＣＨ 論理信号、ＰＣＨ 論理信号、ＶＰＣＸ バイアス信号、Ｖｄｄ 供給電圧。
Claims (7)
- 不揮発性半導体記憶装置において階層形式の行（row）復号化を実行するための回路装置であって、列に編成されたセクタ（３、４）を有するメモリセル（５）の少なくとも１つのマトリックスを含み、各セクタ（３、４）が、行を共有するマトリックスセクタ全般に通じるメインワード線（ＭＷＬ）に個々に連結された、特定のローカルワード線（ＬＷＬ）のグループを有する回路装置において、
一方をメインワード線（ＭＷＬ）、そして他方をローカルワード線（ＬＷＬ）に接続される伝導端子を有する、ＰＭＯＳタイプの第１のトランジスタ（Ｍ１）と、
一方をローカルワード線（ＬＷＬ）、そして他方を基準電圧（ＧＮＤ）に接続される伝導端子を有する、ＮＭＯＳタイプの第２のトランジスタ（Ｍ３）と
を備え、
１つのセクタ（３、４）でマトリックス行と関連づけられた全ての前記第１のトランジスタ（Ｍ１）のゲート端子は共に接続されて、同じ第１の電圧信号（ＰＣＨ）を受信し、
１つのセクタ（３、４）でマトリックス行と関連づけられた全ての第２のトランジスタ（Ｍ３）のゲート端子は共に接続されて、同じ第２の電圧信号（ＤＩＳＣＨ）を受信し、該第２の電圧信号（ＤＩＳＣＨ）は、前記第１の電圧信号（ＰＣＨ）と異なる信号である、回路装置。 - 一方をメインワード線（ＭＷＬ）、そして他方をローカルワード線（ＬＷＬ）に接続される伝導端子を有する、ＮＭＯＳタイプの追加トランジスタ（Ｍ２）を含むことを特徴とする、請求項１に記載の回路装置。
- 前記第２のトランジスタ（Ｍ３）および前記追加トランジスタ（Ｍ２）がトリプルウェル技術を使用して形成されることを特徴とする、請求項２に記載の回路装置。
- 前記第２のトランジスタ（Ｍ３）および追加のトランジスタ（Ｍ２）は、メモリセルの内容の消去フェーズの間に負の電圧信号（ＨＶＮＥＧ）を印加されるボディ端子をそれぞれ有することを特徴とする、請求項２に記載の回路装置。
- １つのセクタ（３、４）でマトリックス行と関連づけられた全ての追加トランジスタ（Ｍ２）のゲート端子は共に接合され、そして同じ第３の電圧信号（ＮＣＨ）を受信することを特徴とする、請求項２に記載の回路装置。
- ローカルワード線（ＬＷＬ）への荷電時間を削減するため、メインワード線（ＭＷＬ）およびローカルワード線（ＬＷＬ）の間で接続された伝導端子を有する荷電トランジスタ（Ｍ４）をさらに含むことを特徴とする、請求項２に記載の回路装置。
- 前記荷電トランジスタ（Ｍ４）は、Ｐ−チャネルトランジスタであることを特徴とする、請求項６に記載の回路装置。
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