JP2565104B2

JP2565104B2 - 仮想接地型半導体記憶装置

Info

Publication number: JP2565104B2
Application number: JP22221993A
Authority: JP
Inventors: 敏且神保
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1993-08-13
Filing date: 1993-08-13
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: KR950006875A; US5448518A; KR970004073B1; JPH0757487A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、特
に、浮遊ゲート型不揮発性メモリセル仮想接地メモリア
レイを有する仮想接地型半導体記憶装置に関する。

【０００２】

【従来の技術】浮遊ゲートを有する不揮発性メモリセル
は、図９に示すように、Ｐ型半導体基板１内にソース拡
散領域２Ａ、ドレイン拡散領域２Ｂを設け、さらに、Ｐ
型半導体基板１上に絶縁膜５により外部から電気的に絶
縁された浮遊ゲート３及びメモリセルをスイッチング制
御する制御ゲート４を設けてある。このメモリセルに情
報の書込みを行う場合は、メモリセルの制御ゲート４及
びドレイン拡散領域２Ｂに高電圧を印加し、ソース拡散
領域２Ａを接地電位とする。これにより発生するホット
キャリアの注入によって浮遊ゲート３に電子を注入し、
制御ゲート４から見たメモリセルのしきい値電圧を変化
させることにより情報を記憶させる。

【０００３】上述の浮遊ゲート型不揮発性メモリセルを
用いて高速かつ低価格の半導体記憶装置を実現するため
に、データの読み出しが改善された仮想接地型半導体記
憶装置を図１０を参照して説明する（参照：特開平３−
１７６８９５号公報）。

【０００４】図１０においては、行線Ｘ１、Ｘ２、…及
び列線Ｃ１、Ｃ２、…が設けられ、図９に示す各浮遊ゲ
ート型不揮発性メモリセル（以下、単にメモリセルとす
る）Ｍ₁₁、Ｍ₁₂、…、Ｍ₂₁、Ｍ₂₂、…が２つ列線間に接
続され行線の１つによって制御される。たとえば、浮遊
ゲート型不揮発性メモリセルＭ₁₁のソース拡散領域、ド
レイン拡散領域は列線Ｃ１、Ｃ２に接続され、その制御
ゲートは行線Ｘ１に接続されている。

【０００５】図１０に示す仮想接地型半導体半導体記憶
装置においてメモリセルＭ₂₅のデータを読出す場合を想
定する。この場合、行線Ｘ２を読出し電圧Ｖ_CC（たとえ
ば５Ｖ）とし、列線Ｃ６を接地電位ＧＮＤとにし、列線
Ｃ５をデータ読出し回路ＤＲＢに接続し、メモリセルＭ
₂₅を流れる電流Ｉ_Rによりデータを読出す。このとき、
メモリセルＭ₂₅に隣接する非選択メモリセルＭ₂₄におい
ても、読出し電圧Ｖ_CCがメモリセルＭ₂₄の制御ゲートに
印加されているので、リーク電流が列線Ｃ５から非選択
メモリセルＭ₂₄を介して列線Ｃ４に流れ、この結果、デ
ータ読出し速度が低下する。このデータ読出し速度の低
下を防止するために、列線Ｃ４にも列線Ｃ５の電圧と同
等の電圧ＲＤＰ（たとえば１．２Ｖ）を印加させてい
た。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
従来の仮想接地型半導体記憶装置においては、データを
読み出す場合に、本来非選択である列線たとえばＣ４に
電圧を印加するために、この列線Ｃ４の寄生容量を所定
の電位に上昇させるために電流を消費する。また、印加
される電圧１．２Ｖを発生する回路にも電流を消費す
る。従って、半導体記憶装置の消費電流を増加させる課
題がある。さらに、このような仮想接地型半導体記憶装
置は、一般的には、８ビット出力や１６ビット出力等多
ビットを同時に読み出すために、上述の付加回路は半導
体記憶装置内部に複数必要となり、その消費電流や半導
体記憶装置上の占有面積もさらに増大する。従って、本
発明の目的は、消費電流を低減した仮想接地型半導体記
憶装置を提供することにある。

【０００７】

【課題を解決するための手段】上述の課題を解決する
ために本発明に係る仮想接地型半導体記憶装置は、複数
の列線と、各々が複数の列線の２つの隣接する列線間に
接続され、複数の行線の１つによって制御される複数の
浮遊ゲート型不揮発性メモリセルと、複数の行線の１つ
を選択し、読出し時には第１の電源電圧Ｖ_CCを印加し、
書込み時には書込み電源電圧Ｖ_PPを印加する行選択手段
と、読出し時に、複数の列線のうち隣接する２つの列線
を選択して選択された列線上の各電位を２つの読出しデ
ータとして送出し、選択された２つの列線の直外側の列
線を選択して第２の電源電圧ＧＮＤを印加する読出し時
列選択手段と、書込み時に、複数の列線のうち隣接する
２つの列線を選択して第２の電源電圧を印加し、選択さ
れた２つの列線の一方側に位置する列線に１つの書込み
データに応じた電圧を印加し、選択された２つの列線の
他方側に位置する列線に他の書込みデータに応じた書込
み電圧を印加する書込み時列選択手段とを備えている。

【０００８】

【作用】読出し時及び書込み時には、１つの行線に接続
されたメモリセルのうち、１つの非選択メモリセルを狭
んだ２つのメモリセルが同時にアクセスされ、これによ
り、非選択メモリセルを介して流れるリーク電流は減少
する。

【０００９】

【実施例】図１は本発明の読出し動作原理を説明するた
めの仮想接地型半導体装置を示す回路図である。図１に
おいては、メモリセルは２ビット同時に読出す構成とな
っている。たとえば、メモリセルＭ₁₁とメモリセル
Ｍ₁₁’とが同時に読出され、メモリセルＭ₁₂とメモリセ
ルＭ₁₂’とが同時に読出される。

【００１０】たとえばメモリセルＭ₂₂とメモリセル
Ｍ₂₂’とを同時に読出す場合を考察する。この場合、行
線Ｘ２をデータ読出し電圧Ｖ_CC（＝５Ｖ）とし、列線Ｃ
２、Ｃ５を接地電位ＧＮＤとする。これにより、メモリ
セルＭ₂₂においては、列線Ｃ２が接地電位ＧＮＤである
ので、メモリセルＭ₂₂のデータに応じて読出し電流Ｉ_RA
が流れ、これを図示しないデータ読出し回路が読出しデ
ータＤＯ_Aとして認識して出力する。他方、メモリセル
Ｍ₂₂’においては、列線Ｃ５が接地電位ＧＮＤであるの
で、メモリセルＭ₂₂’のデータに応じて読出し電流Ｉ_RB
が流れ、これを図示しないデータ読出し回路が読出しデ
ータＤＯ_Bとして認識して出力する。

【００１１】上述の２つのメモリセルＭ₂₂、Ｍ₂₂’に狭
まれた非選択メモリセルＭ₂₁’においても、その制御ゲ
ートである行線Ｘ２が読出し電圧Ｖ_CCであるが、列線Ｃ
３と列線Ｃ４との電位差が非常に小さいので、電流はほ
とんど流れず、この結果、選択された列線Ｃ３、Ｃ４か
らのリーク電流はほとんどない。従って、データ読み出
し速度の低下を防止できる。

【００１２】図２は本発明の書込み動作原理を説明する
ための仮想接地型半導体装置を示す回路図である。図２
においても、メモリセルは２ビット同時に書込む構成と
なっている。たとえば、メモリセルＭ₁₁とメモリセルＭ
₁₁’とが同時に書込まれ、メモリセルＭ₁₂とメモリセル
Ｍ₁₂’とが同時に書込まれる。

【００１３】たとえば、メモリセルＭ₂₂とメモリセル
Ｍ₂₂’とを同時に書込む場合を考察する。この場合、行
線Ｘ２をデータ書込み電圧Ｖ_PP（＝１２Ｖ）とし、列線
Ｃ３、Ｃ４を接地電位ＧＮＤとする。また、メモリセル
Ｍ₂₂の左側に位置する列線Ｃ１、Ｃ２には書込みデータ
ＤＡに対応する書込み電流Ｉ_PAを図示しない書込み制御
回路から供給する。他方、メモリセルＭ₂₂’の左側に位
置する列線Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９には書込みデ
ータＤＢに対応する書込み電流Ｉ _PBを図示しない書込み
制御回路から供給する。

【００１４】上述の２つのメモリセルＭ₂₂、Ｍ₂₂’に狭
まれた非選択メモリセルＭ₂₁’においても、その制御ゲ
ートである行線Ｘ２が書込み電圧Ｖ_PPであるが、列線Ｃ
３と列線Ｃ４との電位差が０であるので、電流は流れ
ず、この結果、選択された列線Ｃ３、Ｃ４からのリーク
電流は全くない。従って、非選択メモリセルＭ₂₁’に対
する書込み動作はない。

【００１５】図３は本発明に係る仮想接地型半導体記憶
装置の一実施例を示す回路図であって、図１の読出し原
理及び図２の書込み原理を実現している。図３におい
て、メモリセルアレイＭＡは図１、図２のメモリセルＭ
₁₁、Ｍ₁₂、Ｍ₁₁’、Ｍ₁₂’、…を有している。ＧＥＮは
Ｖ_PP／Ｖ_CC電圧発生回路であって、プログラム端子ＰＧ
Ｍの電圧がローレベルのときに、つまり、読出し時（Ｐ
ＧＭ＝０）にＶ_PP／Ｖ_CC＝Ｖ_CCなる電圧を出力し、他
方、プログラム端子ＰＧＭの電圧がハイレベルのとき
に、つまり、書込み時（ＰＧＭ＝１）にＶ_PP／Ｖ_CC＝Ｖ
_PPなる電圧を出力する。なお、Ｖ_PP／Ｖ_CC電圧発生回路
ＧＥＮの詳細については後述する。

【００１６】行線Ｘ１、Ｘ２の選択は行デコーダＸＤＥ
Ｃによって行われる。すなわち、行アドレス信号Ａ０’
及びその反転信号＊Ａ０’を受けて行線Ｘ１、Ｘ２の１
つを選択してその電圧をハイレベルにする。この場合、
読出し時には当該ハイレベルはＶ_CCであり、書込み時に
は当該ハイレベルはＶ_PPである。ここで、行線の数を４
（＝２²）、８（＝２³）、…とすれば、行アドレス信号
のビット数は２、３、…となることは言うまでもない。
なお、行デコーダＸＤＥＣの詳細については後述する。

【００１７】列線Ｃ１、Ｃ２、…の選択は、トランジス
タＱ₁₁、Ｑ₁₂、Ｑ₁₁’、Ｑ₁₂’、…よりなるセレクタＳ
ＥＬ１及び列デコーダＹＤＥＣ１と、トランジスタ
Ｑ₂₁、Ｑ₂₂、Ｑ₂₃、Ｑ₂₄、…よりなるセレクタＳＥＬ２
及び列デコーダＹＤＥＣ２とよって行われる。

【００１８】列デコーダＹＤＥＣ１は、列アドレス信
号Ａ０、Ａ１及びこれらの反転信号＊Ａ０、＊Ａ１を受
けて４つの出力Ｙ１、Ｙ２、Ｙ３、Ｙ４のうちの１つを
選択してハイレベルＶ_CCとする。たとえば、Ｙ２がハイ
レベルＶ_CCとなると、セレクタＳＥＬ１のトランジスタ
Ｑ₁₂、Ｑ₁₂’がオンとなり、従って、２つの隣接する列
線Ｃ３、Ｃ４が選択されることになり、この結果、メモ
リセルＭ₁₁’を狭む２つのメモリセルＭ₁₂、Ｍ₁₂’が選
択されたことになる。列デコーダＹＤＥＣ１及びセレク
タＳＥＬ１によって選択された２つのメモリセルたとえ
ばＭ₁₂、Ｍ₁₂’は、それぞれ、ノードＣＡ、ＣＢに接続
される。これらのノードＣＡ、ＣＢには、データ読出し
回路ＡＭＰ_A、ＡＭＰ_B及びこれらを活性化／非活性化す
るトランジスタＱ₁、Ｑ₂が接続されている。従って、読
出し時（ＰＧＭ＝０）では、トランジスタＱ₁、Ｑ₂がオ
フ状態であるので、列線Ｃ３、Ｃ４は、それぞれ、デー
タ読出し回路ＡＭＰ_A、ＡＭＰ_Bに有効に接続され、選択
メモリセルＭ₁₂、Ｍ₁₂’がデータ読出し回路ＡＭＰ_A、
ＡＭＰ_Bに有効に接続されることになる。他方、書込み
時（ＰＧＭ＝１）では、トランジスタＱ₁、Ｑ₂がオン状
態であるので、データ読出し回路ＡＭＰ_A、ＡＭＰ_Bは非
活性化されると共に、列線Ｃ３、Ｃ４の電圧は接地電位
ＧＮＤとなる。ここで、列線の数が増大すれば、列アド
レス信号のビット数は増大することは言うまでもない
が、セレクタＳＥＬ１におけるトランジスタは４つたと
えばＱ₁₁、Ｑ₁₂、Ｑ₁₁’、Ｑ₁₂’が単位であり、従っ
て、セレクタＳＥＬ１のトランジスタ数は、４、８、１
６、…である。同様に、列デコーダＹＤＥＣ１の出力は
２つたとえばＹ１、Ｙ２が単位であり、従って、列デコ
ーダの出力数は２、４、８、…である。なお、列デコー
ダＹＤＥＣ１の詳細については、後述する。

【００１９】列デコーダＹＤＥＣ２は列デコーダＹＤＥ
Ｃ１の出力Ｙ１、Ｙ２、Ｙ３、Ｙ４を受けて出力Ｙ１２
３４Ｈ、Ｙ２３４Ｈ、Ｙ３４Ｈ、Ｙ４Ｈ、Ｙ１２３Ｈ、
Ｙ１２Ｈ、Ｙ１Ｈを出力する。たとえば、列デコーダＤ
ＥＣ１の出力Ｙ２がハイレベル（＝Ｖ_CC）のときには、
２を添字とするＹ１２３４Ｈ、Ｙ２３４Ｈ、Ｙ１２３
Ｈ、Ｙ１２ＨがハイレベルＶ_PP／Ｖ_CCとなり、セレクタ
ＳＥＬ２のトランジスタＱ₂₁、Ｑ₂₂、Ｑ₂₇、Ｑ₂₉、
Ｑ₃₀、Ｑ₃₁、Ｑ₃₂がオンとなる。この結果、選択メモリ
セルをＭ₂₂、Ｍ₂₂’とすれば、選択メモリセルＭ₂₂の左
外側の列線Ｃ１、Ｃ２は書込み制御回路ＷＣ_Aに接続さ
れ、他方、選択メモリセルＭ₂₂’の右外側の列線Ｃ５、
Ｃ６、Ｃ７、Ｃ８、Ｃ９は書込み制御回路ＷＣ_Bに接続
される。

【００２０】一方、書込み制御回路ＷＣ_A（ＷＣ_B）は、
プログラム端子ＰＧＭ及びデータＤＡ（ＤＢ）に応じた
電圧ＤＩ_A（ＤＩ_B）を出力する。たとえば、読出し時
（ＰＧＭ＝０）であれば、データＤＡ（ＤＢ）に関係な
く、電圧ＤＩ_A（ＤＩ_B）は接地電位ＧＮＤとなる。ま
た、書込み時（ＰＧＭ＝１）であれば、データＤＡ（Ｄ
Ｂ）が０のときに、電圧ＤＩ_A（ＤＩ_B）は接地電位ＧＮ
Ｄとなるが、データＤＡ（ＤＢ）が１のときに、電圧Ｄ
Ｉ_A（ＤＩ_B）はハイレベル電圧Ｖ_PPとなる。

【００２１】従って、読出し時においては、列デコーダ
ＹＤＥＣ２及びセレクタＳＥＬ２によって、選択メモリ
セルＭ₂₂の左外側の列線Ｃ１、Ｃ２は接地電位ＧＮＤと
なり、また、選択メモリセルＭ₂₂’の右外側の列線Ｃ
５、Ｃ６、Ｃ７、Ｃ８、Ｃ９も接地電位なる。また、書
込み時においては、選択メモリセルＭ₂₂の左外側の列線
Ｃ１、Ｃ２はデータＤＡに応じた電圧ＤＩ_Aとなり、選
択メモリセルＭ₂₂’の右外側の列線Ｃ５、Ｃ６、Ｃ７、
Ｃ８、Ｃ９はデータＤＢに応じた電圧ＤＩ_Bとなる。

【００２２】なお、図３において、読出し時において
は、選択メモリセルの外側の列線をすべて接地電位にし
ているが、図１に示すごとく、直外側の列線のみを接地
電位としてもメモリセルＭＡの動作は変らないが、列デ
コーダＹＤＥＣ２及びセレクタＳＥＬ２を読出し時と書
込み時とで異なる動作をさせる必要がある。列デコーダ
ＹＤＥＣ２及びセレクタＳＥＬ２の詳細については後述
する。

【００２３】上述のごとく、図３において、読出し動
作を行うと、選択メモリセルたとえばＭ₂₂、Ｍ₂₂’の内
側の列線Ｃ３、Ｃ４はデータ読出し回路ＡＭＰ_A、ＡＭ
Ｐ_Bに有効に接続されると共に、選択メモリセルＭ₂₂、
Ｍ₂₂’の外側の列線Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ７、Ｃ
８、Ｃ９は接地電位ＧＮＤとされ、この場合、２つの列
線Ｃ３、Ｃ４間の電位差は小さいので、選択メモリセル
Ｍ₂₂、Ｍ₂₂’間の非選択メモリセルＭ ₂₁ ’がオンとなっ
ても非選択メモリセルＭ ₂₁ ’を介して２つの列線Ｃ３、
Ｃ４間を流れる電流は少ない。

【００２４】上述のごとく、図３において、書込み動
作を行うと、選択メモリセルたとえばＭ₂₂、Ｍ₂₂’の内
側の列線Ｃ３、Ｃ４はトランジスタＱ₁、Ｑ₂によって接
地電位ＧＮＤとされると共に、選択メモリセルＭ₂₂、Ｍ
₂₂’の外側に列線Ｃ１、Ｃ２、Ｃ５、Ｃ６、Ｃ７、Ｃ
８、Ｃ９は書込み制御回路ＷＣ_A、ＷＣ_Bによってデータ
ＤＡ、ＤＢに応じた電圧ＤＩ_A、ＤＩ_Bとされる。従っ
て、この場合、２つの列線Ｃ３、Ｃ４間の電位差は０と
なるので、選択メモリセルＭ₂₂、Ｍ₂₂’間の非選択メモ
リセルＭ ₂₁ ’がオンとなっても非選択メモリセルＭ ₂₁ ’
を介して２つの列線Ｃ３、Ｃ４間を流れる電流は０とな
る。

【００２５】次に、図３の各部の詳細を説明する。図４
は図３のＶ_PP／Ｖ_CC電圧発生回路ＧＥＮの詳細を示す回
路図である。図４において、電源電圧Ｖ_PP、Ｖ_CCが用意
されており、上述のごとく、Ｖ_CCはたとえば５Ｖ、Ｖ_PP
はたとえば１２Ｖである。この場合、電源電圧Ｖ_PPは図
示しない昇圧回路を用いて発生しておく。また、Ｑ₄₁は
エンハンスメント形ＭＯＳトランジスタであって、ポン
プ回路４１によって制御され、Ｑ₄₂はデプレッション形
ＭＯＳトランジスタである。図４において、読出し時で
あれば、つまり、ＰＧＭ＝ＯＶであれば、ポンプ回路４
１の出力ＰＧＭＨもローレベル（＝ＯＶ）となり、トラ
ンジスタＱ₄₁はオフとなる。＊ＰＧＭ＝Ｖ_CCであるの
で、トランジスタＱ₄₂を介して出力Ｖ_PP／Ｖ_CCはＶ_CCに
プルアップされる。つまり、Ｖ_PP／Ｖ_CC＝Ｖ_CCとなる。
また、図４において、書込み時であれば、つまり、ＰＧ
Ｍ＝Ｖ_CCであれば、ポンプ回路４１の出力ＰＧＭＨはハ
イレベル（たとえばＶ_PP＋Ｑ₄₁のしきい値電圧以上）で
１７Ｖとなり、トランジスタＱ₄₁を介して出力Ｖ_PP／Ｖ
_CCはＶ_PPにプルアップされる。なお、この場合、トラン
ジスタＱ₄₂はオフ状態もしくは導電率が小さい状態とな
る。このようにして、図４の回路により、Ｖ_PP／Ｖ_CC電
圧発生回路ＧＥＮは、プログラム端子ＰＧＭの電圧に応
じてＶ_PPもしくはＶ_CCなる電圧Ｖ_PP／Ｖ_CCを発生する。

【００２６】図５は図３の行デコーダＸＤＥＣの詳細を
示す回路図である。図５においては、各行Ｘ１、Ｘ２に
対して同一構成である行アドレス信号Ａ０’、＊Ａ０’
を受けるインバータＩ₅₁、Ｉ₅₂及び回路Ｃ₅₁、Ｃ₅₂を設
けてある。回路Ｃ₅₁（Ｃ₅₂）は、インバータＩ
₅₁（Ｉ₅₂）に高電圧Ｖ_PPが流入するのを防止するＮチャ
ネルトランジスタＱ₅₁、インバータを構成するＰチャネ
ルトランジスタＱ₅₂及びＮチャネルトランジスタＱ₅₃、
該インバータのフィードバック用Ｐチャネルトランジス
タＱ₅₄により構成されている。たとえば、Ａ０’がハイ
レベル（Ｖ_CC）、＊Ａ０’がローレベル（ＧＮＤ）であ
れば、インバータＩ₅₁、Ｉ₅₂の出力はローレベル、ハイ
レベルとなる。この結果、回路Ｃ₅₁におけるインバータ
（Ｑ₅₂、Ｑ₅₃）により行線Ｘ１はハイレベル（Ｖ_PP／Ｖ
_CC）となり、回路Ｃ₅₂におけるインバータ（Ｑ₅₂、
Ｑ₅₃）により行線Ｘ２はローレベル（ＧＮＤ）となる。
つまり、行線Ｘ１が選択される。この場合、読出し動作
であれば、行線Ｘ１のハイレベルはＶ_CCとなり、書込み
動作であれば、行線Ｘ１のハイレベルはＶ_PPとなる。な
お、行線の数が増大した場合には、インバータＩ₅₁、Ｉ
₅₂の代りにナンド回路、ノア回路等を用いることにな
る。

【００２７】図６は図３の列デコーダＹＤＥＣ１の詳細
を示す論理回路図である。図６においては、４つのナン
ド回路Ｇ₆₁、Ｇ₆₂、Ｇ₆₃、Ｇ₆₄、及びインバータＩ₆₁、
Ｉ₆₂、Ｉ₆₃、Ｉ₆₄を設けている。これらのナンド回路Ｇ
₆₁、Ｇ₆₂、Ｇ₆₃、Ｇ₆₄には、列アドレス信号Ａ０、Ａ
１、＊Ａ０、＊Ａ１のいずれか２つの組合せが供給され
ており、従って、いずれか１つの出力Ｙ１、Ｙ２、Ｙ
３、Ｙ４がハイレベル（＝Ｖ_CC）となり、他の出力はロ
ーレベル（＝ＧＮＤ）となる。たとえば、Ａ０＝Ａ１＝
ハイレベルであれば、出力Ｙ１のみハイレベルとなり、
出力Ｙ２、Ｙ３、Ｙ４はローレベルとなる。

【００２８】図７は図３の列デコーダＹＤＥＣ２の詳
細を示す回路図である。図７においては、ノア回路Ｇ₇₁
〜Ｇ₇₅、インバータＩ₇₁、Ｉ₇₂、及び図５の回路Ｃ₅₁、
Ｃ₅₂と同一構成の回路Ｃ₇₁〜Ｃ₇₇を設けてある。たとえ
ば、ハイレベルＶ_PP／Ｖ_CCの出力Ｙ１２３４Ｈを得るた
めには、添字１、２、３、４に対応する信号Ｙ１、Ｙ
２、Ｙ３、Ｙ４をノア回路Ｇ₇₁に供給している。この場
合、少なくとも信号Ｙ１、Ｙ２、Ｙ３、Ｙ４のいずれか
１つがハイレベルとなると、ノア回路Ｇ₇₁の出力がロー
レベルとなり、この結果、回路Ｃ₇₁の出力Ｙ１２３４Ｈ
がハイレベルＶ_PP／Ｖ_CCとなる。全体をみた場合には、
信号Ｙ１がハイレベルとなったときには、ノア回路
Ｇ₇₁、Ｇ₇₄、Ｇ₇₅、インバータＩ ₇₂の出力がローレベル
となり、この結果、回路Ｃ₇₁、Ｃ₇₅、Ｃ₇₆、Ｃ₇₇の出力
Ｙ１２３４Ｈ、Ｙ１２３Ｈ、Ｙ１２Ｈ、Ｙ１Ｈがハイレ
ベルＶ_PP／Ｖ_CCとなる。

【００２９】図８の（Ａ）、（Ｂ）は図３の書込み制御
回路ＷＣ_A、ＷＣ_Bの詳細を示す回路図である。すなわ
ち、図８の（Ａ）に示すように、書込み制御回路ＷＣ_A
は、プログラム端子ＰＧＭ及び書込みデータＤＡを受け
るナンド回路Ｇ₈₁及び図５の回路Ｃ₅₁、Ｃ₅₂と同一構成
の回路Ｃ₈₁よりなる。また、図８の（Ｂ）に示すよう
に、書込み制御回路ＷＣ_Bは、プログラム端子ＰＧＭ及
び書込みデータＤＢを受けるナンド回路Ｇ₈₂及び図５の
回路Ｃ₅₁、Ｃ₅₂と同一構成の回路Ｃ₈₂よりなる。たとえ
ば、読出し時には、ＰＧＭ＝ＧＮＤであり、従って、デ
ータＤＡ、ＤＢに関係なく、ナンド回路Ｇ₈₁、Ｇ₈₂の出
力はハイレベル（＝Ｖ_CC）となり、この結果、回路
Ｃ₈₁、Ｃ₈₂の出力ＤＩ_A、ＤＩ_Bはローレベル（＝ＧＮ
Ｄ）となる。また、書込み時には、ＰＧＭ＝Ｖ_CCであ
り、従って、ナンド回路Ｇ₈₁、Ｇ₈₂の出力はデータＤ
Ａ、ＤＢに応じてハイレベル（＝Ｖ_CC）、ローレベル
（＝ＧＮＤ）となり、この結果、回路Ｃ₈₁、Ｃ₈₂の出力
ＤＩ_A、ＤＩ_BもデータＤＡ、ＤＢに応じてハイレベルＶ
_PP／Ｖ_CC、ローレベルとなる。

【００３０】なお、上述の実施例においては、書込み制
御回路ＷＣ_A、ＷＣ_Bの出力ＤＩ_A、ＤＩ_BのハイレベルＶ
_PP／Ｖ_CCと列デコーダＹＤＥＣ２の出力のハイレベルＶ
_PP／Ｖ_CCとが同一レベルであるが、セレクタＳＥＬ２の
エンハンスメント形トランジスタＱ₂₁〜Ｑ₃₂を有効にオ
ンさせるために、列デコーダＹＤＥＣ２の出力のハイレ
ベルを書込み制御回路ＷＣ_A、ＷＣ_Bの出力のハイレベル
よりトランジスタＱ₂₁〜Ｑ₃₂のしきい値電圧分だけ高く
してもよい。

【００３１】上述の図１０に示す従来の仮想接地型半導
体記憶装置においては、非選択列線をバイアスするバイ
アス回路が必要であり、その消費電流は、非選択列線の
寄生容量を１０ｐＦ、バイアス電位を１．２Ｖとし、５
０ｎｓサイクルで動作させると、非選択列線を接地電位
から１．２Ｖに上昇させるたけで、１０ｐＦ×１．２Ｖ
／５０ｎｓ＝０．２４ｍＡの消費電流が必要であり、半
導体記憶装置の出力ビット数が１６ビット出力ならば
０．２４ｍＡ×１６＝３．８４ｍＡの消費電流の増加と
なるが、本発明では、このようなバイアス回路が不要な
のでこれによる消費電流の増加はまったくない。

【発明の効果】以上説明したように本発明によれば、非
選択メモリセルを狭む２つのメモリセルを同時にアクセ
スして読出し／書込み動作を行うことにより、非選択メ
モリセル間をリークする電流を減少でき、従って、消費
電流を低減できる。

【図面の簡単な説明】

【図１】本発明の読出し動作原理を説明するための仮想
接地型半導体記憶装置を示す回路図である。

【図２】本発明の書込み動作原理を説明するための仮想
接地型半導体記憶装置を示す回路図である。

【図３】本発明に係る仮想接地型半導体記憶装置の一実
施例を示す回路図である。

【図４】図３のＶ_PP／Ｖ_CC電圧発生回路の詳細を示す回
路図である。

【図５】図３の行デコーダＸＤＥＣの詳細を示す回路図
である。

【図６】図３の列デコーダＹＤＥＣ１の詳細を示す回路
図である。

【図７】図３の列デコーダＹＤＥＣ２の詳細を示す回路
図である。

【図８】図３の書込み制御回路の詳細を示す回路図であ
る。

【図９】浮遊ゲート型不揮発性メモリセルの一例を示す
断面図である。

【図１０】従来の仮想接地型半導体記憶装置を示す回路
図である。

【符号の説明】

Ｘ１、Ｘ２…行線Ｃ１、Ｃ２…列線Ｍ₁₁、Ｍ₁₂…浮遊ゲート型メモリセルＩ_RA、Ｉ_RB…読出し電流ＤＯ_A、ＤＯ_B…読出しデータＩ_PA、Ｉ_PB…書込み電流ＤＡ、ＤＢ…書込みデータＧＥＮ…Ｖ_PP／Ｖ_CC電圧発生回路ＸＤＥＣ…行デコーダＹＤＥＣ１、ＹＤＥＣ２…列デコーダＳＥＬ１、ＳＥＬ２…セレクタＡＭＰ_A、ＡＭＰ_B…データ読出し回路ＷＣ_A、ＷＣ_B…書込み制御回路

Claims

(57)【特許請求の範囲】

【請求項１】複数の行線（Ｘ１、Ｘ２、…）と、複数の列線（Ｃ１、Ｃ２、…）と、各々が前記複数の列線の２つの隣接する列線間に接続さ
れ、前記複数の行線の１つによって制御される複数の浮
遊ゲート型不揮発性メモリセル（Ｍ₁₁、Ｍ₁₂、Ｍ₁₁’、
Ｍ₁₂’、…）と、前記複数の行線の１つを選択し、読出し時には第１の電
源電圧（Ｖ_CC）を印加し、書込み時には書込み電源電圧
（Ｖ_PP）を印加する行選択手段（ＸＤＥＣ）と、読出し時に、前記複数の列線のうち隣接する２つの列線
を選択して該選択された列線上の各電位を２つの読出し
データ（ＤＯ_A、ＤＯ_B）として送出し、該選択された２
つの列線の直外側の列線を選択して第２の電源電圧（Ｇ
ＮＤ）を印加する読出し時列選択手段と、書込み時に、前記複数の列線のうち隣接する２つの列線
を選択して前記第２の電源電圧を印加し、該選択された
２つの列線の一方側に位置する列線に１つの書込みデー
タ（ＤＡ）に応じた電圧（ＤＩ_A）を印加し、該選択さ
れた２つの列線の他方側に位置する列線に他の書込みデ
ータ（ＤＢ）に応じた書込み電圧（ＤＩ_B）を印加する
書込み時列選択手段とを具備する仮想接地型半導体記憶
装置。
【請求項２】複数の行線（Ｘ１、Ｘ２、…）と、複数の列線（Ｃ１、Ｃ２、…）と、各々が前記複数の列線の２つの隣接する列線間に接続さ
れ、前記複数の行線の１つによって制御される複数の浮
遊ゲート型不揮発性メモリセル（Ｍ₁₁、Ｍ₁₂、Ｍ₁₁’、
Ｍ₁₂’、…）と、２つのデータ読出し回路（ＡＭＰ_A、ＡＭＰ_B）と、読出し時に前記データ読出し回路を活性化し、書込み時
に前記データ読出し回路を非活性化するデータ読出し回
路活性化／非活性化回路（Ｑ₁、Ｑ₂）と、前記複数の行線の１つを選択し、読出し時には第１の電
源電圧（Ｖ_CC）を印加し、書込み時には書込電源電圧
（Ｖ_PP）を印加する行選択手段（ＸＤＥＣ）と、読出し時には第２の電源電圧（ＧＮＤ）を発生し、書込
み時には書込みデータ（ＤＡ、ＤＢ）に応じた書込み電
圧（ＤＩ_A、ＤＩ_B）を発生する２つの書込み制御回路
（ＷＣ_A、ＷＣ_B）と、前記複数の列線のうち隣接する２つの列線を選択して前
記各データ読出し回路に接続する第１の列選択手段（Ｙ
ＤＥＣ１、ＳＥＬ１）と、該第１の列選択手段によって選択された列線の一方側に
位置する列線を選択して前記書込み制御回路の１つに接
続し、該第１の列選択手段によって選択された列線の他
方側に位置する列線を選択して前記書込み制御回路の他
の１つに接続する第２の列選択手段（ＹＤＥＣ２、ＳＥ
Ｌ２）とを具備する仮想接地型半導体記憶装置。