CN100435241C

CN100435241C - 位线解码器电路及选择双位存储器阵列的位线的方法

Info

Publication number: CN100435241C
Application number: CNB021316473A
Authority: CN
Inventors: 大仓智子
Original assignee: Harlow Co
Current assignee: Harlow Co
Priority date: 2002-09-12
Filing date: 2002-09-12
Publication date: 2008-11-19
Anticipated expiration: 2022-09-12
Also published as: CN1482618A

Abstract

在本发明中，描述一位线解码器设计，其连接数据及电压到多个双位快闪存储器阵列的位线，位线通过一第一解码器单元而连接到多个中间数据线，且中间数据线通过一第二解码器单元而连接到多个感测放大器的数据线，在一第一优选实施例中，电压连接到一已选择的位线而穿过一个个别的解码器单元，且在第二实施例中，电压连接穿过解码器单元而连接到中间数据线。

Description

位线解码器电路及选择双位存储器阵列的位线的方法

技术领域

本发明涉及半导体存储器，并且特别涉及使用双位快闪存储器单元的快闪存储器。

背景技术

对所有种类的DRAM、SRAM及快闪存储器阵列而言，位线解码为一种常见组成要素，较小晶片区意指较低成本；且因此，就像许多存储器单元尽可能的构装到一个小的空间，然而，感测电路(其决定存储器单元的值)可需要特别的区域，此乃是为了要降低成本通常在许多存储器单元间共享一单感测电路的理由之一，一个位线解码器的功能在于选择正确位线、且将此连接到一相对应的感测放大器。

图1显示一种常规的位线解码器连接到一NOR-型浮置栅极快存储器体阵列，值得注意的是，对于NOR-型阵列而言，每个阵列单元行具有一独特的位线，且存储器单元的源极扩散区水平地连接穿过阵列。

图2显示一种较高密度双位型阵列，其中源极线与位线结合且垂直地运行，美国专利第6,011,725号(Eitan)及专利申请第09/426,692号于1999年10月25日申请，皆揭露不同形式的双位存储器阵列，在此之间的基本共同性为，在两硬位线(每个字栅极的左及右)间共享一单字线及一位线，对于一单硬位操作而言，需要同时选择两位线，一个将提供源极电压，且另一个将提供漏极电压，其取决于是否选择左及右硬位而定，因此，可得知的是，双位阵列的位线解码器须比NOR型解码器更为复杂。

在美国专利第6,011,725号(Eitan)中，选择一单独硬位储存区用以操作，所关心及考虑在于确保未选择硬位储存区共享相同位线，并不会受到不适当的影响。在专利申请第10/099,030号于2002年2月15日申请，介绍一种新颖存储器单元选择，代替选择一硬位的两位线，三位线选择作为两位，通过同时选择两硬位储存区，可减少干扰影响，再者，位线解码器大大地被简化，是因为硬位选择作为一对，且不再需要区分左及右位线。

在专利申请第09/810,122号于2001年3月19日申请，揭露另一个形式的双位快闪存储器单元阵列及一金属位线，如图3所示，虽然单元区域稍微地变大，但是工艺较扩散位线阵列为简单，为替代具有一扩散位线，一单扩散到金属接触窗共享在四硬位线，其系降低位线的电阻。控制栅极与字线平行地运行，且位线与控制栅极线及字线两者成直角地运行，位线选择依y行地址及CG线的一奇数或偶数指定两者而定。

发明内容

本发明之一主要目的，在于提供一位线解码器设计，其选择一种在双位存储器单元的一阵列中具有两储存区的存储器单元。

本发明之另一目的，在于提供使用位线解码器设计及扩散位线MONOS及金属位线MONOS阵列两者。

本发明之又一目的，在于提供一位解码器电路，其包含有一双位存储器阵列的电压选择需要。

本发明之又一目的，在于提供选择性地连接位线到一电压源极穿过解码晶体管。

本发明之又一目的，在于提供选择性地连接两位线到两中间数据线、及选择性地连接中间数据线到感测放大器穿过解码晶体管。

本发明之又一目的，在于提供减少由解码器逻辑产生的信号次数，其通过一第三中间数据线而加入双位存储器阵列的电压选择需要。

在本发明中，描述一种位线解码器设计，其一个含有两储存区的存储器单元是选自于每个含有两储存区的快闪存储器单元阵列中，在一第一实施例中，一第一解码单元包括有连接位线到一电压源极的晶体管，位线可作为源极线的功能、且可作为漏极线到存储器单元的功能。一第二解码单元包括有选择性连接快闪存储器阵列的位线到中间数据线的晶体管。一第三解码单元包括有连接中间数据线到存储器感测放大器的晶体管，此容许一存储器储存区同时连接到每个两感测放大器，而一偏压选择性地施加到存储器阵列的位线上。

相较于第一实施例，第二优选实施例降低解码单元的一次数，一第一解码单元包括有选择性地连接快闪存储器阵列位线及两储存区到中间数据线的晶体管，中间数据线通过一第二解码单元而连接到感测放大器，第二解码单元亦使用于连接一电压到一第三中间数据线，其中该电压选择性地连接到位线穿过第一解码单元。

附图说明

根据本发明之方法的特征与优点将由下列配合附图的说明而更清楚地被了解，包括有：

图1显示一种现有技术传统的位线解码器连接到NOR型快闪存储器之设计。

图2显示一种现有技术双位线型式的快闪存储器阵列之设计，其位线及源极线以垂直方向的运行。

图3显示现有技术一双位线快闪存储器单元阵列及一金属位线之设计。

图4显示本发明一第一优选实施例解码器设计之设计示意图。

图5显示本发明一第二优选实施例解码器之设计示意图。

具体实施方式

图4显示本发明一第一优选实施例之设计示意图，一页的部份双位快闪存储器单元10系连接到一字线WL0、位线BL7到BL16、且连接控制栅极线CG7到CG16，一第一解码单元11连接一电压VM到位线，第一解码器单元的晶体管包括有晶体管NM0到NM7及解码器输入YM0到YM7、NMP(前一个)及解码器输入YMP、及NMN(最后一个)及解码器输入YMN，一第二解码器单元12连接位线BL7到BL16到中间数据线DBLA及DBLB，输入到第一解码器单元晶体管，包括有解码器输入Y0到Y7、YP(前一个)及YN(最后一个)，一第三解码单元13连接中间数据线DBLA及DBLB到感测放大器且使用解码器输入YBL_E及YBL_O。

如第4图所示的位线解码电路，包括有一个双位存储器阵列的电压选择需要，且可从存储器单元10的一个数nb1中选择一存储器单元，位线代表为BLn，其n亦为存储器单元数。因为存储器单元具有两储存区，此对于解码电路而言连接到nb1+2位线以从nb1存储器单元中选择是必要的，较远的左位线指定为BL(nb1-1)或BL，且较远的右位线指定为BL(nb1+1)或BL16，如图4所示。有三种型式的解码单元11、12及13，且依系统中的必要及可用的电压而定，一解码单元可执行作为一高电压NMOS晶体管或一互补穿透通过栅极(其包括有一NMOS及一PMOS晶体管)，若不将间隙纳入基本的考虑时，互补栅极NMOS及PMOS晶体管应使用作为一解码器单元。

表1描述图4解码器电路的解码器逻辑，用于读取及编程模式，其中将同时选择两位线，中间位线将连接到电压源极VM，且外部两位线将连接到两感测放大器及程序锁存器，因此，当k模Y＝0时，通过一解码器输入YM0将晶体管NM0打开以连接VM到位线BL8，解码器单元11的YM[#]＝0；位线BL7连接到中间数据线DBLA，解码器单元12的Y[#]＝P；位线BL9连接到中间数据线DBLB，解码器单元12的Y[#]＝1；且对于解码器单元13而言，解码器信号Yb1_E连接DBLA到DATA1及连接DBLB到DATA1。当k模Y＝2时，通过一解码器输入YM2将晶体管NM2打开以连接VM到位线BL10，解码器单元11的YM[#]＝2；位线BL9连接到中间数据线DBLA，解码器12的Y[#]＝1；位线BL11连接到中间数据线DBLB，解码器单元12的Y[#]＝3；且对于解码器13而言，解码器信号YBL_0连接DBLA到DATA1及连接DBLB到DATA0。

表1

单元11 单元12 单元12 单元13

k模Y YM[#] Y[#] Y[#] YBL-

0 0 P 1 EV

1 1 0 2 EV

2 2 1 3 OD

- - - - -

Y-1 Y-1 Y-2 Y OD

Y Y Y-1 N OD

图5显示本发明一第二实施例之示意图，其中位线解码器的变化具有与图4相同的功能，此电路的优点系为，以清除图4的解码器单元11，以降低须由解码器逻辑产生的信号次数，反而，加入一第三中间数据线DBLC，且VM电压选择功能系纳入于解码器单元14。在图4及图5中的解码器可使用于双位MONOS阵列的扩散位线、及双位MONOS阵列的金属位线。然而、解码器的逻辑将会不同的。

继续参阅图5，一页的部份双位快闪存储器单元10系连接到一字线WL0、位线BL7到BL16、及控制栅极CG7到CG16，一第一解码器单元连接位线BL7到BL16到中间数据线DBLA、DBLB及DBLC，输入到第一解码器单元10晶体管，包括有解码器输入Y0到Y7、YP(前一个)及YN(最后一个)，一第二解码单元14连接中间数据线DBLA及DBLB使用解码器输入YA0、YA2经由DATA0到感测放大器，且使用解码器输入YN0、YN1及YB2经由DATA1到感测放大器。第二解码器单元14亦使用解码器单元输入YM0、YM1、及YM2连接一电压VM到中间数据线DBLA、DBLB、DBLC。

图5所示的位线解码器，包括有一个进入到第二解码器单元14的双位存储器阵列电压选择需要，且可从存储器单元10的一个数nb1中选择一存储器单元，位线代表为BLn，其n亦为存储器单元数。因为存储器单元具有两储存区，此对于解码电路而言连接到nb1+2位线以从nb1存储器单元中选择是必要的，较远的左位线指定为BL(nb1-1)或BL7，且较远的右位线指定为BL(nb1+1)或BL16，如图5所示。有二种型式的解码单元12及14，且依系统中的必要及可用的电压而定，一解码单元可执行作为一高电压NMOS晶体管或一互补穿透通过栅极(其系包括有一NMOS及一PMOS晶体管)，若不将间隙纳入基本的考虑时，互补栅极NMOS及PMOS晶体管应使用作为一解码器单元。

表2描述图5解码器电路的解码器逻辑，用于读取及编程模式，其中将同时选择两位线，中间位线将连接到电压源极VM，且外部两位线将连接到两感测放大器及程序锁存器，因此，当k模Y＝0时，解码器输入Y0连接BL8到DBLB，其中该DBLB尚通过解码器单元14的解码器输入YM1而连接到一电压VM；位线BL7连接到中间数据线DBLA，解码器单元12的Y[#]＝P；且位线BL9连接到中间数据线DBLC，解码器单元12的Y[#]＝1。解码器输入YA0连接中间数据线DBLA到数据线DATA0，且解码器输入YB2连接中间数据线DBLC到数据线DATA1，因此，位线BL7连接到DATA0，位在BL9连接到DATA1，位线BL8连接到一电压VM。当k模Y＝2时，解码器输入Y1连接BL9到DALC，其中DALC尚通过解码器单元14中的解码器单元12而连接到一电压；位线8连接到中间数据线DBLb，解码器单元12读Y[#]＝0；且位线BL10连接到中间数据线DBLA，解码器单元12的Y[#]＝2。解码器输入YA1连接中间数据线DBLB到中间线DATA0，且解码器输入YB0连接中间数据线DBLA到数据线DATA1。因此，对于k模Y＝2而言，位线BL8系连接到DARA0，位线BL10连接到DATA1且位线BL9连接到一电压VM。

表2

单元12 单元14

k模Y Y[#] Y[#] Y[#] YA[#] YM[#] TB[#]

0 0 P 1 0 1 2

1 1 0 2 1 2 0

2 2 1 3 2 0 1

3 3 2 0 0 1 2

4 0 3 1 1 2 0

- - - - - - -

对于金属位阵列而言，可使用相同的拓朴解码器电路，但是解码器逻辑系不同的因为归类不同位线。此一个以控制栅极选择为准的位线偶/奇特性，若选择一奇位线时，则将也会一起选择靠近此的两偶位线。

虽然本发明已参考其优选实施例而被特别地表示并说明，惟熟悉本技艺之人士应了解地是各种在形式上及细节上的改变可在不背离本发明之精神与范畴下为之。

Claims

1.一种具有双位单元的快闪存储器阵列的位线解码器电路，包括：

a)一具有多个双位存储器单元的快闪存储器阵列，各双位存储器单元包括：与字线耦合的字栅极；各与分立的控制栅极线耦合的两个控制栅极；以及两根位线，其中，所述两根位线中的第一位线连接到存储器单元的左侧，而第二位线连接到所述存储器单元的右侧，并且所述两根位线用作源极线和漏极线两者；

b)一第一解码器单元，将所述位线连接到三根中间共享数据线；

c)一第二解码器单元，使所述中间共享数据线与两个数据线以及以一电压相连；及

d)所述二根数据线连接到两个感测放大器，所述电压(VM)连接到作为已选择相邻存储器单元的源极操作的位线。

2.根据权利要求1所述的位线解码器电路，其中所述第一解码器单元将所述位线连接到两根中间共享数据线，并且一第三解码器将所述电压连接作为已选择相邻存储器单元的所述源极线操作的位线。

3.根据权利要求1所述的位线解码器电路，其中所述第一解码器单元连接到多个位线加两个附加的位线，以从该多个存储器单元中选择。

4.根据权利要求1所述的位线解码器电路，其中所述第二解码器单元从所述中间数据线中进行选择，来提供同步的数据到所述两个感测放大器。

5.根据权利要求1所述的位线解码器电路，其中该位线为一双位MONOS阵列中的扩散位线。

6.根据权利要求1所述的位线解码器电路，其中该位线器为一双位MONOS阵列中的金属线。

7.根据权利要求1所述的位线解码器电路，其中该第二解码器单元连接该电压到所述三根共享中间数据线中的一根，且该第一解码器单元将所述三根共享中间数据线中的所述一根连接到正在作为已选择相邻存储器单元的源极线操作的位线。

8.一种藉以连接到一双位快闪存储器阵列的位线用于读取及编程操作的装置，包括：

a)一种藉以选择一双位快闪存储器阵列的三根位线的装置；

b)一种藉以连接一电压和两个数据端口到三根中间共享数据线的装置；

c)一种藉以选择所述三根中间共享数据线的装置，以将所述两个数据端口和所述电压连接到所述选出的三根位线以读取或编程耦合到所述三根位线中的两根的存储器单元。

9.根据权利要求8所述的装置，其中该藉以选择一双位快闪存储器阵列的三根位线的装置选择其中一根位线作为源极线操作是使用一解码器装置将所述电压连接到所述三根位线中的所述一根位线。

10.根据权利要求8所述的装置，其中该藉以连接一电压和两个数据端口到三根中间共享数据线的装置尚包括有：一第一解码器装置，其连接所述中间共享数据线到所述位线；及一第二解码器装置，其连接该电压到所述中间共享数据线中的一根。

11.根据权利要求8所述的装置，其中该藉以选择所述三根中间共享数据线的装置尚包括有：一第一解码器装置，其将该多个位线中的两个位线连接到所述三根中间共享数据线中的两个；一第二解码器装置，其将所述两根中间共享数据线通过所述两个数据端口连接到所述感测放大器。

12.一种用于读取及编程操作而选择一双位快闪存储器阵列的位线的方法，包括：

a)通过第一解码器将双位快闪存储器阵列的位线连接到三根中间共享数据线中的一根，其中，由来自两个数据端口和一个电压源的连接共享所述三根中间共享数据线；

b)通过第二解码器的选择将所述两个数据端口连接到所述三根中间共享数据线中任何一根；

c)通过第二解码器的选择将所述电压源连接到所述中间共享数据线中的任何一根；

d)利用所述第一解码器选择将要连接到所述三根中间共享数据线中的第一中间共享数据线的第一位线；

e)利用所述第一解码器选择将要连接到所述三根中间共享数据线中的第二中间共享数据线的第二位线；

f)利用所述第一解码器选择将要连接到所述三根中间共享数据线中的第三中间共享数据线的第三位线；

g)利用所述第二解码器选择所述两个数据端口中的将要连接到所述第一中间共享数据线的第一数据端口；

h)利用所述第二解码器选择所述两个数据端口中的将要连接到所述第三中间共享数据线的第二数据端口；

i)利用所述第二解码器选择将要连接到所述第二中间共享数据线的所述电压源。

13.根据权利要求12所述的方法，其中该电压源通过第三解码器单元直接连接到该位线。

14.根据权利要求12所述的方法，其中所述电压源取决于连接到位线的两个存储器单元中的哪个存储器操作正在执行，而连接到作为正在作为源极操作的第一位线、第二位线或第三位线。

15.根据权利要求12所述的方法，其中通过所述第一解码器单元选择要连接到所述中间数据线的多个位线，所述中间数据线连接数据及电压两者到该多个位线。