JP3703951B2 - 不揮発性半導体メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に関するものであり、より詳しくは、一つの基板上に単一ビットセルアレイ領域と多重ビットセルアレイ領域を備えたフラッシュEEPROM装置に関するものである。
【0002】
【従来の技術】
高集積不揮発性半導体メモリ装置、特にフラッシュEEPROM装置は、高いプログラミング速度と低い電力消費等の長所を持つので、最近、ディジタルカメラ、PCカード等のようなポータブルハンディターミナルの大量貯蔵用の媒体として、あるいは従来のハードディスクの代りに使用されている。
【0003】
このフラッシュEEPROM装置は、メモリセル構造の観点で、一般的にNAND構造の装置とNOR構造の装置に区分される。これらのうちで、集積度の観点で優秀な特性を持つのはNAND構造装置であり、ランダムアクセス時間特性が優秀なものはNOR構造装置である。NOR構造装置は、メモリセルの各々が独立的にビットラインとワードラインに接続される構造を持つので、あるセルの書込み動作や読出し動作の間に前記セルが他のセルによって干渉をあまり受けない長所を持つ。しかし、NOR構造装置は、各セルとそれに対応するビットラインの間でそれらを相互接続するためのコンタクトを必要とするので、複数のセルが直列に接続された一つのユニットすなわちストリング当り一つのコンタクトだけを必要とするNAND構造装置と比較した時、集積度の観点で短所を持つ。
【0004】
最近、このようなフラッシュEEPROM装置の集積度向上のために、一つのメモリセルに多数のビットのデータを貯蔵する技術として、多重ビット、多重レベル(multi level)、あるいは多重状態(multi state)フラッシュEEPROM技術の研究が活発に行われている。大量貯蔵用装置の重要な必須要件は、低いビット当りの値段(low cost per bit)を実現しなければならないということである。このような要求を満足し、フラッシュEEPROM装置のビット当りの値段を画期的に減らすことができる技術が1995年2月、IEEE、ISSCC Digest of Technical Papers,pp.132〜133に、M.Bauer外の多数により、“A Multil level−Cell 32Mb Flash Memory”という題目で掲載されたことがある。この文献に開示されたフラッシュメモリ装置は、NOR構造のセルアレイを持つ装置であり、セルの大きさの減少とともに2ビット当り4レベル(4level per 2bits)を持つ。フラッシュメモリ装置において、2ビット当り4レベルに該当するデータを2進法として示すと、“00”,“01”,“10”,“11”になり、各々のデータには特定なスレッショルド電圧レベル、たとえば、“00”=2.5V,“01”=1.5V,“10”=0.5V,“11”=−3Vのスレッショルド電圧レベルが付与される。各メモリセルが4レベルのスレッショルド電圧中、特定な一つのスレッショルド電圧レベルを持つことにより、00,01,10,11の2進データ中、特定のスレッショルド電圧に該当する一つの2進データが各メモリセルに貯蔵される。このように、多重状態フラッシュメモリ装置は、通常2つ以上のスレッショルド電圧分布と各々のスレッショルド電圧(Vth)に対応する状態を持つ。
【0005】
一方、前記文献に開示された多重状態(あるいは多重ビット)フラッシュメモリ装置は、16メガビット(Mb)の物理的なセルアレイを持つが、多重ビットセル動作モードでは32Mbの仮想的なセルアレイを持つ。この装置では、モード選択信号によりセルアレイ全体が択一的に単一あるいは多重ビットセル動作モードになり、16Mbあるいは32Mbの容量を持つ。これに対する詳細な事項に関しては前記の文献を参照することを願い、それらは本発明の範囲外なので、ここではこれ以上の説明は行わないこととする。
【0006】
多重状態フラッシュメモリで、隣接した状態の間のウインドウ(stage−to−state window)は一般のフラッシュメモリ装置に比べてその幅が狭いし(たとえば、4状態フラッシュメモリの場合には、約0.6V程度)、読出し動作の間に選択されたワードラインに印加される電圧とスレッショルド電圧分布の縁(edge)間のマージンはウィンドウの半分(たとえば、約0.3V程度)になる。従って、多重ビットセルアレイの場合、工程変化や、選択されたワードラインの電圧レベル、動作電圧、温度等の変化による無効感知の可能性が一般のフラッシュメモリ装置よりも高い。ゆえに、バイアス(basic input/output system;BIOS)情報、フォント情報等のように優秀な保存特性が要求される情報の貯蔵のための装置としては一般のフラッシュメモリが有利であるが、音声情報等のように大量の連続的な情報中、一つのビットあるいはいくつかのビット情報の貯蔵失敗が発生しても大きな問題がない情報の貯蔵のための大容量装置としては多重状態フラッシュメモリが有利である。
【0007】
【発明が解決しようとする課題】
さて、一般のフラッシュメモリの特性と多重状態フラッシュメモリの特性が適切な比率に必要な場合がたびたび発生する。このような場合、従来は、単一ビットメモリチップと多重ビットメモリチップの両方を使用した。しかし、この方法は、価格や実装スペースなどの点で好ましくない。先の文献に開示された多重状態フラッシュメモリ装置は、単一あるいは多重ビット動作のための選択ができるが、チップのセルアレイ全体でどちらかを選択するものであり、1つのチップのセルアレイ領域だけで単一あるいは多重ビット動作を遂行させることは不可能である。
【0008】
そこで、本発明の目的は、一つの基板上のセルアレイ領域で単一ビットセル動作、あるいは多重ビットセル動作の遂行が可能な不揮発性半導体メモリ装置を提供することにある。
【0009】
本発明の他の目的は、一つのチップで単一ビットセル動作及び多重ビットセル動作の同時的な遂行ができる不揮発性半導体メモリ装置を提供することにある。
【0010】
【課題を解決するための手段】
前記課題を解決し前記目的を達成するために本発明は、基板上に定義された行と列のうち少なくとも一つの行に従って分割された領域の一方である第1領域に形成されたメモリセルの第1アレイと、前記分割された領域の他方である第2領域に形成されたメモリセルの第2アレイと、前記基板の各行に従って伸張し、前記第1及び第2アレイの各メモリセルと接続される複数のワードラインと、前記基板の各列に従って伸張するが、前記第1領域と第2領域の境界で電気的に分離された複数のビットラインと、前記第1領域の各ビットラインに接続して前記基板上に設けられ、前記第1アレイの単一ビット書込み及び読出し動作のための複数の単一ビット感知増幅器と、前記第2領域の各ビットラインに接続して前記基板上に設けられ、前記第2アレイの多量ビット書込み及び読出し動作のための複数の多重ビット感知増幅器と、前記単一ビット感知増幅器及び前記多量ビット感知増幅器のタイミングを制御するタイミング制御手段とを具備することを特徴とする不揮発性半導体メモリ装置とする。
【0011】
この不揮発性半導体メモリ装置において、第1及び第2アレイはNANDフラッシュセル構造あるいはNORフラッシュセル構造を持つ。
【0012】
このように一つの基板上に単一ビットメモリと多重ビットメモリが共存する不揮発性半導体メモリ装置は、1つのチップで選択的に或いは同時に多重ビットモードと単一ビットモードに動作させることができる。
【0013】
【発明の実施の形態】
以下本発明の実施の形態について図面を参照して詳細に説明する。
図1は本発明の実施の形態による単一ビット動作モード用セルアレイ領域と多重ビット動作モード用セルアレイ領域を具備する不揮発性半導体メモリ装置の構成を概略的に示す図である。この図に示すように、行と列とが定義された基板上には、よく知られているように、メモリセルアレイ100が形成される。又、基板上には、図示されていないが、複数のワードラインが行に従って、そして複数のビットラインが列に従って各々伸張する。ワードラインは、基板上の行デコーダ回路(circuitry)200に接続される。図面を参照すると、メモリセルアレイ100は、単一ビット動作モード用セルアレイ領域(以下、単一ビットセルアレイ領域と言う)110と、多重ビット動作モード用セルアレイ領域(以下、多重ビットセルアレイ領域と言う)120からなる。各アレイ領域110,120は複数のメモリブロックからなる。図1に図示されるように、本実施の形態では、単一ビットセルアレイ領域100は8つのブロック101〜108で構成され、多重ビットセルアレイ領域120は4つのブロック101,102と103,104と105,106と107,108とで構成され、メモリセルアレイ100は1024個のページを持つ。又、単一ビットセルアレイ領域110の各ブロックには一つのデータ入出力ラインが対応し、多重ビットセルアレイ領域120の各ブロックには2つのデータ入出力ラインが対応する。
【0014】
一方、ビットラインは単一ビットセルアレイ領域110と多重ビットセルアレイ領域120の間の境界で電気的に分離される構造を持つ。単一ビットセルアレイ領域110のビットラインは、基板上の単一ビット動作モード用ページバッファ回路(以下、単一ビットページバッファ回路と言う)130に接続され、多重ビットセルアレイ領域120のビットラインは基板上の多重ビット動作モード用ページバッファ回路(以下、多重ビットページバッファ回路と言う)140に接続される。
【0015】
図2は、単一ビットセルアレイ領域110と単一ビットページバッファ回路130の具体例を示す。この図2を参照すると、単一ビットセルアレイ領域110は典型的なNANDフラッシュセルアレイ構造を持つ。このような構造のセルアレイでは、行に従って、ストリング選択ラインSSLと接地選択ラインGSLと仮想接地ラインVGLと複数(具体的には8つあるいは16個)のワードラインWL1〜WLmが各々伸張し、これらは行デコーダ回路200に各々接続される。また、これらラインと直交する各ビットラインBLi(あるいはBLi+1)に一つのセルストリング112(あるいは112a)が接続される。各セルストリング112(あるいは112a)は、NMOSトランジスタからなる2つの選択トランジスタST1,ST2と、この選択トランジスタST1,ST2の間に各々のソース−ドレインチャンネルすなわち電流通路が直列に接続され、各々はフローティングゲートとコントロールゲートを持つ複数(具体的には8つあるいは16個)のセルトランジスタMC1〜MCmで構成される。各ストリング112(あるいは112a)のストリング選択トランジスタST1の電流通路は、対応するビットラインBLi(あるいはBLi+1)とセルトランジスタMC1の電流通路と接続され、接地選択トランジスタST2の電流通路は仮想接地ラインVGLとセルトランジスタMCmの電流通路の間に接続される。各セルストリングのストリング選択トランジスタST1のゲート、メモリセルトランジスタMC1〜MCmのコントロールゲート及び接地選択トランジスタST2のゲートは、各々ストリング選択ラインSSL、ワードラインWL1〜WLm及び、接地選択ラインGSLに接続される。このようなメモリセルストリングの構造は一例に過ぎないし、この技術分野に通常の知識を持つ人々はストリングが多様な構造を持つことはよく理解するだろう。例えばセルアレイ領域はNORフラッシュセル構造でもよい。
【0016】
単一ビットセルアレイ領域110の各ブロックは複数(具体的には512個)のストリングからなる。図2には、一対のビットラインBLi,BLi+1と、これに対応する単一ビットページバッファ回路だけが図示されている。図面を参照すると、各ビットラインBLi(あるいはBLi+1)は列デコーダ回路300と接続され、各ビットラインBLi(あるいはBLi+1)と列デコーダ回路300の間には一つの単一ビットページバッファ回路すなわちラッチ感知増幅器132(あるいは132a)が接続される。各ラッチ感知増幅器132(あるいは132a)は、外部から与えられたデータをラッチした後、プログラミング動作の間に対応するビットラインBLi(あるいはBLi+1)にラッチした情報に該当する電圧を供給するページバッファとして、あるいはプログラミング検証動作の間にプログラミングが良く行われたかを判断するための検証検出器として、あるいは読出し動作の間には対応するビットライン上の情報を感知し、増幅する増幅器として各々作用する。
【0017】
各ラッチ感知増幅器132(あるいは132a)は、対応するビットラインBLi(あるいはBLi+1)と列デコーダ回路300の間に電流通路が直列に接続されるNMOSトランジスタ134,136,138と、トランジスタ138(あるいは138a)の電流通路と列デコーダ回路300の接続ノード139(あるいは139a)に入力端子が接続されるインバータ141(あるいは141a)及びこのインバータの出力端子に入力端子が接続されノード139(あるいは139a)に出力端子が接続されるインバータ142(あるいは142a)からなるラッチ回路144(あるいは144a)と、インバータの接続ノード143(あるいは143a)と接地電圧の間の電流通路が直列に接続されるNMOSトランジスタ146,148(あるいは146a,148a)と、トランジスタ136,138(あるいは136a,138a)の電流通路の接続ノード137(あるいは137a)と接地電圧の間に電流通路が接続されるNMOSトランジスタ150及び、電源電圧とノード137並びにトランジスタ146のゲートの間に電流通路が接続されるPMOSトランジスタ152で構成される。トランジスタ134,136,138(あるいは134a,136a,138a)は分離ゲートとして各々作用する。分離ゲートトランジスタ136(あるいは136a)は空乏型NMOSトランジスタで構成され、そのゲートは制御信号BLSHFに接続される。分離ゲートトランジスタ138(あるいは138a)はビットライン選択信号SBLに従って、選択的にラッチ回路144(あるいは144a)とノード137(あるいは137a)を電気的に接続する。トランジスタ146,148(あるいは146a,148a)は読出し動作の間にラッチ制御信号latchとビットラインレベルに従い、ラッチ回路144(あるいは144a)の状態を反転させたりあるいはそのまま維持したりするラッチ制御器として作用する。トランジスタ150(あるいは150a)はリセット制御信号RESETによって読出し動作の遂行の前、ラッチ回路を初期化させるとともにビットラインに接地電圧を供給し、トランジスタ152(あるいは152a)は読出し動作の間に対応するビットラインに定電流を供給する。
【0018】
図3は、多重ビットセルアレイ領域120と多重ビットページバッファ回路140の具体例を示す。この図3でも、図2と同様に一対のビットラインBLi,BLi+1に対応するセルアレイ領域とページバッファ回路だけが示されている。図3を参照すると、多重ビットセルアレイ領域120は前述した単一ビットセルアレイ領域110と同一の構成を持つ。そこで、多重ビットセルアレイ領域120の詳細な説明については省力する。図3を参照すると、各ビットラインBLi,BLi+1は列デコーダ回路300と接続され、各ビットラインと列デコーダ回路300の間に多重ビットページバッファ回路すなわちラッチ感知増幅器回路が接続される。各ラッチ感知増幅器は一対のビットラインBLi,BLi+1に対応する。この多重ビットページバッファ回路も、前述した単一ビットページバッファ回路と同様に、各ビットラインBLi(あるいはBLi+1)と列デコーダ回路300の間に電流通路が直列に接続された分離ゲートトランジスタ160,162,164(あるいは160a,162a,164a)と、トランジスタ164(あるいは164a)の電流通路と列デコーダ回路300の接続ノード165(あるいは165a)に接続されるラッチ回路168(あるいは168a)を持つ。分離ゲートトランジスタ160,162(あるいは160a,162a)の接続ノード161(あるいは161a)には、プログラミング動作の間に非選択されたビットラインにプログラミング防止電圧を供給し、読出し動作の間に接地電圧を供給するためのNMOSトランジスタ166(あるいは166a)の電流通路が接続される。
【0019】
ラッチ回路168のノード169と接地電圧の間にはNMOSトランジスタ170,172,174の電流通路が直列に接続され、ラッチ回路168aのノード169aと接地電圧の間にはNMOSトランジスタ170a,172a,174aの電流通路が直列に接続される。トランジスタ170,170aのゲートはノード163に共通に接続され、トランジスタ172,174のゲートはラッチ制御信号latch1に接続される。トランジスタ176のゲートはノード169に接続され、トランジスタ178のゲートはラッチ制御信号latch2に接続される。トランジスタ172aのゲートはノード165に接続され、トランジスタ174aのゲートはラッチ制御信号latch3に接続される。トランジスタ170aの電流通路とトランジスタ172aの電流通路の接続ノード171と接地電圧の間にはNMOSトランジスタ176,178の電流通路が接続される。トランジスタ170,172,174,170a,172a,174a,176,178は、読出し動作の間にラッチ制御信号latch1,latch2,latch3の状態とビットライン対の電圧レベルによってラッチ回路168,168aの状態を反転させたり、そのまま維持させるラッチ制御器として作用する。分離ゲートトランジスタ162,164の接続ノード163と分離ゲートトランジスタ162a,164aの接続ノード163aにはトランジスタ186の電流通路が接続される。このトランジスタ186は、リセット制御信号RESETによって読出し動作の遂行の前、ラッチ回路168,168aを初期化させるとともにビットラインに接地電圧を供給する。トランジスタ188は、読出し動作の間に対応するビットライン対BLi,BLi+1に定電流を各々供給する。
【0020】
先に説明したように、単一ビット動作モードのデータ感知方式と多重ビット動作モードのデータ感知方式は互いに相異する。従って、本発明の装置では各動作モードによるタイミング制御が必要となる。図4は本発明による不揮発性半導体メモリ装置のタイミング制御方式の一例を示す。この図4を参照すると、行アドレスバッファ回路410から行アドレスが入力されると、行アドレス検出器420はアドレスが単一ビットセルアレイ領域110を指定するのか、あるいは多重ビットセルアレイ領域120を指定するのかを検出し、検出結果によって単一ビットタイミング制御器430延いては単一ビットページバッファ回路130を動作させたり、多重ビットタイミング制御器440延いては多重ビットページバッファ回路140を動作させる。
【0021】
一方、単一ビットページバッファ回路130及び多重ビットページバッファ回路140の選択とタイミング制御、換言すれば単一ビットセルアレイ領域110及び多重ビットセルアレイ領域120の選択とタイミング制御は外部命令によって遂行される。この点は、この技術分野の通常の専門家はよく理解するところである。
【0022】
そして、以上のような不揮発性半導体メモリ装置においては、同一基板上に単一ビットセルアレイ領域110と多重ビットセルアレイ領域120ならびに単一ビットページバッファ回路130と多重ビットページバッファ回路140を設けたので、1つのチップで多重ビット動作と単一ビット動作が選択的に或いは同時に可能となる。
【0023】
【発明の効果】
以上のように本発明の不揮発性半導体メモリ装置によれば、一つのチップで多重ビット動作と単一ビット動作が同時に或いは選択的に可能となり、したがって、2つのメモリ装置を使用する場合に比較して価格や実装スペースなどの点で非常に有利となる。
【図面の簡単な説明】
【図1】本発明の実施の形態による不揮発性半導体メモリ装置の構成を概略的に示す平面図。
【図2】図1に示した単一ビット動作モード用セルアレイ領域とそれに対応するページバッファ回路の具体例を示す回路図。
【図3】図1に示した多重ビット動作モード用セルアレイ領域とそれに対応するページバッファ回路の具体例を示す回路図。
【図4】本発明による不揮発性半導体メモリ装置のタイミング制御方式の一例を説明するためのブロック図。
【符号の説明】
100 メモリセルアレイ
110 単一ビット動作モード用セルアレイ領域
120 多重ビット動作モード用セルアレイ領域
130 単一ビット動作モード用ページバッファ回路
140 多重ビット動作モード用ページバッファ回路
410 行アドレスバッファ回路
420 行アドレス検出器
430 単一ビットタイミング制御器
440 多重ビットタイミング制御器
Claims (5)
- 基板上に定義された行と列のうち少なくとも一つの行に従って分割された領域の一方である第1領域に形成された単一ビットメモリセルの第1アレイと、
前記分割された領域の他方である第2領域に形成された多重ビットメモリセルの第2アレイと、
前記基板の各行に従って伸張し、前記第1及び第2アレイの各メモリセルと接続される複数のワードラインと、
前記基板の各列に従って伸張するが、前記第1領域と第2領域の境界で電気的に分離された複数のビットラインと、
前記第1領域の各ビットラインに接続して前記基板上に設けられ、前記第1アレイの単一ビット書込み及び読出し動作のための複数の単一ビット感知増幅器と、
前記第2領域の各ビットラインに接続して前記基板上に設けられ、前記第2アレイの多重ビット書込み及び読出し動作のための複数の多重ビット感知増幅器と、
前記単一ビット感知増幅器及び前記多量ビット感知増幅器のタイミングを制御するタイミング制御手段とを具備することを特徴とする不揮発性半導体メモリ装置。 - 前記第1及び第2アレイはNANDフラッシュセル構造であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記第1及び第2アレイはNORフラッシュセル構造であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記タイミング制御手段は、行アドレスが前記第1及び第2アレイのいずれかを指定するかを検出し、前記単一ビット感知増幅器のタイミングと前記多重ビット感知増幅器のタイミングを制御することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記タイミング制御手段は、外部命令によって前記単一ビット感知増幅器のタイミングと、前記多重ビット感知増幅器のタイミングを制御することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
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