JP2000251484A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数ページのページデータの連続書き込みま
たは連続読み出しを行う場合に、データ入力またはデー
タ出力に要する時間の短縮を図ることができる不揮発性
半導体記憶装置を提供する。 【解決手段】 誤り訂正機能を有し、多値型のフラッシ
ュメモリセルアレイ７を有するフラッシュメモリ装置に
おいて、データ入出力回路１と、誤り訂正エンコーダ４
および誤り訂正デコーダ５との間に、第１ページデータ
バッファ２および第２ページデータバッファ３を設け、
第１ページデータバッファ２および第２ページデータバ
ッファ３を交互に動作させることにより、ページ書き込
み動作時には、データ入出力回路１と誤り訂正エンコー
ダ４との間でのページデータの記憶、転送を交互に行
い、ページ読み出し動作時には、誤り訂正デコーダ５と
データ入出力回路１との間でのページデータの記憶、転
送を交互に行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に関し、特に、ページ単位でデータの書き込み／
読み出しを行うようにした不揮発性半導体記憶装置、そ
の中でも、１つのメモリセルに２ビット以上の多値デー
タを記憶する多値型の不揮発性半導体記憶装置に適用し
て好適なものである。

【０００２】

【従来の技術】近年、各種記録装置やハードディスク装
置に比べて電気的特性に優れたフラッシュメモリが映像
・音声機器や携帯用情報機器等における記録媒体として
普及しつつある。フラッシュメモリは、電気的書き換え
可能な不揮発性半導体記憶装置であり、大別してそのメ
モリセルの接続関係および構造からＮＯＲ型とＮＡＮＤ
型とに分けられる。

【０００３】ＮＯＲ型フラッシュメモリにおいては、各
々のメモリセルがビット線に接続されているのに対し
て、ＮＡＮＤ型フラッシュメモリにおいては、ＮＡＮＤ
ストリングと称される直列接続された所定数のメモリセ
ル毎に選択トランジスタを介してビット線に接続されて
いる。このため、ＮＡＮＤ型フラッシュメモリは、ＮＯ
Ｒ型フラッシュメモリに比べて、ビット当たりの占有面
積が小さく、ビット当たりのコストが低いという利点を
有し、記憶容量の大容量化に適している。

【０００４】図１２に、ＮＡＮＤ型フラッシュメモリの
メモリセルアレイの等価回路を示す。図１２に示す例で
は、選択トランジスタＳＧＴ１と８個のメモリセルＭ₁
〜Ｍ₈ と選択トランジスタＳＧＴ２とが直列に接続さ
れ、１つのＮＡＮＤストリングが構成されている。この
ＮＡＮＤストリングにおいて、メモリセルＭ₁ 〜Ｍ
₈ は、それぞれコントロールゲートおよびフローティン
グゲートを有するＭＯＳトランジスタからなり、これら
の直列接続されたメモリセルＭ₁ 〜Ｍ₈ の一端（メモリ
セルＭ₁ のドレイン）が選択トランジスタＳＧＴ１を介
してビット線ＢＬと接続され、他端（メモリセルＭ₈ の
ソース）が選択トランジスタＳＧＴ２を介してソース線
ＳＬと接続されている。メモリセルＭ₁ 〜Ｍ₈ のコント
ロールゲートは、それぞれワード線ＷＬ１〜ＷＬ８と接
続され、ビット線側の選択トランジスタＳＧＴ１のゲー
トは選択ゲート線ＳＧＬ１と接続され、ソース線側の選
択トランジスタＳＧＴ２のゲートは選択ゲート線ＳＧＬ
２と接続されている。

【０００５】ＮＡＮＤ型フラッシュメモリのメモリセル
アレイにおいては、上述のＮＡＮＤストリングが行方向
および列方向にマトリクス状に配列されている。行方向
に配列された所定数のＮＡＮＤストリングは、ワード線
ＷＬ１〜ＷＬ８および選択ゲート線ＳＧＬ１，ＳＧＬ２
を共有し、１つのブロックを構成している。そして、メ
モリセルアレイは、列方向に複数のブロックに分割され
ている。このメモリセルアレイの各ブロックにおいて
は、同一ワード線上（同一行）のメモリセルによって１
つのページが構成されており、図１２に示す例では、１
ブロック当たり８ページの構成となっている。

【０００６】上述のように構成されたＮＡＮＤ型フラッ
シュメモリにおいて、メモリセルアレイへのデータの書
き込みおよび読み出しは、上述のページ単位で行われ
る。

【０００７】ところで、上述のように、ページ単位でデ
ータの書き込みおよび読み出しを行うようにしたＮＡＮ
Ｄ型フラッシュメモリにおいては、１個のメモリセルに
対して”０”，”１”の２つの値をとるデータを記憶す
る２値型のものが通常であるが、最近では、記憶容量の
大容量化の要求に伴い、１個のメモリセルに少なくとも
２ビット以上の多値データを記憶するようにした、いわ
ゆる多値型のものが提案されている。

【０００８】

【発明が解決しようとする課題】しかしながら、従来技
術による多値型のフラッシュメモリにおいては、ページ
読み出し時間およびページ書き込み時間が２値型のフラ
ッシュメモリに比べて増加するために、外部装置のとの
間のページデータ転送（データ入出力）がスムーズに行
えなくなるという問題があった。以下に、この問題点に
ついて具体的に説明する。

【０００９】すなわち、従来の２値型のフラッシュメモ
リでは、メモリセルアレイからページ単位でデータを読
み出す際に、外部装置へのページデータの転送時間と同
程度またはそれ以上の処理時間を必要とする。したがっ
て、一つのメモリセルに多値データを記憶する多値型の
フラッシュメモリでは、メモリセルアレイからページ単
位でデータを読み出す際に、２値型のフラッシュメモリ
の場合のさらに数倍の処理時間が必要となる。

【００１０】さらに、多値型のフラッシュメモリでは、
データの保持性能が２値型のフラッシュメモリに比べて
劣るため、誤り訂正（ＥＣＣ）回路を付加して、ページ
データに対して誤り訂正処理を行う必要がある。しかし
ながら、この誤り訂正回路における訂正能力を大きくす
ると、ハードウェア回路の増大と共に誤り訂正に要する
処理時間が増加する。その処理時間は、一般的な方式で
は、ページデータを構成する符号数に１符号当たりの転
送時間を掛けた値の数倍となる。

【００１１】以上の理由により、従来技術による多値型
のフラッシュメモリにおいては、複数のページデータを
連続的に読み出す場合、メモリセルアレイからページ単
位でデータを読み出す読み出し処理時間と、誤り訂正処
理時間と、外部装置へのページデータ転送時間との合計
の時間が、ページ毎に必要となる。このように、従来技
術による誤り訂正機能を備えた多値型のフラッシュメモ
リでは、２値型のフラッシュメモリに比べて、ページ読
み出し時間（ページデータの出力に要する時間）が極め
て増大するという問題がある。

【００１２】ページ書き込み動作時においても同様なこ
とが言える。すなわち、複数ページのページデータを連
続的に書き込む場合、外部装置からのページデータ転送
時間と、誤り訂正符号作成時間と、メモリセルアレイに
ページ単位でデータを書き込む書き込み処理時間との合
計の時間が、ページ毎に必要となる。特に、ページ書き
込み動作時には、メモリセルアレイへの書き込み処理時
間が、外部装置からのページデータ転送時間または誤り
訂正符号作成時間に比べて約１桁大きいので、メモリセ
ルアレイへの書き込み処理時間をシステム的にどのよう
に小さくするかが問題となる。

【００１３】したがって、この発明の目的は、複数ペー
ジのページデータの連続書き込みまたは連続読み出しを
行う場合に、データ入力またはデータ出力に要する時間
の短縮を図ることができる不揮発性半導体記憶装置を提
供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、複数のメモリセルにより
構成されたメモリセルアレイにページ単位でデータを書
き込むようにした不揮発性半導体記憶装置において、外
部から連続的にページデータを入力させるためのデータ
入力回路と、データ入力回路と交互に接続され、データ
入力回路から転送されるページデータを交互に記憶する
ための第１のページデータバッファおよび第２のページ
データバッファと、第１のページデータバッファおよび
第２のページデータバッファと交互に接続され、第１の
ページデータバッファおよび第２のページデータバッフ
ァから交互に転送されるページデータをメモリセルアレ
イに転送すると共に、ページデータに基づいて誤り訂正
符号を生成するための誤り訂正エンコーダとを有するこ
とを特徴とするものである。

【００１５】この発明の第２の発明は、複数のメモリセ
ルにより構成されたメモリセルアレイからページ単位で
データを読み出すようにした不揮発性半導体記憶装置に
おいて、メモリセルアレイから読み出されたページデー
タに対して同時に読み出された誤り訂正符号を用いて誤
り訂正処理を行うための誤り訂正デコーダと、誤り訂正
デコーダと交互に接続され、誤り訂正デコーダから転送
されるページデータを交互に記憶するための第１のペー
ジデータバッファおよび第２のページデータバッファ
と、第１のページデータバッファおよび第２のページデ
ータバッファと交互に接続され、第１のページデータバ
ッファおよび第２のページデータバッファから交互に転
送されるページデータを外部に連続的に出力するための
データ出力回路とを有することを特徴とするものであ
る。

【００１６】この発明の第１の発明および第２の発明に
おいて、ページデータは、典型的には、データ符号単位
の複数列により構成される。また、誤り訂正符号として
は、例えば、リード・ソロモン（Reed-Solomon）符号な
どが用いられる。

【００１７】この発明の第１の発明および第２の発明に
おいて、メモリセルは、典型的には、２ビット以上の多
値データを記憶するものである。このメモリセルは、そ
のしきい値電圧に応じた２ⁿ −１個（ｎはビット数）の
書き込み状態および１個の消去状態を有する。

【００１８】この発明の第１の発明および第２の発明に
おいて、第１のページデータバッファおよび第２のペー
ジデータバッファには、好適には、互いにほぼ等しい記
憶容量を有するものが用いられる。また、これらの第１
のページデータバッファおよび第２のページデータバッ
ファは、好適には、単一のメモリ手段により構成され
る。このメモリ手段としては、例えばＳＲＡＭ、ＤＲＡ
Ｍなどが用いられる。第１のページデータバッファおよ
び第２のページデータバッファを単一のメモリ手段によ
り構成する場合、第１のページデータバッファおよび第
２のページデータバッファの切り替えは、メモリ手段上
のアドレス選択によって行う。

【００１９】この発明の第１の発明において、不揮発性
半導体記憶装置は、好適には、誤り訂正エンコーダとメ
モリセルアレイとの間に、メモリセルアレイに書き込む
べきページデータを格納するためのページデータラッチ
回路を有する。この発明の第２の発明において、不揮発
性半導体記憶装置は、好適には、メモリセルアレイと誤
り訂正デコーダとの間に、メモリセルアレイから読み出
されたページデータを格納するためのページデータラッ
チ回路を有する。

【００２０】この発明の第１の発明および第２の発明に
おいては、典型的には、所定数のメモリセルが直列に接
続されてＮＡＮＤストリングを構成していると共に、メ
モリセルアレイは、同一行のメモリセルが共通のワード
線によって接続された複数のＮＡＮＤストリングを有す
る。このようなメモリセルアレイにページ単位でデータ
を書き込む場合は、選択されたワード線上のメモリセル
にデータが書き込まれ、ページ単位でデータを読み出す
場合は、選択されたワード線上のメモリセルからデータ
が読み出される。

【００２１】この発明の第１の発明および第２の発明に
おいて、不揮発性半導体記憶装置は、メモリセルアレイ
を複数有するものであってもよい。

【００２２】上述のように構成されたこの発明の第１の
発明によれば、データ入力回路と誤り訂正エンコーダと
の間に、ページデータの記憶および転送を交互に行う第
１のページデータバッファおよび第２のページデータバ
ッファを有することにより、複数ページのページデータ
を連続的に書き込む場合に、第１のページデータバッフ
ァおよび第２のページデータバッファを交互に使用する
ことで、外部からのページデータ転送処理、誤り訂正符
号作成処理およびメモリセルアレイへの書き込み処理を
多重化（パイプライン処理）することができる。これに
より、ページ書き込み動作時に、外部からこの不揮発性
半導体記憶装置に対して、複数ページのページデータを
連続的に入力することが可能である。

【００２３】上述のように構成されたこの発明の第２の
発明によれば、誤り訂正デコーダとデータ出力回路との
間に、ページデータの記憶および転送を交互に行う第１
のページデータバッファおよび第２のページデータバッ
ファを有することにより、複数のページデータを連続的
に読み出す場合に、第１のページデータバッファおよび
第２のページデータバッファを交互に使用することで、
メモリセルアレイからの読み出し処理、誤り訂正処理お
よび外部へのページデータ転送処理を多重化（パイプラ
イン処理）することができる。これにより、ページ読み
出し動作時に、この不揮発性半導体記憶装置から外部
に、複数ページのページデータを連続的に出力すること
が可能である。

【００２４】

【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。

【００２５】まず、この発明の第１の実施形態について
説明する。図１に、この第１の実施形態によるフラッシ
ュメモリ装置の構成例を示す。

【００２６】図１に示すように、このフラッシュメモリ
装置は、データ入出力回路１、第１ページデータバッフ
ァ２、第２ページデータバッファ３、誤り訂正（ＥＣ
Ｃ）エンコーダ４、誤り訂正デコーダ５、ページデータ
ラッチ回路６およびフラッシュメモリセルアレイ７の各
機能ブロックを有している。

【００２７】このフラッシュメモリ装置の内部におい
て、上述の各機能ブロックは、パラレルの双方向性デー
タバス線により相互接続されている。スイッチＳＷ１〜
ＳＷ４は、相互接続された各機能ブロック間のデータバ
スの転送方向を切り換えるためのものである。スイッチ
ＳＷ１，ＳＷ２は、ページ書き込み動作時およびページ
読み出し動作時に、第１ページデータバッファ２および
第２ページデータバッファ３を交互に切り換えて動作さ
せるためのものであり、スイッチＳＷ１が端子ａ、スイ
ッチＳＷ２が端子ｄに設定された状態と、スイッチＳＷ
１が端子ｂ、スイッチＳＷ２が端子ｃに設定された状態
とが交互に切り換えられる。スイッチＳＷ３，ＳＷ４
は、ページ書き込み動作時に誤り訂正エンコーダ４を動
作させ、ページ読み出し動作時に誤り訂正デコーダ５を
動作させるためのものであり、ページ書き込み動作時に
は、スイッチＳＷ３が端子ｅ、スイッチＳＷ４が端子ｇ
に設定され、ページ読み出し動作時には、スイッチＳＷ
３が端子ｆ、スイッチＳＷ４が端子ｈに設定される。

【００２８】データ入出力回路１、第１ページデータバ
ッファ２、第２ページデータバッファ３、誤り訂正エン
コーダ４、誤り訂正デコーダ５およびページデータラッ
チ回路６におけるページデータの転送タイミングは、転
送タイミング制御回路８によって制御される。また、フ
ラッシュメモリアレイ７におけるデータの書き込みおよ
び読み出しは、書き込み／読み出し電圧制御回路９によ
って制御される。なお、図１においては、転送タイミン
グ制御回路８からデータ入出力回路１、第１ページデー
タバッファ２、第２ページデータバッファ３、誤り訂正
エンコーダ４、誤り訂正デコーダ５およびページデータ
ラッチ回路６に対して制御信号を供給するための信号線
が図示省略されている。

【００２９】以下に、このフラッシュメモリ装置におけ
る各機能ブロックの機能について説明する。

【００３０】データ入出力回路１は、このフラッシュメ
モリ装置と外部装置との間でデータ（ページデータ）の
転送を行うための入出力装置である。外部装置との間の
ページデータの入出力は、シリアル転送方式またはパラ
レル転送方式で行い、その転送速度は、内部のデータ転
送速度に比して低速とする。このデータ入出力回路１に
おいては、上述のページデータ転送処理以外に、ページ
データの転送フォーマット変換や転送エラーの検出など
の処理も行われる。

【００３１】第１ページデータバッファ２および第２ペ
ージデータバッファ３は、データ入出力回路１と、誤り
訂正エンコーダ４および誤り訂正デコーダ５との間で、
２つのページデータを一時的に記憶するためランダムア
クセスメモリ（ＲＡＭ）であり、例えばＳＲＡＭやＤＲ
ＡＭにより構成される。これらの第１ページデータバッ
ファ２および第２ページデータバッファ３は、ページ書
き込み動作時には、データ入出力回路１と誤り訂正エン
コーダ４との間で交互にページデータの記憶／転送を行
い、ページ読み出し動作時には、誤り訂正デコーダ５と
データ入出力回路１との間で交互にページデータの記憶
／転送を行うように構成されている。これらの第１ペー
ジデータバッファ２および第２ページデータバッファ３
は、例えば互いに等しい記憶容量を有する。これらの第
１ページデータバッファ２および第２ページデータバッ
ファ３の具体的な構成については、後に詳細に説明す
る。

【００３２】誤り訂正エンコーダ４は、ページ書き込み
動作時に、第１ページデータバッファ２または第２ペー
ジデータバッファ３からページデータラッチ回路６にペ
ージデータを転送し、同時にそのページデータに基づい
て誤り訂正符号を生成する。この誤り訂正符号は、ペー
ジデータの後ろに付加されページデータラッチ回路６に
転送される。図２に、そのデータ構造を示す。この場
合、ページデータは、データ符号単位の複数列により構
成されており、例えば５１２バイトである。また、ペー
ジデータに続く誤り訂正符号は、例えば５バイトの２訂
正リード・ソロモン符号からなる。

【００３３】誤り訂正デコーダ５は、ページ読み出し動
作時にページデータラッチ回路６から第１ページデータ
バッファ２または第２ページデータバッファ３にページ
データを転送すると共に、同時に読み出した誤り訂正符
号により誤り訂正処理を行う。

【００３４】ページデータラッチ回路６は、フラッシュ
メモリセルアレイ７の内部のビット線に対応して設けら
れており、ページデータおよび誤り訂正符号を格納す
る、メモリセルの書き込み／読み出しのためのデータラ
ッチ回路である。このページデータラッチ回路６は、誤
り訂正エンコーダ４または誤り訂正デコーダ５との間で
ページデータおよび誤り訂正符号の転送を行う。

【００３５】フラッシュメモリセルアレイ７は、ＮＡＮ
Ｄ型フラッシュメモリのメモリセルアレイ構造を有し、
ページ単位（ワード線単位）で書き込み、読み出しが可
能である。図３に、このフラッシュメモリセルアレイ７
の構成例を示す。

【００３６】このフラッシュメモリセルアレイ７は、行
方向および列方向にマトリクス状に配列された複数のＮ
ＡＮＤストリング、ビット線、ソース線、ワード線、選
択ゲート線などにより構成されている。このフラッシュ
メモリセルアレイ７は、列方向に複数のブロックに分割
されており、各ブロックにおいては、ワード線および選
択ゲート線を共有する所定数のＮＡＮＤストリングが行
方向に並列に配列されている。図３は、このフラッシュ
メモリセルアレイ７を構成する１つのブロックを示す。

【００３７】図３に示すように、このフラッシュメモリ
セルアレイ７の１つのブロックにおいては、行方向に複
数のＮＡＮＤストリングＡ１〜ＡＮが並列に配列されて
いる。なお、図３においては、ＮＡＮＤストリングＡ３
以降が図示省略されている。

【００３８】ＮＡＮＤストリングＡ１は、選択トランジ
スタＳＧＴ１１、メモリセルＭ_1-1〜Ｍ_1-16、選択トラ
ンジスタＳＧＴ１２が直列に接続されたものからなり、
ＮＡＮＤストリングＡ２は、選択トランジスタＳＧＴ２
１、メモリセルＭ_2-1 〜Ｍ_2-16、選択トランジスタＳＧ
Ｔ２２が直列に接続されたものからなる。メモリセルＭ
_1-1 〜Ｍ_1-16およびメモリセルＭ_2-1 〜Ｍ_2-16は、それ
ぞれ、コントロールゲートおよびフローティングゲート
を有するＭＯＳトランジスタからなり、各々例えば２ビ
ットのメモリセルとして機能する。

【００３９】ＮＡＮＤストリングＡ１においては、直列
接続されたメモリセルＭ_1-1 〜Ｍ_{1- 16}の一端（メモリセ
ルＭ_1-1 のドレイン側）が、選択トランジスタＳＧＴ１
１を介してビット線ＢＬ１と接続され、他端（メモリセ
ルＭ_1-16のソース）が選択トランジスタＳＧＴ１２を介
してソース線ＳＬと接続されている。また、メモリセル
Ｍ_1-1 〜Ｍ_1-16のコントロールゲートが、それぞれワー
ド線ＷＬ１〜ＷＬ１６と接続され、ビット線側の選択ト
ランジスタＳＧＴ１１のゲートが選択ゲート線ＳＧＬ１
と接続され、ソース線側の選択トランジスタＳＧＴ１２
のゲートが選択ゲート線ＳＧＬ２と接続されている。他
のＮＡＮＤストリングＡ２〜ＡＮにおいても同様の接続
関係とされている。すなわち、同一ブロック内のＮＡＮ
ＤストリングＡ１〜ＡＮは、ワード線ＷＬ１〜ＷＬ１６
および選択ゲート線ＳＧＬ１，ＳＧＬ２を共有してお
り、同一行のメモリセルが共通のワード線によって接続
されている。また、同一ワード線上のメモリセルによっ
て１つのページが構成されており、図３に示す例では、
１ブロック当たり１６ページの構成となっている。

【００４０】このフラッシュメモリセルアレイ７におい
ては、上述のページ単位でデータの書き込みおよび読み
出しが行われる。この際、フラッシュメモリセルアレイ
７の各メモリセルには、２ビットからなり４値をとるデ
ータが記憶される。図４に、１つのメモリセルに２ビッ
トからなり４値をとるデータを記憶する場合の、メモリ
セルのしきい値電圧の分布とデータ内容との関係を示
す。

【００４１】図４に示すようにメモリセルのしきい値電
圧Ｖthは、データ”００”、”０１”、”１０”、”１
１”に対応した４状態をとる。すなわち、図４におい
て、分布３はデータ”００”が書き込まれて第３の正の
しきい値電圧のプログラム状態とされるメモリセルの分
布であり、分布２はデータ”０１”が書き込まれて第２
の正のしきい値電圧のプログラム状態とされるメモリセ
ルの分布であり、分布１はデータ”１０”が書き込まれ
て第１の正のしきい値電圧のプログラム状態とされるメ
モリセルの分布である。また、分布０はデータ”１１”
が書き込まれて負のしきい値電圧の消去状態とされるメ
モリセルの分布である。なお、図４においては、書き込
みベリファイ動作時の各状態に対応する選択ワード線電
圧がＶVF1,ＶVF2,ＶVF3 で示され、読み出し動作時の各
状態に対応する選択ワード線電圧がＶRD1,ＶRD2,ＶRD3
で示されている。その大小関係は、ＶVF3 ＞ＶRD3 ＞Ｖ
VF2＞ＶRD2 ＞ＶVF1 ＞ＶRD1 である。

【００４２】メモリセルへのデータの書き込みおよびメ
モリセルからのデータの読み出しは、上述のしきい値電
圧とデータ内容との対応関係に基づいて行われる。書き
込み動作は、例えば、書き込みデータに応じてビット線
電圧を変化させて多値データを一括に（並列に）書き込
む、いわゆる多値並列書き込みにより行う。また、書き
込み動作には、好適には、この多値並列書き込みに、セ
ルフブースト動作またはローカルセルフブースト動作が
併用される。

【００４３】上述のように構成されたこのフラッシュメ
モリ装置においては、２つのページデータバッファ、す
なわち、第１ページデータバッファ２および第２ページ
データバッファ３を備え、ページ書き込み動作時および
ページ読み出し動作時に、これらの第１ページデータバ
ッファ２および第２ページデータバッファ３を交互に動
作させるのが特徴である。

【００４４】図５に、これらの第１ページデータバッフ
ァ２および第２ページデータバッファ３の具体的な構成
例を示す。図５に示すように、これらの２つのページデ
ータバッファは、例えば単一のＳＲＡＭセルアレイ１１
により構成される。ＳＲＡＭセルアレイ１１は、二進ア
ドレス（ワード線選択）の最上位ビット（ＭＳＢ）によ
り２分割され、例えば、ＭＳＢ＝０の場合に第１ページ
データバッファが選択され、ＭＳＢ＝１の場合に第２ペ
ージデータバッファが選択される。また、このＳＲＡＭ
セルアレイ１１は、アドレスデコーダ１２、入力データ
ポート１３および出力データポート１４を有している。

【００４５】このＳＲＡＭセルアレイ１１における第１
ページデータバッファおよび第２ページデータバッファ
へのアクセス（読み書き）は、２つの制御ポートにより
時分割動作で行う。ここで、２つの制御ポートのうち、
一方をＡ側制御ポート、他方をＢ側制御ポートとする。
Ａ側およびＢ側の各制御ポートは、それぞれ、ページ単
位のアドレスカウンタ、すなわちＡ側アドレスカウンタ
１５およびＢ側アドレスカウンタ１６を有する。これら
のＡ側アドレスカウンタ１５およびＢ側アドレスカウン
タ１６は、それぞれバッファ選択信号に応じて、アドレ
スの最上位ビット（ＭＳＢ）により第１ページデータバ
ッファと第２ページデータバッファとを選択する。

【００４６】Ａ側アドレスカウンタ１５においては、Ａ
側カウントクリア信号によってページデータ転送の最初
にカウント値が０クリアーされ、Ａ側カウントアップ信
号によって１符号転送毎にカウント値が１づつ加算され
る。同様に、Ｂ側アドレスカウンタ１６においては、Ｂ
側カウントクリア信号によってページデータ転送の最初
にカウント値が０クリアーされ、Ｂ側カウントアップ信
号によって１符号転送毎にカウント値が１づつ加算され
る。

【００４７】Ａ側アドレスカウンタ１５およびＢ側アド
レスカウンタ１６からのアドレス信号は、Ｂ側／Ａ側ア
ドレス選択クロック信号によって制御されるトライステ
ートバスドライバＵ１，Ｕ２によって切り換えられ、い
ずれか一方がＳＲＡＭメモリセルアレイ１１のアドレス
デコーダ１２に入力される。この場合、Ｂ側／Ａ側アド
レス選択クロックがローレベルのときＡ側アドレスカウ
ンタ１５が選択され、ハイレベルのときＢ側アドレスカ
ウンタ１６が選択される。

【００４８】入力データポート１３においては、Ａ側デ
ータバスからの入力とＢ側データバスからの入力とが、
トライステートバスドライバＵ３，Ｕ４によりＢ側／Ａ
側入力選択信号で切り換えられる。この場合、Ｂ側／Ａ
側入力選択信号がローレベルのときＡ側データバスから
の入力が選択され、ハイレベルのときＢ側データバスか
らの入力が選択される。

【００４９】出力データポート１４においては、Ａ側デ
ータバスへの出力とＢ側データバスへの出力とが、トラ
イステートバスドライバＵ５，Ｕ６によりＢ側／Ａ側出
力選択信号で切り換えられる。この場合、Ｂ側／Ａ側出
力選択信号がローレベルのときＡ側データバスへの出力
が選択され、ハイレベルのときＢ側データバスへの出力
が選択される。

【００５０】以下に、上述のように第１ページデータバ
ッファ２および第２ページデータバッファ３を単一のＳ
ＲＡＭセルアレイ１１により構成した場合のページデー
タ転送タイミングについて、図６を参照して説明する。
ここでは、まず、Ｂ側／Ａ側入力選択信号がローレベル
に、Ｂ側／Ａ側出力選択信号がハイレベルに設定され、
Ａ側データバスからデータを入力し、Ｂ側データバスに
データを出力する場合について説明する。

【００５１】図６に示すように、最初に、パルス状のカ
ウンタクリア信号によって、Ａ側アドレスカウンタ１５
およびＢ側アドレスカウンタ１６がクリアされる。この
状態で、Ｂ側／Ａ側アドレス選択クロック信号がローレ
ベルに設定されると、アドレスカウンタ１２の入力とし
てＡ側アドレスカウンタ１５が選択される。このＡ側ア
ドレスカウンタ１５においては、バッファ選択信号によ
り第１ページデータバッファ（ＭＳＢ＝０）が選択さ
れ、この第１ページデータバッファのアドレス０がセッ
トされる。そして、Ａ側の最初の書き込みデータがＡ側
データバスを通じて入力ポート１３にセットされ、パル
ス状のデータライト信号によってＳＲＡＭセルアレイ１
１にデータが書き込まれる。

【００５２】次に、Ｂ側／Ａ側アドレス選択クロック信
号がハイレベルに設定されると、アドレスカウンタ１２
の入力としてＢ側アドレスカウンタ１６が選択される。
このＢ側アドレスカウンタ１６においては、バッファ選
択信号により第２ページデータバッファ（ＭＳＢ＝１）
が選択され、この第２ページデータバッファのアドレス
０がセットされる。Ｂ側の最初の読み出しデータが、パ
ルス状のデータリード信号によってＳＲＡＭセルアレイ
１１から読み出され、出力データポート１４からＢ側デ
ータバスを通じて出力される。

【００５３】Ｂ側アドレスカウンタ１６の選択中に、Ａ
側アドレスカウンタ１５においては、Ａ側カウントアッ
プ信号によりカウント値が＋１カウントアップされる。
以後、Ｂ側／Ａ側アドレスカウンタ選択クロックが交互
に反転し、全てのページデータの転送が終了するまで同
様の動作が繰り返される。なお、図６に示す例では、転
送速度の同期をとるために、Ｂ側アドレスカウンタ１６
の選択時にアイドル（待ち）状態が挿入される。このと
き、アドレスデコーダ１２に入力されるＢ側アドレスカ
ウンタ１６からのアドレス信号は無効とされる。

【００５４】次のページデータ転送では、Ａ側アドレス
カウンタ１５においては、バッファ選択信号により第２
ページデータバッファ（ＭＳＢ＝１）が選択され、Ｂ側
アドレスカウンタ１６においては、バッファ選択信号に
より第１ページデータバッファ（ＭＳＢ＝０）が選択さ
れる。また、ページデータの転送方向が逆の場合、すな
わち、Ｂ側データバスからデータを入力し、Ａ側データ
バスにデータを出力する場合は、Ｂ側／Ａ側入力選択信
号がハイレベルに、Ｂ側／Ａ側出力選択信号がローレベ
ルに設定される。

【００５５】図１に示すこのフラッシュメモリ装置にお
いては、例えば、図５に示すように単一のＳＲＡＭセル
アレイ１１により構成されたページデータバッファのＡ
側データバスをデータ入出力回路１との間のページデー
タ転送に用い、Ｂ側データバスを誤り訂正エンコーダ４
／誤り訂正デコーダ５との間のページデータ転送に用い
る。

【００５６】次に、上述のように構成されたこのフラッ
シュメモリ装置のページ書き込み動作について説明す
る。図７に、このフラッシュメモリ装置のページ書き込
み動作時におけるページデータの転送方向を示す。

【００５７】ページ書き込み動作時には、図７に示すよ
うに、スイッチＳＷ３が端子ｅに設定され、スイッチＳ
Ｗ４が端子ｇに設定される。この状態で、さらに、スイ
ッチＳＷ１が端子ａ、スイッチＳＷ２が端子ｄに設定さ
れた状態と、スイッチＳＷ１が端子ｂ、スイッチＳＷ２
が端子ｃに設定された状態とが交互に切り換えらる。こ
のとき、第１ページデータバッファ２および第２ページ
データバッファ３を構成する単一のＳＲＡＭセルアレイ
１１（図５参照）においては、Ａ側データバスからペー
ジデータが入力され、Ｂ側データバスからページデータ
が出力される。また、スイッチＳＷ１が端子ａ、スイッ
チＳＷ２が端子ｄに設定された状態は、Ａ側アドレスカ
ウンタ１５において第１ページデータバッファ（ＭＳＢ
＝０）が選択され、かつ、Ｂ側アドレスカウンタ１６に
おいて第２ページデータバッファ（ＭＳＢ＝１）が選択
された状態に対応する。一方、スイッチＳＷ１が端子
ｂ、スイッチＳＷ２が端子ｃに設定された状態は、Ａ側
アドレスカウンタ１５において第２ページデータバッフ
ァ（ＭＳＢ＝１）が選択され、かつ、Ｂ側アドレスカウ
ンタ１６において第１ページデータバッファ（ＭＳＢ＝
０）が選択された状態に対応する。

【００５８】以下、このフラッシュメモリ装置のページ
書き込み動作について、複数ページのページデータを連
続的に書き込む場合（連続ページ書き込み動作）を例
に、図８を参照して具体的に説明する。なお、初期状態
では、スイッチＳＷ１は端子ａに設定され、スイッチＳ
Ｗ２は端子ｄに設定されているものとする。

【００５９】図８に示すように、ページ書き込み動作が
起動されると、時刻Ｔ１に、外部装置からこのフラッシ
ュメモリ装置のデータ入出力回路１に、第１のページデ
ータ（５１２バイト）が入力される。これと同時に、こ
の第１のページデータは、データ入出力回路１およびス
イッチＳＷ１の端子ａを経由して、第１ページデータバ
ッファ２に転送され、記憶される。第１のページデータ
の入力および第１ページデータバッファ２への転送は、
時刻Ｔ３に終了する。フラッシュメモリセルアレイ７に
おいては、第１のページデータを書き込むための書き込
みページアドレスの設定および書き込みコマンドの設定
が、この第１のページデータの第１ページデータバッフ
ァ２への転送期間中、すなわち、時刻Ｔ１〜時刻Ｔ３の
間の時刻Ｔ２に行われる。この処理は、時刻Ｔ３までに
終了する。

【００６０】時刻Ｔ３に、第１ページデータバッファ２
への第１のページデータの転送が終了すると、スイッチ
ＳＷ１が端子ｂに設定されると共に、スイッチＳＷ２が
端子ｃに設定される。これにより、第１のページデータ
は、第１のページデータバッファ２から、スイッチＳＷ
２の端子ｃおよびスイッチＳＷ３の端子ｅを経由して、
誤り訂正エンコーダ４に転送される。誤り訂正エンコー
ダ４は、この第１のページデータをスイッチＳＷ４の端
子ｇを経由してデータラッチ回路６に転送すると同時
に、第１のページデータに基づいて誤り訂正符号（５バ
イト）を生成する。この誤り訂正符号は、第１のページ
データの最後に付加され、データラッチ回路６に転送さ
れる。ページデータラッチ回路６には、書き込みデータ
として、５１２バイトの第１のページデータ＋５バイト
の誤り訂正符号が格納される。誤り訂正エンコーダ４で
の第１のページデータに対する誤り訂正符号作成処理
は、誤り訂正エンコーダ４における第１のページデータ
の読み込み終了時点、すなわち時刻Ｔ５で完了する。こ
の誤り訂正符号作成処理時間は、例えば２５μｓ程度で
ある。

【００６１】誤り訂正エンコーダ４にて、第１のページ
データに対する誤り訂正符号作成処理が行われている期
間中、すなわち、時刻Ｔ３〜時刻Ｔ５の間の時刻Ｔ４
に、外部装置からデータ入出力回路１に第２のページデ
ータ（５１２バイト）が入力され、同時に、この第２の
ページデータが、データ入出力回路１およびスイッチＳ
Ｗ１の端子ｂを経由して第２ページデータバッファ３に
転送され、記憶される。この処理は、時刻Ｔ８に終了す
る。

【００６２】その間、時刻Ｔ５に、誤り訂正エンコーダ
４において、第１のページデータに対する誤り訂正符号
の作成処理が終了すると、時刻Ｔ５〜時刻Ｔ６の間に、
フラッシュメモリセルアレイ７において、第１のページ
データの書き込みおよびベリファイが実行される。この
とき、フラッシュメモリセルアレイ７においては、選択
されたメモリセルに、データラッチ回路６に格納されて
いる書き込みデータ（第１のページデータ＋誤り訂正符
号）がページ単位（ワード線単位）で書き込まれる。こ
の第１のページデータの書き込みおよびベリファイに要
する処理時間は、例えば２００μｓ程度である。この
後、時刻Ｔ７〜時刻Ｔ８の間に、フラッシュメモリセル
アレイ７においては、第２のページデータの書き込みを
行うための書き込みアドレスおよびコマンドが設定され
る。このように、フラッシュメモリセルアレイ７への第
１のページデータの書き込みおよび第２のページデータ
の書き込み準備（アドレス、コマンド設定）は、第２ペ
ージデータバッファ３への第２のページデータの転送期
間中、すなわち、時刻Ｔ４〜時刻Ｔ８の間に行われる。

【００６３】時刻Ｔ８に、第２ページデータバッファ３
への第２のページデータの転送が終了すると、スイッチ
ＳＷ１が端子ａに設定されると共に、スイッチＳＷ２が
端子ｄに設定される。これにより、第２のページデータ
は、第２のページデータバッファ３から、スイッチＳＷ
２の端子ｄおよびスイッチＳＷ３の端子ｅを経由して、
誤り訂正エンコーダ４に転送される。誤り訂正エンコー
ダ４は、この第２のページデータをスイッチＳＷ４の端
子ｇを経由してデータラッチ回路６に転送すると同時
に、第２のページデータに基づいて誤り訂正符号（５バ
イト）を生成する。この誤り訂正符号は、第２のページ
データの最後に付加され、データラッチ回路６に転送さ
れる。誤り訂正エンコーダ４での第２のページデータに
対する誤り訂正符号作成処理は、誤り訂正エンコーダ４
における第２のページデータの読み込み終了時点、すな
わち時刻Ｔ１０で完了する。

【００６４】誤り訂正エンコーダ４にて、第２のページ
データに対する誤り訂正符号作成処理が行われている期
間中、すなわち、時刻Ｔ８〜時刻Ｔ１０の間の時刻Ｔ９
に、外部装置からデータ入出力回路１に第３のページデ
ータ（５１２バイト）が入力され、同時に、この第３の
ページデータが、データ入出力回路１およびスイッチＳ
Ｗ１の端子ａを経由して第１ページデータバッファ２に
転送され、記憶される。この処理は、時刻Ｔ１３に終了
する。

【００６５】その間、時刻Ｔ１０に、誤り訂正エンコー
ダ４において、第２のページデータに対する誤り訂正符
号作成処理が終了すると、時刻Ｔ１０〜時刻Ｔ１１の期
間中に、フラッシュメモリセルアレイ７において、第２
のページデータの書き込みおよびベリファイが実行され
る。このとき、フラッシュメモリセルアレイ７の選択さ
れたメモリセルに対して、データラッチ回路６に格納さ
れている書き込みデータ（第２のページデータ＋誤り訂
正符号）がページ単位（ワード線単位）で書き込まれ
る。この後、時刻Ｔ１２〜時刻Ｔ１３の間に、フラッシ
ュメモリセルアレイ７においては、第３のページデータ
のページ書き込みを行うための書き込みアドレスおよび
コマンドが設定される。このように、フラッシュメモリ
セルアレイ７への第２のページデータの書き込みおよび
第３のページデータの書き込み準備（アドレス、コマン
ド設定）は、第１ページデータバッファ２への第３のペ
ージデータの転送期間中、すなわち、時刻Ｔ９〜時刻Ｔ
１３の期間中に行われる。

【００６６】以後、同様にして、第１ページデータバッ
ファ２および第２ページデータバッファ３が交互に動作
することで、連続ページ書き込み動作が実行される。

【００６７】上述のように構成されたこの第１の実施形
態によるフラッシュメモリ装置のページ書き込み動作
と、従来技術によるフラッシュメモリ装置のページ書き
込み動作とを比較する。すなわち、従来技術では、複数
ページのページデータを連続的に書き込む場合は、外部
装置からのページデータ転送時間と、誤り訂正符号作成
時間と、フラッシュメモリセルアレイへの書き込み処理
時間との合計の時間がページ毎に必要であった。これに
対して、この第１の実施形態では、第１ページデータバ
ッファ２および第２ページデータバッファ３を交互に動
作させることにより、外部装置から見ると、最終ページ
のページデータを書き込むときにのみ、外部装置からの
ページデータ転送時間と、誤り訂正符号作成時間と、フ
ラッシュメモリセルアレイ７への書き込み処理時間との
合計の時間が必要で、それ以外のページのページデータ
を書き込むときには、外部装置からのページデータ転送
時間だけで済む。したがって、外部装置からフラッシュ
メモリ装置に複数ページのページデータを連続的に入力
することが可能であり、従来技術に比べて、連続ページ
書き込み動作時のデータ入力時間が大幅に短縮される。

【００６８】次に、上述のように構成されたこのフラッ
シュメモリ装置のページ読み出し動作について説明す
る。図９に、このフラッシュメモリ装置のページ読み出
し動作時におけるページデータの転送方向を示す。

【００６９】ページ読み出し動作時には、図９に示すよ
うに、スイッチＳＷ３が端子ｆに設定され、スイッチＳ
Ｗ４が端子ｈに設定される。この状態で、さらに、スイ
ッチＳＷ１が端子ａ、スイッチＳＷ２が端子ｄに設定さ
れた状態と、スイッチＳＷ１が端子ｂ、スイッチＳＷ２
が端子ｃに設定された状態とが交互に切り換えらる。こ
のとき、図５に示す単一のＳＲＡＭセルアレイ１１から
なるデータバッファにおいては、Ｂ側データバスからペ
ージデータが入力され、Ａ側データバスからページデー
タが出力される。また、スイッチＳＷ１が端子ａ、スイ
ッチＳＷ２が端子ｄに設定された状態は、Ａ側アドレス
カウンタ１５において第１ページデータバッファ（ＭＳ
Ｂ＝０）が選択され、かつ、Ｂ側アドレスカウンタ１６
において第２ページデータバッファ（ＭＳＢ＝１）が選
択された状態に対応する。一方、スイッチＳＷ１が端子
ｂ、スイッチＳＷ２が端子ｃに設定された状態は、Ａ側
アドレスカウンタ１５において第２ページデータバッフ
ァ（ＭＳＢ＝１）が選択され、かつ、Ｂ側アドレスカウ
ンタ１６において第１ページデータバッファ（ＭＳＢ＝
０）が選択された状態に対応する。

【００７０】以下、このフラッシュメモリ装置のページ
読み出し動作について、複数ページのページデータを連
続的に読み出す場合（連続ページ読み出し動作）を例
に、図１０を参照して具体的に説明する。なお、初期状
態では、スイッチＳＷ１が端子ｂに設定され、スイッチ
ＳＷ２が端子ｃに設定されているものとする。

【００７１】図１０に示すように、ページ読み出し動作
が起動されると、時刻Ｔ１に、フラッシュメモリセルア
レイ７においてアドレスおよびコマンドがセットされ、
ページ読み出し動作が実行される。このとき、フラッシ
ュメモリセルアレイ７においては、選択されたメモリセ
ルからページ単位（ワード線単位）でデータが読み出さ
れる。このようにして読み出されたページデータは、第
１のページデータ（５１２バイト＋５バイト）としてデ
ータラッチ回路６に格納される。

【００７２】時刻Ｔ２に、フラッシュメモリセルアレイ
７において第１のページデータの読み出しが終了する
と、この第１のページデータは、ページデータラッチ回
路６からスイッチＳＷ４の端子ｈを経由して、誤り訂正
デコーダ５に転送される。同時に、この誤り訂正デコー
ダ５に転送された第１のページデータは、スイッチＳＷ
３の端子ｆおよびスイッチＳＷ２の端子ｃを経由して、
第１ページデータバッファ２に転送され、記憶される。
このとき、誤り訂正デコーダ５は、フラッシュメモリセ
ルアレイ７から読み出されたページデータをページデー
タバッファに転送すると共に、同時に読み出された誤り
訂正符号に基づいてページデータの誤り訂正処理を行
う。この場合、誤り訂正デコーダ５から第１ページデー
タバッファへのページデータ転送時間は例えば２０μｓ
程度であり、誤り訂正デコーダ５における誤り訂正処理
（計算処理）時間は例えば４０μｓ程度であるため、ペ
ージデータを転送する時点で誤り訂正処理が終了しない
ため、訂正データの位置と対応する誤り訂正符号とを記
憶しておき、後にページデータを外部装置に出力する時
点でページデータのデータ符号を訂正する方式を採用す
る。

【００７３】時刻Ｔ３に、第１のページデータの誤り訂
正処理が終了すると、スイッチＳＷ１が端子ａに設定さ
れると共に、スイッチＳＷ２が端子ｄに設定され、第１
ページデータバッファ２に記憶されている第１のページ
データが、スイッチＳＷ１の端子ａを経由してデータ入
出力回路１から外部装置に出力される。この第１のペー
ジデータの出力は、時刻Ｔ６に終了する。このデータ入
出力回路１から外部装置へのページデータ転送（出力）
時間は、例えば６０μｓ程度である。また、この転送に
同期して、データ符号の誤り訂正が行われる。

【００７４】第１のページデータがデータ入出力回路１
から外部装置に出力されると同時に、時刻Ｔ３に、フラ
ッシュメモリセルアレイ７において、次のページ読み出
しが実行され、読み出されたデータが、第２のページデ
ータとしてデータラッチ回路６に格納される。時刻Ｔ４
に、フラッシュメモリセルアレイ７における第２のペー
ジデータの読み出しが終了すると、この第２のページデ
ータが、ページデータラッチ回路６からスイッチＳＷ４
の端子ｈを経由して、誤り訂正デコーダ５に転送され
る。同時に、誤り訂正デコーダ５に転送された第２のペ
ージデータは、スイッチＳＷ３の端子ｆおよびスイッチ
ＳＷ２の端子ｄを経由して、第２ページデータバッファ
３に転送され、記憶される。このとき、誤り訂正デコー
ダ５においては、第２のページデータに対して、同時に
読み出された誤り訂正符号に基づいて誤り訂正処理が行
われる。この誤り訂正デーコダ５における第２のページ
データの誤り訂正処理は、時刻Ｔ５に終了する。このよ
うに、フラッシュメモリセルアレイ７からの第２のペー
ジデータの読み出し、第２ページデータバッファ３への
第２のページデータの転送および第２のページデータの
誤り訂正処理は、第１のページデータの出力期間中、す
なわち、時刻Ｔ３〜時刻Ｔ６の間に行われる。

【００７５】時刻Ｔ６に、第１のページデータの出力が
終了すると、続く、時刻Ｔ７に、スイッチＳＷ１が端子
ｂに設定されると共に、スイッチＳＷ２が端子ｃに設定
され、第２ページデータバッファ３に記憶されている第
２のページデータが、スイッチＳＷ１の端子ｂを経由し
てデータ入出力回路１から外部装置に出力される。この
第２のページデータの出力は、時刻Ｔ１０に終了する。

【００７６】第２のページデータがデータ入出力回路１
から外部装置に出力されると同時に、時刻Ｔ７に、フラ
ッシュメモリセルアレイ７において、次のページ読み出
しが実行され、読み出されたデータが、第３のページデ
ータとしてデータラッチ回路６に格納される。時刻Ｔ８
に、フラッシュメモリセルアレイ７における第３のペー
ジデータの読み出しが終了すると、この第２のページデ
ータが、ページデータラッチ回路６からスイッチＳＷ４
の端子ｈを経由して、誤り訂正デコーダ５に転送され
る。同時に、誤り訂正デコーダ５に転送された第３のペ
ージデータは、スイッチＳＷ３の端子ｆおよびスイッチ
ＳＷ２の端子ｃを経由して、第１ページデータバッファ
２に転送され、記憶される。このとき、誤り訂正デコー
ダ５においては、第３のページデータに対して、同時に
読み出された誤り訂正符号に基づいて誤り訂正処理が行
われる。この誤り訂正デーコダ５における第３のページ
データの誤り訂正処理は、時刻Ｔ９に終了する。このよ
うに、フラッシュメモリセルアレイ７からの第３のペー
ジデータの読み出し、第１ページデータバッファ２への
第３のページデータの転送および第３のページデータの
誤り訂正処理は、第２のページデータの出力期間中、す
なわち、時刻Ｔ７〜時刻Ｔ１０の間に行われる。

【００７７】時刻Ｔ１０に、第２のページデータの出力
が終了すると、続く、時刻Ｔ１１に、スイッチＳＷ１が
端子ａに設定されると共に、スイッチＳＷ２が端子ｄに
設定され、第１ページデータバッファ２に記憶されてい
る第３のページデータが、スイッチＳＷ１の端子ａを経
由してデータ入出力回路１から外部装置に出力される。
以後同様に、第１ページデータバッファ２および第２ペ
ージデータバッファ３が交互に動作することで、連続ペ
ージ読み出しが実行される。

【００７８】上述のように構成されたこの第１の実施形
態によるフラッシュメモリ装置のページ読み出し動作
と、従来技術によるフラッシュメモリ装置のページ読み
出し動作とを比較する。すなわち、従来技術では、複数
ページのページデータを連続的に読み出す場合は、フラ
ッシュメモリセルアレイからの読み出し処理時間と、誤
り訂正処理時間と、外部装置へのページデータ転送時間
との合計の時間がページ毎に必要であった。これに対し
て、この第１の実施形態では、第１ページデータバッフ
ァ２および第２ページデータバッファ３を交互に動作さ
せることにより、外部装置から見ると、最初のページの
ページデータを読み出すときにのみ、フラッシュメモリ
セルアレイ７からの読み出し処理時間と、誤り訂正処理
時間と、外部装置へのページデータ転送時間との合計の
時間が必要であり、それ以外のページのページデータを
読み出すときには、外部装置へのページデータ転送時間
だけで済む。したがって、フラッシュメモリ装置から外
部装置に複数ページのページデータを連続的に出力する
ことが可能であり、従来に比べて連続ページ読み出し動
作時のデータ出力時間が大幅に短縮される。

【００７９】以上のように、この第１の実施形態による
フラッシュメモリ装置によれば、第１ページデータバッ
ファ２および第２ページデータバッファ３を備え、ペー
ジ書き込み動作時およびページ読み出し動作時に、これ
らの第１ページデータバッファ２および第２ページデー
タバッファ３を交互に動作させるようにしていることに
より、連続ページ書き込み動作および連続ページ読み出
し動作を行う場合に、データ入力およびデータ出力を高
速に行うことができるという利点を得ることができる。

【００８０】また、フラッシュメモリ装置と外部装置と
の間のデータ転送速度と、フラッシュメモリ装置の内部
のデータ転送速度とが大きく異なっていても、２つのペ
ージデータバッファでページデータを交互に転送する方
式により、外部転送ページデータバッファ、内部転送ペ
ージデータバッファとして各々転送速度を一致させるこ
とができる。

【００８１】また、外部装置とのページデータ転送で転
送エラーが発生したときの再転送処理において、ページ
データバッファのデータのみを更新または再送信するだ
けで、誤り訂正回路およびフラッシュメモリセルアレイ
を動作させなくともよいので、再転送処理が高速化さ
れ、消費電力が低減されるという利点を得ることもでき
る。

【００８２】次に、この発明の第２の実施形態について
説明する。図１１に、この第２の実施形態によるフラッ
シュメモリ装置の構成例を示す。

【００８３】図１１に示すように、このフラッシュメモ
リ装置は、２つのフラッシュメモリセルアレイ７を有す
る。そして、これらの２つのフラッシュメモリセルアレ
イ７のそれぞれに、ページデータラッチ回路６および書
き込み／読み出し電圧制御回路９が接続されている。こ
の場合、これらの２つのフラッシュメモリセルアレイ７
には、互いにほぼ等しい記憶容量を有するものが用いら
れる。個々のフラッシュメモリセルアレイ７には、例え
ば、第１の実施形態によるフラッシュメモリ装置におけ
るフラッシュメモリセルアレイ７と同等の記憶容量を有
するものを用いることができる。

【００８４】これらの２つのフラッシュメモリセルアレ
イ７は、スイッチＳＷ５の設定状態により選択される。
この場合、スイッチＳＷ５が端子ｉに設定されていると
きは、図１１中、上側のフラッシュメモリセルアレイ７
が選択され、スイッチＳＷ５が端子ｊに設定されている
ときは、図１１中、下側のフラッシュメモリセルアレイ
７が選択される。

【００８５】このフラッシュメモリ装置の上記以外の構
成は、第１の実施形態によるフラッシュメモリ装置と同
様であるので、説明を省略する。また、このフラッシュ
メモリ装置は、第１の実施形態によるフラッシュメモリ
装置と同様のページ書き込み動作およびページ読み出し
動作を行うことが可能である。

【００８６】この第２の実施形態によるフラッシュメモ
リ装置によれば、第１の実施形態によるフラッシュメモ
リ装置と同様の利点を得ることができる。さらに、この
第２の実施形態によるフラッシュメモリ装置によれば、
複数のフラッシュメモリセルアレイ７を有することによ
り、ページ書き込み動作時に、これらの複数のフラッシ
ュメモリセルアレイ７に順にデータを書き込むようにす
ることにより、１つのフラッシュメモリセルアレイ７へ
のページデータの書き込み処理が、ページデータの入力
期間中（第１ページデータバッファ２または第２ページ
データバッファ３への転送期間中）に終了しない場合で
あっても、外部装置からのページデータ転送（データ入
力）のタイミングを遅らせることなく、連続ページ書き
込み動作を実行することができる。

【００８７】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の第１および第２の実施
形態において挙げた構成、ページ書き込み動作時および
ページ読み出し動作時におけるページデータ転送タイミ
ング、誤り訂正方式、数値などは一例に過ぎず、必要に
応じて、これらと異なる構成、ページデータ転送タイミ
ング、誤り訂正方式、数値などを用いてもよい。

【００８８】具体的には、上述の第１および第２の実施
形態において、図３に示したフラッシュメモリセルアレ
イ７は一例に過ぎず、必要に応じて、これと異なる構成
のフラッシュメモリセルアレイを用いてもよい。また、
メモリセルとしては、３ビット以上のデータを記憶する
ものを用いることも可能である。また、第１ページデー
タバッファ２および第２ページデータバッファ３を構成
する単一のＳＲＡＭセルアレイ１１は、例えばＤＲＡＭ
セルアレイに置き換えてもよい。

【００８９】また、上述の第２の実施形態において、フ
ラッシュメモリ装置は、３つ以上のフラッシュメモリセ
ルアレイ７を有するものであってもよい。

【００９０】

【発明の効果】以上説明したように、この発明の第１の
発明による不揮発性半導体記憶装置によれば、第１のペ
ージデータバッファおよび第２のページデータバッファ
を交互に使用することにより、複数のページデータを連
続的に書き込む場合に、外部からのページデータ転送処
理、誤り訂正符号作成処理およびメモリセルアレイへの
ページデータ書き込み処理を多重化（パイプライン処
理）することができるので、複数ページのページデータ
を連続的に書き込む場合のデータ入力を高速に行うこと
ができる。

【００９１】この発明の第２の発明による不揮発性半導
体記憶装置によれば、第１のページデータバッファおよ
び第２のページデータバッファを交互に使用することに
より、複数のページデータを連続的に読み出す場合に、
メモリセルアレイからのページデータ読み出し処理、誤
り訂正処理および外部へのページデータ転送処理を多重
化（パイプライン処理）することができるので、複数ペ
ージのページデータを連続的に読み出す場合のデータ出
力を高速に行うことができる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態によるフラッシュメ
モリ装置の構成例を示す略線図である。

【図２】この発明の第１の実施形態によるフラッシュメ
モリ装置において扱うページデータのデータ構造を説明
するための略線図である。

【図３】この発明の第１の実施形態によるフラッシュメ
モリ装置のフラッシュメモリセルアレイの構成例を示す
等価回路図である。

【図４】この発明の第１の実施形態によるフラッシュメ
モリ装置において、１つのメモリセルに２ビットからな
り４値をとるデータを記憶する場合の、メモリセルのし
きい値電圧分布とデータ内容との対応関係を説明するた
めの略線図である。

【図５】この発明の第１の実施形態によるフラッシュメ
モリ装置の第１ページデータバッファおよび第２ページ
データバッファの構成例を示す略線図である。

【図６】この発明の第１の実施形態によるフラッシュメ
モリ装置の第１ページデータバッファおよび第２ページ
データバッファにおけるページデータの転送タイミング
を説明するための略線図である。

【図７】この発明の第１の実施形態によるフラッシュメ
モリ装置のページ書き込み動作時におけるページデータ
の転送方向を説明するための略線図である。

【図８】この発明の第１の実施形態によるフラッシュメ
モリ装置のページ書き込み動作を説明するための略線図
である。

【図９】この発明の第１の実施形態によるフラッシュメ
モリ装置のページ読み出し動作時におけるページデータ
の転送方向を説明するための略線図である。

【図１０】この発明の第１の実施形態によるフラッシュ
メモリ装置のページ読み出し動作を説明するための略線
図である。

【図１１】この発明の第２の実施形態によるフラッシュ
メモリ装置の構成例を示す略線図である。

【図１２】ＮＡＮＤ型フラッシュメモリにおけるメモリ
セルアレイ構造を説明するための等価回路図である。

【符号の説明】

１・・・データ入出力回路、２・・・第１ページデータ
バッファ、３・・・第２ページデータバッファ、４・・
・誤り訂正エンコーダ、５・・・誤り訂正デコーダ、６
・・・ページデータラッチ回路、７・・・フラッシュメ
モリセルアレイ、８・・・転送タイミング制御回路、９
・・・書き込み／読み出し電圧制御回路、１１・・・Ｓ
ＲＡＭセルアレイ、１２・・・アドレスデコーダ、１３
・・・入力データポート、１４・・・出力データポー
ト、１５・・・Ａ側アドレスカウンタ、１６・・・Ｂ側
アドレスカウンタ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルにより構成されたメモ
   リセルアレイにページ単位でデータを書き込むようにし
   た不揮発性半導体記憶装置において、 外部から連続的にページデータを入力させるためのデー
   タ入力回路と、 上記データ入力回路と交互に接続され、上記データ入力
   回路から転送されるページデータを交互に記憶するため
   の第１のページデータバッファおよび第２のページデー
   タバッファと、 上記第１のページデータバッファおよび上記第２のペー
   ジデータバッファと交互に接続され、上記第１のページ
   データバッファおよび上記第２のページデータバッファ
   から交互に転送されるページデータを上記メモリセルア
   レイに転送すると共に、上記ページデータに基づいて誤
   り訂正符号を生成するための誤り訂正エンコーダとを有
   することを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 上記メモリセルは２ビット以上の多値デ
   ータを記憶するものであることを特徴とする請求項１記
   載の不揮発性半導体記憶装置。
3. 【請求項３】 上記第１のページデータバッファおよび
   上記第２のページデータバッファは単一のメモリ手段に
   より構成され、上記第１のページデータバッファおよび
   上記第２のページデータバッファは、上記メモリ手段上
   のアドレス選択によって切り換えられることを特徴とす
   る請求項１記載の不揮発性半導体記憶装置。
4. 【請求項４】 上記誤り訂正エンコーダと上記メモリセ
   ルアレイとの間に、上記メモリセルアレイに書き込むべ
   きページデータを格納するためのページデータラッチ回
   路を有することを特徴とする請求項１記載の不揮発性半
   導体記憶装置。
5. 【請求項５】 上記メモリセルが所定数、直列に接続さ
   れてＮＡＮＤストリングを構成していると共に、上記メ
   モリセルアレイは、同一行のメモリセルが共通のワード
   線によって接続された複数の上記ＮＡＮＤストリングを
   有し、上記メモリセルアレイにページ単位でデータを書
   き込む場合には、選択されたワード線上のメモリセルに
   データが書き込まれることを特徴とする請求項１記載の
   不揮発性半導体記憶装置。
6. 【請求項６】 上記不揮発性半導体記憶装置は、複数の
   上記メモリセルアレイを有することを特徴とする請求項
   １記載の不揮発性半導体記憶装置。
7. 【請求項７】 複数のメモリセルにより構成されたメモ
   リセルアレイからページ単位でデータを読み出すように
   した不揮発性半導体記憶装置において、 上記メモリセルアレイから読み出されたページデータに
   対して同時に読み出された誤り訂正符号を用いて誤り訂
   正処理を行うための誤り訂正デコーダと、 上記誤り訂正デコーダと交互に接続され、上記誤り訂正
   デコーダから転送されるページデータを交互に記憶する
   ための第１のページデータバッファおよび第２のページ
   データバッファと、 上記第１のページデータバッファおよび上記第２のペー
   ジデータバッファと交互に接続され、上記第１のページ
   データバッファおよび上記第２のページデータバッファ
   から交互に転送されるページデータを外部に連続的に出
   力するためのデータ出力回路とを有することを特徴とす
   る不揮発性半導体記憶装置。
8. 【請求項８】 上記メモリセルは、２ビット以上の多値
   データを記憶するものであることを特徴とする請求項７
   記載の不揮発性半導体記憶装置。
9. 【請求項９】 上記第１のページデータバッファおよび
   上記第２のページデータバッファは単一のメモリ手段に
   より構成され、上記第１のページデータバッファおよび
   上記第２のページデータバッファは、上記メモリ手段上
   のアドレス選択によって切り換えられることを特徴とす
   る請求項７記載の不揮発性半導体記憶装置。
10. 【請求項１０】 上記メモリセルアレイと上記誤り訂正
    エンコーダとの間に、上記メモリセルアレイから読み出
    されたページデータを格納するためのページデータラッ
    チ回路を有することを特徴とする請求項７記載の不揮発
    性半導体記憶装置。
11. 【請求項１１】 上記メモリセルが所定数、直列に接続
    されてＮＡＮＤストリングを構成していると共に、上記
    メモリセルアレイは、同一行のメモリセルが共通のワー
    ド線によって接続された複数の上記ＮＡＮＤストリング
    を有し、上記メモリセルアレイからページ単位でデータ
    を読み出す場合には、選択されたワード線上のメモリセ
    ルからデータが読み出されることを特徴とする請求項７
    記載の不揮発性半導体記憶装置。
12. 【請求項１２】 上記不揮発性半導体記憶装置は、複数
    の上記メモリセルアレイを有することを特徴とする請求
    項７記載の不揮発性半導体記憶装置。