CN113674794B - 半导体存储装置以及错误检测纠正相关信息的读出方法 - Google Patents

半导体存储装置以及错误检测纠正相关信息的读出方法 Download PDF

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Abstract

本发明提供一种半导体存储装置以及错误检测纠正相关信息的读出方法，其可输出与在连续读出动作中进行了错误纠正的页相关的各种信息。本发明的NAND型的闪速存储器包括：存储单元阵列；连续读出部件，连续地读出存储单元阵列的页；错误检测纠正相关信息存储部(190)，针对由连续读出部件连续读出的页，存储由错误检测纠正电路(130)进行了错误纠正的的页相关的错误检测纠正相关信息；以及输出部件，响应于连续读出动作后的读出命令，输出错误检测纠正相关信息存储部(190)中所存储的错误检测纠正相关信息。

Description

半导体存储装置以及错误检测纠正相关信息的读出方法
技术领域
本发明涉及一种与非(NAND)型闪速存储器，尤其涉及与在连续读出动作中进行了错误纠正的页相关的信息的输出，一种半导体存储装置以及错误检测纠正相关信息的读出方法。
背景技术
为了实现与或非(NOR)型串行闪速存储器的兼容性，在NAND型闪速存储器中也有时搭载串行接口，从而能够进行页的连续读出。此外，为确保连续读出的正确性，亦需要可在连续读出动作中利用错误检测纠正电路(以下称为ECC(Error Checking andCorrection)电路)进行ECC处理的闪速存储器。
在图1中示出了搭载有芯片上(on chip)ECC功能的NAND型闪速存储器的概略构成。闪速存储器包括：包含NAND串(string)的存储单元阵列10、页缓冲器/读出电路20、数据传送电路30、数据传送电路32、ECC电路40、及输入输出电路50。页缓冲器/读出电路20包括：保持读出数据或应编程的数据的两个锁存器(latch)L1、L2(一个锁存器例如2KB)，锁存器L1、锁存器L2分别包括第一高速缓存(cache)C0及第二高速缓存C1(一个高速缓存例如1KB)。
在搭载有串行外设接口(Serial Peripheral Interface，SPI)功能的NAND型闪速存储器中进行连续读出的情况下，主机装置与时钟信号同步地输入8位的页数据读出命令(例如“13h”)及16位的页地址PA。由此，闪速存储器成为连续读出模式，页地址PA自动地递增，从存储单元阵列10连续地读出页，并将所读出的数据与时钟信号CLK同步地输出至外部。连续读出例如通过读出结束的命令或者芯片选择信号的触发来结束。
通过连续读出动作一次读出的数据的尺寸例如由主机装置侧的高速缓存寄存器的尺寸来决定。即，当高速缓存寄存器由来自闪速存储器的数据占满时，主机装置使连续读出停止，并在此期间对高速缓存寄存器内所保持的数据进行处理。当数据处理结束后，主机装置再次访问闪速存储器，并输出连续读出的命令。
在连续读出时，将从存储单元阵列10读出的页数据传送至锁存器L1，锁存器L1中所保持的数据以1/2页为单位(第一高速缓存C0或第二高速缓存C1)传送至锁存器L2。另一方面，在输出锁存器L2的第一高速缓存C0中所保持的数据的期间，第二高速缓存C1中所保持的数据由ECC电路40进行处理，在输出第二高速缓存C1中所保持的数据的期间，第一高速缓存C0中所保持的数据由ECC电路40进行处理。锁存器L2的第一高速缓存C0或第二高速缓存C1中所保持的数据与外部时钟信号CLK同步地从输入输出电路50输出。
为了对通过连续读出动作而读出的数据的可靠性进行评估等，主机装置能够向闪速存储器发出读出命令，所述读出命令读出与在连续读出动作中进行了错误纠正的页相关的信息。所述读出命令例如是“最后错误检测纠正失败页地址(Last ECC Failure PageAddress)命令(例如“A9h”)”。主机装置当在连续读出动作后发出“A9h”的读出命令后，可从闪速存储器获得在连续读出动作中最后进行了错误纠正的页的页地址。即，当闪速存储器接收到“A9h”的读出命令后，即使在连续的页中存在其他进行了错误纠正的页，也不会输出所述信息。
在图2中示出了“A9h”的读出命令的动作时序图。通过主机装置使芯片选择信号/CS成为低电平，并选择闪速存储器。接着，当与时钟信号CLK同步地从主机装置向闪速存储器输入8位的“A9h”的读出命令时，闪速存储器与时钟信号CLK同步地将最后进行了错误纠正的页的16位的页地址输出至主机装置。
图3表示从页n至页n+10进行连续读出，页n+3、页n+5、页n+6、页n+8进行了错误纠正的例子。闪速存储器当接收到“A9h”的读出命令后，将在连续读出动作中最后进行了错误纠正的页n+8的页地址输出至主机装置，但不输出进行了错误纠正的其他页n+3、页n+5、页n+6的页地址。关于主机装置，在进行了连续读出的页中有时仅通过最后进行了错误纠正的页的信息，无法充分地进行连续读出的数据的可靠性等的评估。例如，在进行跨越多个块那样的连续读出时，无法知道正在哪个块进行错误纠正，或者进行了错误纠正的页的频率或比例是多少等。
另一方面，在闪速存储器中，存在与以页为单位读出ECC的状态的ECC状态读取对应的闪速存储器，例如，在进行如图3所示那样的连续读出动作的情况下，若从页n至页n+10不以页为单位进行ECC状态读取，则无法确认页n+3、页n+5、页n+6的错误纠正，执行此种处理会对主机装置强制施加大的负荷。
发明内容
本发明解决如上所述的现有问题，且其目的在于提供一种可输出与在连续读出动作中进行了错误纠正的页相关的各种信息的半导体存储装置。
本发明的半导体存储装置包括：NAND型的存储单元阵列；连续读出部件，连续地读出所述存储单元阵列的页；存储部件，针对由所述连续读出部件连续读出的页，存储与由ECC电路进行了错误纠正的页相关的ECC相关信息；以及输出部件，响应于连续读出动作后的读出命令，输出所述存储部件中所存储的所述ECC相关信息。
本发明的NAND型闪速存储器的ECC相关信息的读出方法包括：读出步骤，连续地读出存储单元阵列的页；存储步骤，针对连续读出的页，存储与由ECC电路进行了错误纠正的页相关的ECC相关信息；以及输出步骤，响应于连续读出动作后的读出命令，输出所述ECC相关信息，所述ECC相关信息包括进行了错误纠正的所有页的页地址、进行了错误纠正的页数以及进行了错误纠正的最初页的页地址及最后页的页地址中的至少一个。
根据本发明，存储与在连续读出动作中利用ECC电路进行了错误纠正的页相关的ECC相关信息，且响应于连续读出动作后的命令，输出所存储的ECC相关信息，因此能够将与进行了错误纠正的页相关的各种信息提供给主机装置等。
附图说明
图1是说明现有的搭载有芯片上ECC功能的NAND型闪速存储器的连续读出动作的图；
图2是表示现有的用于读出最后进行了错误纠正的页的页地址的命令的动作时序图的图；
图3是表示连续读出动作的一例的图；
图4是表示本发明的NAND型闪速存储器的构成的框图；
图5是表示存储单元阵列的一页的常规区域及备用区域的一例的图；
图6的(A)、图6的(B)是说明本发明第一实施例的ECC相关信息的读出动作的流程图；
图7的(A)、图7的(B)是说明本发明第二实施例的ECC相关信息的读出动作的流程图；
图8的(A)、图8的(B)是说明本发明第三实施例的ECC相关信息的读出动作的流程图；
图9的(A)、图9的(B)是说明本发明第四实施例的ECC相关信息的读出动作的流程图；
图10是表示基于第四实施例的ECC相关信息的读出命令与ECC相关信息的关系的图；
图11是表示本发明第五实施例的设定信息与ECC相关信息的关系的图。
具体实施方式
接着，对本发明的实施方式进行说明。本发明的半导体存储装置例如为NAND型闪速存储器或者嵌入此种闪速存储器的微处理器、微控制器、逻辑、专用集成电路(Application Specific Integrated Circuits，ASIC)、对图像或声音进行处理的处理器、对无线信号等信号进行处理的处理器等。在优选的实施方式中，为了实现与NOR型闪速存储器的兼容性，NAND型闪速存储器搭载有SPI(Serial Peripheral Interface)，从而能够与来自外部的时钟信号同步地进行多页的连续读出。
在一些的实施例中，主机装置经由SPI连接于闪速存储器。主机装置例如为处理器、控制器、计算机等，向闪速存储器输出各种命令(读出、编程、擦除等)，从闪速存储器接收输出的数据。
接着，参照附图对本发明的实施例进行详细说明。图4是表示本发明实施例的NAND型闪速存储器的内部构成的图。闪速存储器100包括：存储单元阵列110，呈矩阵状地排列有多个存储单元；输入输出电路120，连接于外部输入输出端子，并且响应于来自外部的时钟信号CLK将数据输出至外部，或者输入从外部接收的数据；ECC电路130，进行应编程的数据的错误纠正码生成或读出的数据的错误检测和纠正；地址寄存器140，经由输入输出电路120接收地址数据；控制器150，基于经由输入输出电路120接收的命令或施加至控制端子的控制信号来对各部进行控制；字线选择电路160，基于来自地址寄存器140的行地址信息Ax的解码结果来进行块的选择或字线的选择等；页缓冲器/读出电路170，保持从存储单元阵列110的选择页读出的数据，或者保持要编程至选择页的数据；列选择电路180，基于来自地址寄存器140的列地址信息Ay的解码结果来进行列的选择等；以及ECC相关信息存储部190，存储与在连续读出动作中利用ECC电路130进行了错误纠正的页相关的ECC相关信息。进而，此处虽未图示，但闪速存储器100包括内部电压产生电路，所述内部电压产生电路生成数据的读出、编程(写入)及擦除等所需要的电压(编程电压Vpgm、通过电压Vpass、读出电压Vread、消除电压Vers等)。
存储单元阵列110例如具有沿列方向配置的m个块BLK(0)、BLK(1)、…、BLK(m-1)。在一个块(block)形成有多个NAND串，一个NAND串包括串联连接的多个存储单元、位线侧选择晶体管及源极线侧选择晶体管。位线侧选择晶体管的漏极连接于对应的一个位线，源极线侧选择晶体管的源极连接于共用的源极线。存储单元的栅极连接于对应的字线，位线侧选择晶体管及源极线侧选择晶体管的各栅极分别连接于选择栅极线SGD、选择栅极线SGS。字线选择电路160基于行地址信息Ax，经由选择栅极线SGD、选择栅极线SGS而驱动位线侧选择晶体管、源极线侧选择晶体管，来选择块或字线。NAND串既可二维地形成于基板表面上，也可三维地形成于基板表面上。另外，存储单元既可为存储一个位的单层单元(SingleLevel Cell，SLC)型，也可为存储多个位的多层单元(Multi-Level Cell，SLC)型。
在闪速存储器100的读出动作时，对位线施加某正电压，对选择字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、选择栅极线SGS施加正电压(例如4.5V)，使位线侧选择晶体管、源极线侧选择晶体管接通，使共用源极线SL成为0V。在编程动作时，对选择字线施加高电压的编程电压Vpgm(例如15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管接通，使源极线侧选择晶体管断开，对位线供给与数据“0”或“1”相应的电位。在擦除动作时，对块内的选择字线施加0V，对P阱(well)施加高电压(例如20V)。
如图1所示，页缓冲器/读出电路170包括两个锁存器L1、L2，所述两个锁存器L1、L2保持从存储单元阵列110读出的数据，或者保持要编程至存储单元阵列110的数据。锁存器L1、锁存器L2分别保持一页的数据(例如2KB)，锁存器L1、锁存器L2分别包括第一高速缓存C0及第二高速缓存C1(一个高速缓存例如1KB)，锁存器L1、锁存器L2间的双向的数据传送是以高速缓存为单位独立地进行。在进行连续读出动作时，锁存器L1、锁存器L2能够进行两级的管线处理，在与时钟信号CLK同步地将由锁存器L2保持的数据输出至外部的期间，将在存储单元阵列110中选择的下一页的数据传送至锁存器L1。另外，锁存器L2中所保持的数据在输出至外部之前，利用ECC电路130进行错误检测和纠正。
在编程动作时，将从输入输出电路120输入的数据加载至页缓冲器/读出电路170的锁存器L2，接着，将锁存器L2中所保持的数据传送至ECC电路130。ECC电路130对所传送的数据进行ECC运算，生成错误纠正码，并将所生成的错误纠正码回写至页缓冲器/读出电路170的备用区域。然后，将所输入的数据及错误纠正码编程至存储单元阵列110的所选择的页。
在读出动作时，将从存储单元阵列110的选择页读出的数据传送至页缓冲器/读出电路170的锁存器L1。接着，将锁存器L1中所保持的数据传送至锁存器L2，将锁存器L2中所保持的数据传送至ECC电路130。ECC电路130基于错误纠正码而检测有无错误，当检测到错误时，对锁存器L2的数据的错误进行纠正。所述纠正例如是通过将数据回写至锁存器L2而进行。然后，锁存器L2中所保持的数据经由输入输出电路120而输出至外部。
在图5中示出了页缓冲器/读出电路170的数据构成。页缓冲器/读出电路170包括：常规区域300，分割为区段0～区段7此八个区段；以及备用区域310，分割为备用0、备用1、备用2、备用3此四个区段。常规区域300的一个区段例如包含256字节，常规区域300的八个区段整体上保持约2K字节的数据。
备用区域310的一个区段例如包含16字节，四个区段(备用0～备用3)整体上保持64字节的数据。在备用0存储常规区域300的区段0、区段1的错误纠正码，在备用1存储常规区域300的区段2、区段3的错误纠正码，在备用2存储常规区域300的区段4、区段5的错误纠正码，在备用3存储常规区域300的区段6、区段7的错误纠正码。
ECC电路130包括：传送电路132，接收以区段为单位传送的数据；ECC处理部134，通过进行ECC运算而生成错误纠正码，或者基于错误纠正码而对错误进行检测；以及写入电路136，用于将错误纠正码写入至备用区域310，或者在检测到错误时对常规区域300的数据进行纠正。
控制器150在连续读出动作中，监测利用ECC电路130进行了错误纠正的页，并将与进行了错误纠正的页相关的ECC相关信息存储于ECC相关信息存储部190。ECC相关信息存储部190是与存储单元阵列110分开准备的存储区域，包括能够读写的RAM区域(例如静态随机存取存储器(Static Random Access Memory，SRAM)或寄存器等)。ECC相关信息例如为进行了错误纠正的页的页地址、进行了错误纠正的页数、进行了错误纠正的最初页及最后页的页地址等。控制器150当在连续读出动作后，接收到ECC相关信息的读出命令后，读出ECC相关信息存储部190中所存储的ECC相关信息，并将其输出至主机装置。ECC相关信息存储部190例如保持ECC相关信息，直至进行下一次连续读出或下一页读出为止，在进行下一次连续读出的情况下，更新ECC相关信息。
接着，对本发明第一实施例的ECC相关信息的读出动作进行说明。图6的(A)是说明第一实施例的ECC相关信息的读出动作的流程图。在连续读出动作中，控制器150监测利用ECC电路130进行了错误纠正的页，并将进行了错误纠正的所有页的页地址存储于ECC相关信息存储部190(S100)。
控制器150响应于连续读出命令，转移为连续读出模式，并从所输入的页地址起开始连续读出。在行地址计数器设置最初页的页地址，在最初页的读出结束后，行地址计数器自动地递增，并进行下一页的读出。在连续读出动作中，不输入读出的命令或页地址而继续连续读出。
在连续读出动作中，锁存器L2中所保持的页是利用ECC电路130进行错误检测和纠正。在通过ECC电路130进行了错误纠正时，控制器150将所述页的页地址(例如，保持于行地址计数器的页地址)保存于ECC相关信息存储部190。连续读出动作例如通过读出结束的命令或者触发芯片选择信号而结束。或者，也可设为在行地址计数器与所指定的地址一致时结束连续读出。
在连续读出动作结束后，当从主机装置接收到ECC相关信息的读出动作的命令后(S110)，控制器150读出ECC相关信息存储部190中所存储的进行了错误纠正的所有页的页地址，并将其输出(S120)。
图6的(B)表示进行了连续读出动作的页，图中，阴影线表示进行了错误纠正的页。控制器150在连续读出动作中，将页n+3、页n+5、页n+6、页n+8的页地址写入至ECC相关信息存储部190。然后，在接收到ECC相关信息的读出命令时，读出ECC相关信息存储部190中所存储的所有的页地址，并将其输出至主机装置。
根据本实施例，主机装置可接收在连续读出动作中进行了错误纠正的所有的页地址，从而进行连续读出的数据的可靠性等的分析或评估。在本示例中，ECC相关信息存储部190的大小需要可用于存储所有页的页地址的容量。为了抑制存储容量，优选为应用于一个块内的页的连续读出。例如，若一个块为64页，则ECC相关信息存储部190具有用于存储64页的页地址的容量。
为了削减ECC相关信息存储部190的存储容量，进一步优选为从ECC相关信息存储部190中所存储的页地址省略块地址部分。对于主机装置来说，知道进行连续读出的页的块地址，因此块地址对于主机装置来说未必是必需。如图2所示，页地址为16位，删除了块地址的页地址为6位。
例如，当将一个块设为64页时，可将16位×64页＝1024位的存储容量削减为6位×64页＝384位的存储容量。然而，在可充分确保ECC相关信息存储部190的存储容量的情况下，也可设为在页地址中包括块地址，进而也可设为在跨越多个块的连续读出动作中存储多个块的页地址。
接着，参照图7的(A)、图7的(B)的流程图对基于第二实施例的ECC相关信息的读出动作进行说明。在连续读出动作中，控制器150监测利用ECC电路130进行的错误纠正，并对利用ECC电路130进行了错误纠正的页进行计数。最终，将在连续读出动作中进行了错误纠正的页数存储于ECC相关信息存储部190(S200)。在连续读出动作结束后，控制器150当从主机装置接收到ECC相关信息的读出动作的命令后(S210)，读出ECC相关信息存储部190中所存储的进行了错误纠正的页数，并将其输出(S220)。
图7的(B)表示进行了连续读出动作的页，图中，阴影线表示进行了错误纠正的页。控制器150在连续读出动作中，在当页n+3、页n+5、页n+6、页n+8分别进行了错误纠正时，使计数器递增，最终将页数“4”(以二进制数据计“100”)存储于ECC相关信息存储部190。然后，在接收到ECC相关信息的读出命令时，读出ECC相关信息存储部190中所存储的页数，并将其输出至主机装置。
根据本实施例，主机装置可接收在连续读出动作中进行了错误纠正的页数，从而知道在连续读出动作中进行了何种程度的错误纠正。例如，主机装置可根据进行了连续读出的所有页或进行了错误纠正的页相对于所有块的比例来进行连续读出的数据的可靠性等的分析或评估。
在本例的情况下，连续读出的页可跨越多个块。另外，在本例中，并非如第一实施例那样存储页地址，而是存储页数，因此能够进一步削减ECC相关信息存储部190的存储容量。
接着，参照图8的(A)、图8的(B)的流程图对基于第三实施例的ECC相关信息的读出动作进行说明。在连续读出动作中，控制器150监测利用ECC电路130进行的错误纠正，将利用ECC电路130进行了错误纠正的最初页及最后页的页地址存储于ECC相关信息存储部190(S300)。在连续读出动作结束后，控制器150当从主机装置接收到ECC相关信息的读出动作的命令后(S310)，读出ECC相关信息存储部190中所存储的进行了错误纠正的最初页及最后页的页地址，并将其输出(S320)。
图8的(B)表示进行了连续读出动作的页，图中，阴影线表示进行了错误纠正的页。控制器150在连续读出动作中，将进行了错误纠正的最初页n+3及最后页n+8的页地址写入至ECC相关信息存储部190。然后，在接收到ECC相关信息的读出命令时，读出ECC相关信息存储部190中所存储的最初页n+3及最后页n+8的各页地址，并将其输出至主机装置。
根据本实施例，主机装置可接收进行了错误纠正的最初页及最后页的页地址，从而根据最初页与最后页的间隔、或者最初页及最后页所属的块等来进行在连续读出动作中所输出的读出数据的可靠性等的分析或评估。
在本例的情况下，ECC相关信息存储部190的存储容量是2页的页地址的32位。另外，在本例的情况下，既可为以块为单位的连续读出，也可为跨越多个块的连续读出。
接着，对基于第四实施例的ECC相关信息的读出动作进行说明。第四实施例是任意组合了所述第一实施例至第三实施例而成。组合例如为第一实施例与第二实施例、第一实施例与第三实施例、第二实施例与第三实施例、第一实施例与第二实施例和第三实施例。
例如，在组合了第二实施例与第三实施例的情况下，存储进行了错误纠正的页的页数、以及进行了错误纠正的最初页及最后页的页地址，并响应于读出命令将这些信息输出至主机装置。主机装置可知道在最初页与最后页之间存在多少进行了错误纠正的页数，并基于此来对所读出的数据的可靠性等进行分析或评估。
例如，一个块为64页，在一个块内执行连续读出的情况下，将表示64页所需要的6位、表示最初页的页地址的6位、表示最后页的页地址的6位(省略块地址)的合计18位的ECC相关信息输出至主机装置。
图9的(A)表示进行了连续读出动作的一个块内的页，图中，阴影线表示进行了错误纠正的页3、页5、页6、页8、页56、页58、页59、页61。在此情况下，如图9的(B)所示，将用于对进行了错误纠正的页数进行计数的6位(在所述例中，进行了错误纠正的页数为8页，因此为“001000”)、作为进行了错误纠正的最初页3的页地址的6位“000011”、作为进行了错误纠正的最后页61的页地址的6位“111101”的数据存储于ECC相关信息存储部190。控制器150响应于来自主机装置的ECC相关信息的读出命令，将ECC相关信息存储部190中所存储的18位的数据输出至主机装置。
另外，在跨越块的连续读出动作的情况下，若块的数量为1024个，则将对1024×64页进行计数所需要的16位、作为进行了错误纠正的最初页的页地址的16位、作为进行了错误纠正的最后页的页地址的16位的合计48位存储于ECC相关信息存储部190，并响应于读出命令将这些信息提供给主机装置。
如此，主机装置可通过基于接收到的ECC相关信息确定进行了错误纠正的页范围、或者页，来采取下一操作。
在第四实施例中，也可设为在将组合了第一实施例至第三实施例而得的ECC相关信息存储于ECC相关信息存储部190的情况下，准备多个与各个组合对应的ECC相关信息的读出命令。例如，如图10的表所示，规定多个ECC相关信息的读出命令与ECC相关信息的读出内容的关系，控制器150可参照表而进行与所接收到的读出命令相应的ECC相关信息的读出。例如，若为读出命令_C，则将进行了错误纠正的页数、以及进行了错误纠正的最初页及最后页的页地址输出至主机装置。
接着，对本发明的第五实施例进行说明。在第一实施例至第四实施例中，分别使用了命令以读出ECC相关信息，在本实施例中，预先设定ECC相关信息的选择。所述设定例如与和NAND闪速存储器的动作相关的设定(例如编程或擦除等的电压等)一起保存于熔丝存储器。熔丝存储器形成于存储单元阵列内，在上电动作时，将熔丝存储器的内容加载至配置寄存器等。控制器150根据加载至配置寄存器的内容对各种动作进行控制。
将ECC相关信息的设定方法的一例示于图11。作为一例，设定信息包含2位的数据。“00”对应于如第一实施例那样进行了错误纠正的所有页的页地址的读出，“01”对应于如第二实施例那样进行了错误纠正的页数的读出，“10”对应于如第三实施例那样进行了错误纠正的最初页及最后页的页地址的读出，“11”对应于如第四实施例那样的第一实施例至第三实施例的组合的读出(例如，对应于进行了错误纠正的页数、以及进行了错误纠正的最初页及最后页的页地址的读出)。
控制器150在进行连续读出动作时，将根据设定信息选择的ECC相关信息存储于ECC相关信息存储部190，然后，在接收到ECC相关信息的读出命令时，输出ECC相关信息存储部190中所存储的ECC相关信息。
如此根据本实施例，可响应于一个ECC相关信息的读出命令，将利用用户设定的设定信息选择的ECC相关信息提供给主机装置。
如上所述对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求记载的本发明的主旨范围内进行各种变形及变更。

Claims (15)

1.一种半导体存储装置，包括：
与非型的存储单元阵列；
连续读出部件，连续地读出所述存储单元阵列的页；
存储部件，针对由所述连续读出部件连续读出的页，存储与由错误检测纠正电路进行了错误纠正的页相关的错误检测纠正相关信息；以及
输出部件，响应于连续读出动作后的读出命令，输出所述存储部件中所存储的所述错误检测纠正相关信息，
所述错误检测纠正相关信息包括进行了错误纠正的所有页的页地址的第一信息、进行了错误纠正的页数的第二信息以及进行了错误纠正的最初页及最后页的各页地址的第三信息中的至少一个。
2.根据权利要求1所述的半导体存储装置，其中所述错误检测纠正相关信息为由所述错误检测纠正电路进行了错误纠正的所有页的页地址。
3.根据权利要求1所述的半导体存储装置，其中所述错误检测纠正相关信息为由所述错误检测纠正电路进行了错误纠正的页数。
4.根据权利要求1所述的半导体存储装置，其中所述错误检测纠正相关信息为由所述错误检测纠正电路进行了错误纠正的最初页的页地址及最后页的页地址。
5.根据权利要求1所述的半导体存储装置，其中准备与所述第一信息、所述第二信息及所述第三信息的组合相应的多个读出命令，
所述输出部件能够输出与所述多个读出命令分别对应的所述第一信息、所述第二信息、所述第三信息的组合。
6.根据权利要求1所述的半导体存储装置，还包括：
设定部件，设定所述错误检测纠正相关信息的选择，
所述输出部件响应于连续读出动作后的读出命令，输出由所述设定部件选择的错误检测纠正相关信息。
7.根据权利要求6所述的半导体存储装置，其中所述设定部件设定所述第一信息、所述第二信息及所述第三信息中的任一个的选择。
8.根据权利要求6或7所述的半导体存储装置，其中所述设定部件基于所输入的设定信息，设定所述错误检测纠正相关信息的选择。
9.根据权利要求1至7中任一项所述的半导体存储装置，其中所述存储部件包括能够读写的易失性的随机存取存储器区域。
10.根据权利要求1至7中任一项所述的半导体存储装置，其中所述连续读出动作后的读出命令是在其他的页读出命令之前输入。
11.一种错误检测纠正相关信息的读出方法，适用于与非型闪速存储器，所述读出方法包括：
读出步骤，连续地读出存储单元阵列的页；
存储步骤，针对连续读出的页，存储与由错误检测纠正电路进行了错误纠正的页相关的错误检测纠正相关信息；以及
输出步骤，响应于连续读出动作后的读出命令，输出所述错误检测纠正相关信息，
所述错误检测纠正相关信息包括进行了错误纠正的所有页的页地址、进行了错误纠正的页数以及进行了错误纠正的最初页的页地址及最后页的页地址中的至少一个。
12.根据权利要求11所述的读出方法，其中所述读出命令是使进行了错误纠正的所有页的页地址、进行了错误纠正的页数以及进行了错误纠正的最初页的页地址及最后页的页地址中的至少一个输出。
13.根据权利要求11或12所述的读出方法，其中所述读出方法还包括设定所述错误检测纠正相关信息的选择的设定步骤，
所述输出步骤输出在所述设定步骤中选择的所述错误检测纠正相关信息。
14.根据权利要求11或12所述的读出方法，其中在连续地读出跨越多个块的页的情况下，所述输出步骤输出进行了错误纠正的页数以及进行了错误纠正的最初页及最后页的页地址。
15.根据权利要求11或12所述的读出方法，其中在连续地读出单个块内的页的情况下，所述输出步骤输出进行了错误纠正的所有页的页地址。
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