JP7137680B2 - 半導体装置および連続読出し方法 - Google Patents

Description

本発明は、半導体装置に関し、特にＮＡＮＤ型フラッシュメモリ等の連続読出しに関する。

ＮＡＮＤ型のフラッシュメモリには、外部からのコマンドに応答して複数のページを連続で読み出す連続読出し機能（バースト読出し機能）が搭載されている。ページバッファ／センス回路は、例えば２つのラッチを含み、連続読出し動作が行われるとき、一方のラッチにアレイから読み出されたデータを保持する間に、他方のラッチに保持されたデータの出力を可能にしている（例えば、特許文献１、２、３等）。

特許５３２３１７０号公報 特許５６６７１４３号公報 米国特許出願ＵＳ２０１４／０１０４９４７Ａ１

図１に、オンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリの概略構成を示す。フラッシュメモリは、ＮＡＮＤストリングを含むメモリセルアレイ１０と、ページバッファ／センス回路２０と、データ転送回路３０、３２と、誤り検出訂正回路（以下、ＥＣＣ回路）４０と、入出力回路５０とを含む。ページバッファ／センス回路２０は、読出しデータやプログラムすべき入力データを保持する２つのラッチＬ１、Ｌ２（１つのラッチは、例えば４ＫＢ）を含み、ラッチＬ１、Ｌ２は、それぞれキャッシュＣ０とキャッシュＣ１（１つのキャッシュは、例えば２ＫＢ）とを含む。キャッシュＣ０、Ｃ１は、それぞれ独立した動作が可能である。また、ＥＣＣ回路４０は、ユーザーオプションによりイネーブルまたはディスエーブルさせることが可能である。

図２に、従来の連続読出しを行うときのタイミングチャートを示す。連続読出しは、複数ページからデータを連続的に読み出すものであり、この動作は、コマンドにより実行することが可能である。初めに、ページＰ０のアレイ読出しが行われる。このときの読出し時間ｔＲＤ１は、約２４μｓである。読み出されたページＰ０のデータがラッチＬ１のキャッシュＣ０、Ｃ１に保持され（Ｐ０Ｃ０、Ｐ０Ｃ１）、次いでラッチＬ１のキャッシュＣ０、Ｃ１のデータがラッチＬ２のキャッシュＣ０、Ｃ１に転送される。キャッシュＣ０、Ｃ１の一方がデータ出力されている間に他方がＥＣＣ処理され、他方がデータ出力されている間に一方がＥＣＣ処理される。また、ラッチＬ１からラッチＬ２へのデータ転送後に、次のページＰ１のアレイ読出しが行われ、これがラッチＬ１に保持される。

連続読出しでは、行アドレスが自動的にインクリメントされ、ページＰ１から複数ページの連続読出しが開始される。連続読出し中のアレイ読出し時間ｔＲは、約１８μＳである。アレイ読出しは、内部クロック信号に同期して行われ、入出力回路５０によるデータ出力は、内部クロック信号とは非同期の外部クロック信号ＥｘＣＬＫに同期して行われる。１ページのデータを出力する時間ｔＤＯＵＴは、外部クロック信号ＥｘＣＬＫの周波数に依存し、例えば、外部クロック信号ＥｘＣＬＫが１０４ＭＨｚであるとき、ｔＤＯＵＴは約３９．４μｓである。連続読出しでは、アレイ読出し時間ｔＲは、１ページのデータ出力時間ｔＤＯＵＴよりも小さくなければならない。

メモリセルアレイ１０は、データを記憶するメイン領域と、ＥＣＣ処理による誤り検出符号やユーザー情報などを記憶するスペア領域とを含んでいる。図１（Ｂ）に、メモリセルアレイ１０のメイン領域とスペア領域の構成を示す。メイン領域は、キャッシュＣ０に対応するメイン部分Ｃ０＿ＭとキャッシュＣ１に対応するメイン部分Ｃ１＿Ｍとを含み、メイン部分Ｃ０＿Ｍの列アドレスは、０００Ｆ～３ＦＦｈであり、メイン部分Ｃ１＿Ｍの列アドレスは、４００ｈ～７ＦＦｈである。スペア領域は、キャッシュＣ０に対応するスペア部分Ｃ０＿ＳとキャッシュＣ１に対応するスペア部分Ｃ１＿Ｓとを含み、スペア部分Ｃ０＿Ｓの列アドレスは、８００ｈ～８３Ｆｈであり、スペア部分Ｃ１＿Ｓの列アドレスは、８４０ｈ～８７Ｆｈである。

ユーザーが使用するキャッシュＣ０、Ｃ１は、Ｃ０＝メイン部分Ｃ０＿Ｍ＋スペア部分Ｃ０＿Ｓ、Ｃ１＝メイン部分Ｃ１＿Ｍ＋スペア部分Ｃ１＿Ｓで定義される。このユーザー定義は、フラッシュメモリが内部で動作するときの定義と同じである。なお、メモリセルアレイの列アドレスとページバッファ２０のラッチＬ１、Ｌ２の列アドレスは一対一に対応しており、同じである。そして、連続読出し動作では、列アドレス０００ｈから８７Ｆｈの順序でシーケンシャルにデータが出力される。

高集積化により１ページのサイズが大きくなると、それに比例してページバッファ／センス回路の専有面積が大きくなる。もし、ラッチＬ２を取り除くことができれば、ページバッファ／センス回路の占有面積を大幅に削減することが可能である。図３は、単一のラッチＬ１（ラッチＬ２無し）で連続読出しを行うことを想定したタイミングチャートである。この場合、ラッチＬ１のデータを退避させる場所が無くなるため、ラッチＬ１のデータが空にならないと、アレイ読出しをすることができない。つまり、事実上、シームレスな読出しを行うことは不可能である。

そこで、１ページのデータをキャッシュＣ０とキャッシュＣ１の１／２ページに分けて読み出すことが検討される。この場合、同一ページを２度読出すことになるため、読出し動作によるディスターブの懸念がある。すなわち、読出し動作では、全ビット線へのプリチャージ／ディチャージが行われるため、ビット線間の容量カップリングによる不所望な電圧がビット線やメモリセルに影響を及ぼすおそれがある。

図４は、連続読出し動作においてキャッシュＣ０、Ｃ１の１／２ページの読出し（２度のアレイ読出し）を行うときのタイミングチャートである。メモリセルアレイの選択ページのキャッシュＣ０を読み出すとき、図１（Ｂ）に示すように、メイン部分Ｃ０＿Ｍとスペア部分Ｃ０＿Ｓが読み出され、これらのデータがラッチＬ１に転送され、キャッシュＣ１を読み出すとき、メイン部分Ｃ１＿Ｍとスペア部分Ｃ１＿Ｓが読み出され、これらのデータがラッチＬ１に転送される。

このため、次のページＰ１のキャッシュＣ０のデータ転送は、ラッチＬ１のページＰ０のキャッシュＣ０が出力された後でなければならない。それより前にページＰ１のキャッシュＣ０のデータ転送が行われると、ページＰ０のキャッシュＣ０が上書きされてしまう。キャッシュＣ０のデータ出力が完了するのは、キャッシュＣ０のスペア部分Ｃ０＿Ｓが出力された時点であり、言い換えれば、キャッシュＣ１のスペア部分Ｃ１＿Ｓのデータ出力中に、ページＰ１のキャッシュＣ０のデータ転送が行われなければ、ページＰ１のデータをシームレスに出力することができない。しかしながら、キャッシュＣ１のスペア部分Ｃ１＿Ｓのデータ出力時間ｔＤＯＵＴ＿Ｃ１Ｓｐは約１．２μｓであり、この短い期間中に、次のページのキャッシュＣ０のデータ転送を行うには、シビアなタイミング調整が必要であり、これを実現することは非常に難しい。

本発明は、このような従来の課題を解決するために成されたものであり、ページバッファ／センス回路の規模を削減しつつ、連続読出しを行うことができる半導体装置および連続読出し方法を提供することを目的とする。

本発明に係るＮＡＮＤ型フラッシュメモリの連続読出し方法は、ページバッファ／センス回路のデータ保持部の第１の保持領域に保持された第１のページデータの出力後に、メモリセルアレイから次のページの第１のページデータを読出し、読み出した第１のページデータを第１の保持領域に保持し、前記データ保持部の第２の保持領域に保持された第２のページデータの出力後に、メモリセルアレイから前記次のページの第２のページデータを読出し、読み出した第２のページデータを第２の保持領域に保持するステップを含む。

ある実施態様では、第１の保持領域に保持された第１のページデータを出力後に連続的に第２の保持領域に保持された第２のページデータを出力する。ある実施態様では、第１および第２のページデータはそれぞれ、メモリセルアレイの選択ページの列アドレス方向に連続する１／２ページのデータである。ある実施態様では、第１のページデータは、データの記憶に利用されるメイン領域のデータを含み、第２のページデータは、メイン領域のデータとスペア領域のデータとを含む。ある実施態様では、第１のページデータを読み出すとき、ｍ本の第１のグループのビット線が選択され、第２のページデータを読み出すとき、ｍ本の第２のグループのビット線が選択され、第１のグループのビット線と第２のグループのビット線が交互に配置される。ある実施態様では、第１および第２の保持領域に保持された第１および第２のページデータは、クロック信号に同期して外部に出力される。

本発明に係る半導体装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイの各ビット線に接続されたページバッファ／センス回路と、前記メモリセルアレイの選択ページの読出しを行う読出し手段と、前記読出し手段によって読み出されたデータを出力する出力手段とを含み、前記読出し手段は、複数ページの連続読出しを行うとき、前記ページバッファ／センス回路のデータ保持部の第１の保持領域に保持された第１のページデータが前記出力手段により出力された後、メモリセルアレイから次のページの第１のページデータを読出し、読み出した第１のページデータを第１の保持領域に保持し、前記データ保持部の第２の保持領域に保持された第２のページデータが前記出力手段により出力された後、メモリセルアレイから前記次のページの第２のページデータを読出し、読み出した第２のページデータを第２の保持領域に保持する。

ある実施態様では、前記出力手段は、第１の保持領域に保持された第１のページデータを出力後に連続的に第２の保持領域に保持された第２のページデータを出力する。ある実施態様では、第１および第２のページデータはそれぞれ、メモリセルアレイの選択ページの列アドレス方向に連続する１／２ページのデータである。ある実施態様では、第１のページデータは、データの記憶に利用されるメイン領域のデータを含み、第２のページデータは、メイン領域のデータとスペア領域のデータとを含む。ある実施態様では、前記読出し手段は、第１のページデータを読み出すとき、ｍ本の第１のグループのビット線を選択し、第２のページデータを読み出すとき、ｍ本の第２のグループのビット線を選択し、第１のグループのビット線と第２のグループのビット線が交互に配置される。ある実施態様では、前記出力手段は、第１および第２の保持領域に保持された第１および第２のページデータを、クロック信号に同期して外部に出力する。

本発明によれば、第１のページデータの出力後にメモリセルアレイから次のページの第１のページデータを読出し、読み出した第１のページデータを第１の保持領域に保持し、第２のページデータの出力後にメモリセルアレイから前記次のページの第２のページデータを読出し、読み出した第２のページデータを第２の保持領域に保持するようにしたので、ページバッファ／センス回路の回路規模を削減しつつ連続読出しが可能になる。

従来のＮＡＮＤ型フラッシュメモリの概略構成を示す図である。 ラッチＬ１、Ｌ２を用いた従来の連続読出し時のタイミングチャートである。 ラッチＬ１を用いた従来の連続読出し時のタイミングチャートである。 ラッチＬ１を用いた従来の他の連続読出し時のタイミングチャートである。 本発明の実施例に係るフラッシュメモリの構成を示す図である。 本発明の実施例に係るキャッシュＣ０、Ｃ１の定義を説明する図である。 本発明の実施例に係る連続読出し動作時のタイミングチャートである。 本発明の実施例に係るページバッファ／センス回路のレイアウトを示す図である。 本実施例のキャッシュＣ０、Ｃ１の読出し時のページバッファ／センス回路の行方向の選択を説明する図である。 本実施例のキャッシュＣ０、Ｃ１の読出し時のページバッファ／センス回路の列方向の選択を説明する図である。 本実施例のキャッシュＣ０、Ｃ１の読出し時に選択されるページバッファ／センス回路を示すテーブルである。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリあるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。

図５は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部クロック信号ＥｘＣＬＫに応答してデータを外部に出力したり、外部から入力されるデータを取り込むことが可能な入出力回路１２０と、データの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取ったコマンドや外部端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出したデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリアレイ１１０は、例えば、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。１つのＮＡＮＤストリングは、複数のメモリセル(例えば、６４個)と、ビット線側選択トランジスタ（選択ゲート線SGD）と、ソース線側選択トランジスタ（選択ゲート線SGS）とを直列に接続して構成される。ビット線側選択トランジスタのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタのソースは、共通のソース線SLに接続される。

フラッシュメモリ１００の読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ＮＡＮＤストリングのビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５～２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

ページバッファ／センス回路１７０は、図１に示すような２つのラッチＬ１、Ｌ２を備えるのではなく、単一のラッチＬ１を含んで構成される。また、フラッシュメモリ１００の内部的な動作では、キャッシュＣ０、Ｃ１は、列アドレスが連続する１／２ページで定義されることに留意すべきである。図６（Ａ）は、メモリセルアレイ上のメイン領域とスペア領域との構成を示し、図６（Ｂ）は、内部的なキャッシュＣ０、Ｃ１の定義を示す。

メイン領域は、キャッシュＣ０に対応するメイン部分Ｃ０＿ＭとキャッシュＣ１に対応するメイン部分Ｃ１＿Ｍとを含み、メイン部分Ｃ０＿Ｍの列アドレスは、０００ｈ～３ＦＦｈであり、メイン部分Ｃ１＿Ｍの列アドレスは、４００ｈ～７ＦＦｈである。スペア領域は、キャッシュＣ０に対応するスペア部分Ｃ０＿ＳとキャッシュＣ１に対応するスペア部分Ｃ１＿Ｓとを含み、スペア部分Ｃ０＿Ｓの列アドレスは、８００ｈ～８３Ｆｈであり、スペア部分Ｃ１＿Ｓの列アドレスは、８４０ｈ～８７Ｆｈである。

フラッシュメモリ１００の内部的な動作では、キャッシュＣ０は、列アドレス０００ｈ～４３Ｆｈと定義され、キャッシュＣ１は、列アドレス４４０ｈ～８７Ｆｈと定義される。従って、キャッシュＣ０は、メイン部分Ｃ０＿Ｍと一部のメイン部分Ｃ１＿Ｍとを含み、キャッシュＣ１は、一部のメイン部分Ｃ１＿Ｍとスペア部分Ｃ０＿Ｓ、Ｃ１＿Ｓとを含む。一方、ユーザーから見た定義では、キャッシュＣ０は、メイン部分Ｃ０＿Ｍとスペア部分Ｃ０＿Ｓを含み、キャッシュＣ１は、メイン部分Ｃ０＿Ｍとスペア部分Ｃ０＿Ｓを含む。

メモリセルアレイの選択ページから読み出されたデータは、ページバッファ／センス回路１７０のセンスノードで感知され、感知されたデータがラッチＬ１に転送され、そこで保持される。連続読出し動作では、同一ページの読出しが２度行われ、最初にキャッシュＣ０のデータが読み出され、これがラッチＬ１の列アドレス０００ｈ～４３Ｆｈに転送され、次にキャッシュＣ１のデータが読み出され、これがラッチＬ１の列アドレス４４０ｈ～８７Ｆｈに転送される。ラッチＬ１のキャッシュＣ０、Ｃ１は、それぞれ独立した動作が可能である。つまり、連続読出し動作では、アレイからの読み出しやデータの出力は、１／２ページ単位で独立に行われる。アレイ読出しは、内部クロック信号に基づき行われ、ラッチＬ１と入出力回路１２０との間のデータ転送や入出力回路１２０からのデータ出力は、外部クロック信号ＥｘＣＬＫに基づき行われる。

列選択回路１８０は、入力された列アドレスＡｙに従いページ内のデータの読出し開始位置を選択したり、あるいは列アドレスを用いることなくページの先頭位置からデータを自動的に読み出す。さらに列選択回路１８０は、クロック信号に応答して列アドレスをインクリメントする列アドレスカウンタを含むようにしてもよい。

次に、本実施例のフラッシュメモリ１００の連続読出し動作について説明する。連続読出し動作は、例えば、ＳＰＩ（Serial peripheral Interface）機能を搭載したフラッシュメモリにおいて実施される。図７は、本実施例の連続読出し動作時のタイミングチャートである。同図に示すように、ページＰ０のキャッシュＣ０のデータが出力された後、ページＰ０のキャッシュＣ１のデータ出力中に、次のページＰ１のキャッシュＣ０のアレイ読出しが行われ、読み出されたキャッシュＣ０のデータがラッチＬ１に転送される。コントローラ１５０は、ラッチＬ１に保持されたデータの出力が列アドレス４３Ｆに到達したとき、キャッシュＣ０のアレイ読出しを開始させる。

次に、ページＰ０のキャッシュＣ１のデータが出力された後、ページＰ１のキャッシュＣ０のデータ出力中に、ページＰ１が再度選択され、ページＰ１のキャッシュＣ１のデータがラッチＬ１に転送される。コントローラ１５０は、ラッチＬ１に保持されたデータの出力が列アドレス８７Ｆに到達したとき、キャッシュＣ１のアレイ読出しを開始させる。

このように本実施例では、ラッチＬ１のキャッシュＣ１が出力中に次のページのキャッシュＣ０のデータをラッチＬ１に読出し、キャッシュＣ０が出力中に次のページのキャッシュＣ１のデータをラッチＬ１に読み出すようにしたので、高速周波数の外部クロック信号ＥｘＣＬＫを用いても、１／２ページのキャッシュのデータ出力時間ｔＤＯＵＴ＞１／２ページのアレイ読出し時間ｔＲを容易に満足させ、複数ページのシームレスなデータ出力を行うことができる。

次に、本実施例のページバッファ／センス回路１７０の模式的なレイアウトを図８（Ａ）に示す。図８（Ｂ）は、ページバッファ／センス回路＜０＞～＜７＞、サブビット線ＳＢＬ＜０＞～＜７＞、グローバルビット線＜０＞～＜１５＞の接続関係を示すテーブルである。ページバッファセンス回路１７０は、同図に示すように、行方向の１ピッチ内に２列×４段となるように配置される。１つのページバッファ／センス回路は、１つのセンス回路と１つのラッチ回路を含んで構成される。１つのページバッファ／センス回路のセンスノードに接続された１本のサブビット線ＳＢＬは、ビット線選択回路１７２を介して偶数グローバルビット線ＧＢＬ＿ｅと奇数グローバルビット線ＧＢＬ＿ｏに接続される。偶数グローバルビット線ＧＢＬ＿ｅおよび奇数グローバルビット線ＧＢＬ＿ｏは、メモリセルアレイ１１０の複数のブロック上を列方向に延在する。従って、１ピッチ内には、１６本の偶数グローバルビット線ＧＢＬ＿ｅおよび奇数グローバルビット線ＧＢＬ＿ｏにビット線選択回路１７２を介して接続された８本のサブビット線がレイアウトされ、かつ８本のサブビット線に接続された８個のページバッファ／センス回路１７０が配置される。ページバッファ／センス回路を、２列×４段にレイアウトすることで、ページバッファ／センス回路１７０の列方向の段数を減らし、面積効率が改善される。さらに本実施例では、ページバッファ／センス回路１７０が複数のラッチＬ１、Ｌ２を含まないため、高さ方向のサイズを小さくすることができる。なお、連続読出し動作では、キャッシュＣ０を読み出すときは、ページバッファ／センス回路＜０＞～＜３＞に接続されるサブビット線ＳＢＬ＜０、２、４、６＞に対応した偶数グローバルビット線ＧＢＬ＿ｅもしくは奇数グローバルビット線ＧＢＬ＿ｏのいずれかを読出し、キャッシュＣ１を読み出すときは、ページバッファ／センス回路＜４＞～＜７＞に接続されるサブビット線ＳＢＬ＜１、３、５、７＞に対応した偶数グローバルビット線ＧＢＬ＿ｅもしくは奇数グローバルビット線ＧＢＬ＿ｏのいずれかを読出し、その際、非選択の偶数グローバルビット線または奇数グローバルビット線はＧＮＤに電気的に接続され、シールド読出しが行われる。

図９、図１０、図１１は、キャッシュＣ０、Ｃ１と図８に示すページバッファ／センス回路（サブビット線）との接続関係を示している。これらの図において、Ｙ１＿ＰＢ＿ＳＡ×８＜０＞、Ｙ１＿ＰＢ＿ＳＡ×８＜１＞は、８つのページバッファ／センス回路のレイアウトを表す。ＹＡＥｂ＜＊＞信号、ＹＡＯｂ＜＊＞信号、ＹＢＣ＜＊＞信号は、列選択回路１８０によって列アドレスをデコードしたことにより生成される選択信号であり、図１０（Ａ）に、列アドレスＣＡのデコード表を示す。

キャッシュＣ０、Ｃ１の読出しが行われるとき、対応するセンスアンプ／センス回路１７０は、ＹＢＣ＜＊＞によって選択される。図１０（Ｂ）において、ＹＢＣ＜０＞～＜６７＞は、キャッシュＣ０の読出しのときにページバッファ／センス回路＜０＞～＜３＞を選択し、ＹＢＣ＜６８＞～＜１３５＞は、キャッシュＣ１の読出しのときにページバッファ／センス回路＜４＞～＜７＞を選択する。ＹＢＣ［０、６８］、ＹＢＣ［１、６９］、…ＹＢＣ［６７、１３５］は、Ｙ１＿ＰＢ＿ＳＡ×８のページバッファ／センス回路におけるキャッシュＣ０、Ｃ１のペアである。このように、キャッシュＣ０、Ｃ１の読出しにおいて、列方向の活性化されるページバッファ／センス回路と列方向の非活性化されるページバッファ／センス回路とを交互に配置させることで、図６（Ｂ）に示すような物理的に分離されたキャッシュＣ０、Ｃ１への接続を行い、さらに活性化されるページバッファ／センス回路が物理的に離間されるため（間に非活性化されるページバッファ／センス回路が介在されるため）、キャッシュＣ０またはＣ１で同時に選択されるビット線を離間させることが可能になり、同一ページの読出しを繰り返したときのページバッファ／センス回路間やビット線間の容量カップリングの影響を抑制している。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力回路
１３０：ＥＣＣ回路
１４０：アドレスレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路

Claims (9)

1. メモリセルアレイと、当該メモリセルアレイから読み出されたデータを受け取るページバッファ／センス回路とを含み、前記ページバッファ／センス回路は、それぞれ１／２ページ分のデータを保持する第１の保持領域と第２の保持領域とを含む、ＮＡＮＤ型フラッシュメモリの連続読出し方法であって、
   第１の保持領域に保持されたデータの出力後、第２の保持領域に保持されたデータの出力中に、メモリセルアレイから次のページのデータを第１の保持領域に保持し、第２の保持領域に保持されたデータの出力後、第１の保持領域に保持されたデータの出力中に、メモリセルアレイから次のページのデータを第２の保持領域に保持するステップを有し、
   前記ページバッファ／センス回路は、行方向の各ピッチ内に２列×複数段に配置され、第１の保持領域のデータを出力するとき、前記２列の一方の列のページバッファ／センス回路に接続されたビット線を選択してメモリセルアレイの読出しが行われ、第２の保持領域のデータを出力するとき、前記２列の他方の列のページバッファ／センス回路に接続されたビット線を選択してメモリセルアレイの読出しが行われ、非選択のビット線はＧＮＤにシールドされる、方法。
2. 前記メモリセルアレイは、列アドレスが連続する方向に順に、データの記憶に利用される第１のメイン領域、データの記憶に利用される第２のメイン領域、第１のメイン領域のデータに関する情報を記憶する第１のスペア領域、第２のメイン領域のデータに関する情報を記憶する第２のスペア領域を含み、
   メモリセルアレイのデータを読み出すとき、第１の保持領域が第１のメイン領域のデータと第２のメイン領域のデータの一部とを含み、かつ第２の保持領域が第２のメイン領域の残りのデータと前記第１および第２のスペア領域のデータとを含むようにメモリセルアレイのデータの列アドレス位置が変換される、請求項１に記載の方法。
3. 前記メモリセルアレイから第１の保持領域へのデータの読出しは、第１の保持領域に保持されたデータを出力する列アドレスが１／２ページの最終列アドレスに到達したときに開始され、前記メモリセルアレイから第２の保持領域へのデータの読出しは、第２の保持領域に保持されたデータを出力する列アドレスが１／２ページの最終列アドレスに到達したときに開始される、請求項１または２に記載の方法。
4. ＮＡＮＤ型のメモリセルアレイと、
   前記メモリセルアレイの各ビット線に接続され、かつメモリセルアレイから読み出されたデータを受け取るページバッファ／センス回路であって、当該ページバッファ／センス回路は、それぞれ１／２ページ分のデータを保持する第１の保持領域と第２の保持領域とを含み、かつ行方向の各ピッチ内に２列×複数段に配置される、前記ページバッファ／センス回路と、
   前記メモリセルアレイの読出しを制御する制御手段とを含み、
   前記制御手段は、ページの連続読出しを行うとき、第１の保持領域に保持されたデータの出力後、第２の保持領域に保持されたデータの出力中に、メモリセルアレイから次のページのデータを第１の保持領域に保持し、第２の保持領域に保持されたデータの出力後、第１の保持領域に保持されたデータの出力中に、メモリセルアレイから次のページのデータを第２の保持領域に保持し、
   前記制御手段はさらに、第１の保持領域のデータを出力するとき、前記２列の一方の列のページバッファ／センス回路に接続されたビット線を選択してメモリセルアレイの読出しを行い、第２の保持領域のデータを出力するとき、前記２列の他方の列のページバッファ／センス回路に接続されたビット線を選択してメモリセルアレイの読出しを行い、非選択のビット線をＧＮＤにシールドする、半導体装置。
5. 前記メモリセルアレイは、列アドレスが連続する方向に順に、データの記憶に利用される第１のメイン領域、データの記憶に利用される第２のメイン領域、第１のメイン領域のデータに関する情報を記憶する第１のスペア領域、第２のメイン領域のデータに関する情報を記憶する第２のスペア領域を含み、
   前記制御手段は、メモリセルアレイのデータを読み出すとき、第１の保持領域が第１のメイン領域のデータと第２のメイン領域のデータの一部とを含み、かつ第２の保持領域が第２のメイン領域の残りのデータと前記第１および第２のスペア領域のデータとを含むようにメモリセルアレイのデータの列アドレス位置を変換する、請求項４に記載の半導体装置。
6. 前記メモリセルアレイから第１の保持領域へのデータの読出しは、第１の保持領域に保持されたデータを出力する列アドレスが１／２ページの最終列アドレスに到達したときに開始され、前記メモリセルアレイから第２の保持領域へのデータの読出しは、第２の保持領域に保持されたデータを出力する列アドレスが１／２ページの最終列アドレスに到達したときに開始される、請求項４または５に記載の半導体装置。
7. 前記読出し手段は、第１および第２の保持領域に保持されたデータをクロック信号に同期して外部に出力する、請求項４ないし６いずれか１つに記載の半導体装置。
8. 前記ページバッファ／センス回路は、１ページ分のデータを保持する単一のラッチを含んで構成される、請求項４に記載の半導体装置。
9. 前記ページバッファ／センス回路は、各ピッチ内に２列×４段のレイアウトに配置される、請求項８に記載の半導体装置。

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