JP2001184874A - 半導体記憶装置の読み出し方法および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 複数のページの連続読出し時の消費電流の低
減が図れるようにする。 【解決手段】 ページを２つの領域に分割したページの
うちの前半のデータをラッチする第１のラッチ回路と、
後半のデータをラッチする第２のラッチ回路とを設け
る。複数のページを連続して読出す際に、現在の１ペー
ジ分のデータのシリアル出力の終了直前に、次の１ペー
ジ分のアクセスを行ない、該メモリセルの情報をビット
線に反映して、第１のラッチ回路に、次の１ページのデ
ータのうちの前半のデータを取込み、現在の１ページデ
ータのシリアル出力が全て終了後、次の１ページのデー
タの後半のページのデータを第２のラッチ回路に取込
み、第１のラッチ回路に取込まれた次の１ページのデー
タのうちの前半のページのデータのシリアル出力を開始
するので、１ページの読出しでのワード線の駆動回数を
１回にして、複数のページのデータを連続して読出すこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ページ単位でメ
モリセルの書き込み／読み出しを行なうＮＡＮＤ型のフ
ラッシュメモリに用いて好適な半導体記憶装置およびそ
の読み出し方法に関するもので、特に、複数のページを
連続的に読み出す際に、読み出し速度を改善すると共
に、消費電力の低減を図るようにしたものに係わる。

【０００２】

【従来の技術】ＮＡＮＤ型のフラッシュメモリでは、フ
ローティングゲートを有する複数のメモリセルトランジ
スタが縦続接続されてＮＡＮＤストリングが構成され、
メモリセルアレイ上には、このＮＡＮＤストリングがマ
トリクス状に配設される。メモリセルアレイ上で行方向
に並ぶメモリセルは共通のワード線に接続され、この共
通のワード線に接続されたページを単位として、データ
の書き込み／読み出しが行われる。

【０００３】このようなフラッシュメモリは、携帯型の
ヘッドホンステレオや、ディジタルカメラに装着して、
音楽データや画像データを保存するための記憶媒体とし
て用いられている。

【０００４】ページ単位でデータの書き込み／読み出し
を行うＮＡＮＤ型のフラッシュメモリでは、読み出し時
には、選択されたメモリセルのワード線が読み出し電圧
となるように駆動され、メモリセルからデータが読み出
される。読み出された１ページ分のデータは、ラッチ回
路にラッチされ、それから、１ページ分のデータの転送
が行われる。このため、データの読み出しには、ワード
線を書き込み電圧に設定すると共にビット線をプリチャ
ージし、ビット線に現れた１ページ分のメモリセルの情
報をラッチ回路にラッチするためのファーストアクセス
の時間と、１ページ分の読み出しデータを外部に転送す
るシリアル転送の時間とが必要である。

【０００５】図１０及び図１１は、従来のページ単位で
のデータの読み出しを説明するものである。図１０及び
図１１において、メモリセルアレイ１０１は、フローテ
ィングゲートを有する複数のメモリセルトランジスタが
縦続接続されたＮＡＮＤストリングから構成されてお
り、行方向に並ぶメモリセルは共通のワード線に接続さ
れてページが構成される。

【０００６】ページ単位で読み出しを行う場合には、デ
コーダ１０２により、選択されたページ１０３のワード
線に読み出し電圧が与えられる。これと共に、ビット線
がプリチャージされ、ビット線にメモリセルの情報が現
れたら、ラッチパルスＬにより、１ページ分のメモリセ
ルの情報がラッチ回路１０４にラッチされる。このよう
にして、ファーストアクセスが終了したら、図１１に示
すように、ラッチ回路１０４にラッチされた読み出しデ
ータが外部にシリアル転送される。

【０００７】図１２は、このように、ファーストアクセ
スとシリアル読み出しを繰り返して、ページ毎にデータ
の読み出しを行った場合のタイミング図である。図１２
において、読み出し期間では、図１２Ｂに示すように、
選択されたワード線に読み出し電圧が与えられると共
に、ビット線がプリチャージされていくる。ビット線に
メモリセルの情報が現れたら、ラッチパルスＬ（図１２
Ｃ）が与えられる。このラッチパルスＬにより、図１２
Ｄに示すように、１ページ分のメモリセルの情報がラッ
チ回路１０４にラッチされる。それから、図１２Ｅに示
すように、ラッチ回路１０４にラッチされた読み出しデ
ータが外部にシリアル転送される。したがって、この場
合、ファーストアクセスの時間ｔ₁₀₁ とシリアル転送の
時間ｔ₁₀₂との合計が１ページの読み出し時間となる。

【０００８】このように、ページ単位でデータの読み出
し／書き込みを行うフラッシュメモリでは、従来、１ペ
ージ分のデータを読み出すのに、ファーストアクセスの
時間とシリアル転送の時間が必要であるため、読み出し
時間が長くなる。

【０００９】上述したように、フラッシュメモリは、音
楽データや画像データを保存するための記憶媒体として
用いられている。音楽データや画像データでは、複数の
ページが連続して読み出される。このような連続読み出
しの場合には、１つのページを２つに分け、一方の領域
でデータのシリアル転送を行っている間に、他方の領域
でファーストアクセスを行うことで、ファーストアクセ
スの時間が現れないようして、読み出し時間の短縮を図
るようにした、ギャップレス読み出しと呼ばれる方法が
提案されている。

【００１０】図１３〜図１８は、従来のギャップレス読
み出しを説明するものである。図１３〜図１８におい
て、メモリセルアレイ２０１は、フローティングゲート
を有する複数のメモリセルトランジスタが縦続接続され
たＮＡＮＤストリングから構成されており、行方向に並
ぶメモリセルは共通のワード線に接続されてページが構
成される。ラッチ回路２０４は、ページ２０３の前半の
領域２０３Ａを取り込むラッチ回路２０４Ａと、ページ
２０３の後半の領域２０３Ｂのデータを取り込むラッチ
回路２０４Ｂとに分かれている。

【００１１】ページ単位で読み出しを行う場合には、最
初の読み出しでは、図１３に示すように、デコーダ２０
２により、選択されたページ２０３のワード線に読み出
し電圧が与えられる。これと共に、ビット線がプリチャ
ージされ、ビット線にメモリセルの情報が現れたら、ラ
ッチパルスＬＡ及びＬＢにより、１ページ分の前半の領
域２０３Ａ及び２０３Ｂのメモリセルの情報がラッチ回
路２０４Ａにラッチされる。

【００１２】このようにしてファーストアクセスが終了
したら、図１４に示すように、ラッチ回路２０４Ａ及び
２０４Ｂにラッチされた読み出しデータが外部にシリア
ル転送される。

【００１３】１ページの前半のラッチ回路２０４Ａのシ
リアル転送を行いながら、図１５に示すように、選択さ
れたページ２０３のワード線に読み出し電圧が与えら
れ、これと共に、１ページの後半の領域２０３Ｂのビッ
ト線がプリチャージされ、ビット線に１ページの後半の
領域２０３Ｂのメモリセルの情報が現れたら、ラッチパ
ルスＬＢにより、１ページの後半の領域２０３Ｂのメモ
リセルの情報がラッチ回路２０４Ｂにラッチされる。こ
のようにして、１ページの後半のファーストアクセス
を、１ページの前半のシリアル転送の間に終了してお
く。

【００１４】そして、１ページの前半のシリアル転送が
終了したら、図１６に示すように、ラッチ回路２０４Ｂ
にラッチされた１ページの後半のシリアル転送が開始さ
れる。このとき、１ページの後半の領域２０３Ｂのファ
ーストアクセスは、１ページの前半の領域２０３Ａのシ
リアル転送の間に既に終了しているので（図１５参
照）、直ちに、シリアル転送を開始できる。

【００１５】それから、図１７に示すように、１ページ
の後半のラッチ回路２０４Ｂのシリアル転送を続けなが
ら、選択されたページ２０３のワード線に読み出し電圧
が与えられ、これと共に、１ページの前半の領域２０３
Ａのビット線がプリチャージされ、ビット線に１ページ
の前半の領域２０３Ａのメモリセルの情報が現れたら、
ラッチパルスＬＡにより、１ページの前半の領域２０３
Ａのメモリセルの情報がラッチ回路２０４Ａにラッチさ
れる。このようにして、１ページの前半のファーストア
クセスを、１ページの後半のシリアル転送の間に終了し
ておく。

【００１６】そして、図１８に示すように、１ページの
後半のシリアル転送を続け、１ページの後半のシリアル
転送が終了されたら、図１４に戻り、ラッチ回路２０４
Ａにラッチされた１ページの前半のシリアル転送が開始
される。

【００１７】以下、同様にして、１ページの一方の領域
２０３Ａ、２０３Ｂでデータの転送を行っている間に、
他方の領域２０３Ｂ、２０３Ａでファーストアクセスを
行うことで、ファーストアクセスの時間が現れなくな
る。

【００１８】図１９は、このようなギャップレス読み出
しを行った場合のタイミング図である。この場合、図１
９Ｇに示すように、１ページの前半の領域２０３Ａのデ
ータ（Ａ０，Ａ１，... ）又は後半の領域２０３Ｂのデ
ータ（Ｂ０，Ｂ１，... ）の転送を行いながら、図１９
Ｂに示すように、選択されたワード線に読み出し電圧が
与えられると共に、他方の領域２０３Ｂ又は２０３Ａの
ビット線がプリチャージされる。ビット線にメモリセル
の情報が現れたら、ラッチパルスＬＢ又はＬＡ（図１９
Ｄ又は図１９Ｃ）が与えられ、ラッチパルスＬＢ又はＬ
Ａにより、図１９Ｆ又は図１９Ｅに示すように、他方の
領域２０３Ｂ又は２０３Ａのメモリセルの情報がラッチ
回路１０４Ｂ又は１０４Ａにラッチされる。そして、図
１９Ｇ示すように、一方の領域２０３Ａ又は２０３Ｂの
データの転送が終了たら、直ちに、他方の領域２０３Ｂ
又は２０３Ａのシリアル転送が開始される。

【００１９】この場合、最初のアクセスでは、ファース
トアクセスの時間は必要であるが、以後、ファーストア
クセスの時間は現れなくなり、シリアル転送の時間だけ
で、１ページのデータが読み出せる。

【００２０】

【発明が解決しようとする課題】このように、ページ単
位で読み出しが行なわれるＮＡＮＤ型のフラッシュメモ
リでは、１ページを２つの領域に分割し、一方でシリア
ル転送を行なっている間に、他方でファーストアクセス
を行なうようなギャップレス読み出しを採用すること
で、複数のページを連続的に読み出す際の読み出し転送
時間の高速化が図れる。

【００２１】ところが、図１９に示すように、従来のギ
ャップレス読み出しでは、１ページ分データを読み出し
てシリアル転送するのに、１ページの前半の領域２０３
Ａをアクセスするためにワード線を駆動し、１ページの
後半の領域２０３Ｂをアクセスするのにワード線を駆動
しており、１ページについてワード線が２回駆動されて
いる。ワード線を駆動する間は、非選択のメモリセル及
び選択ゲートにハイレベルが供給されている。このた
め、従来のギャップレス読み出しでは、消費電力が増大
するという問題がある。

【００２２】したがって、この発明の目的は、複数のペ
ージを連続して読み出したときの読み出し時間を短縮で
きると共に、消費電流の低減が図れるようにした半導体
記憶装置の読み出し方法及び半導体記憶装置を提供する
ことにある。

【００２３】

【課題を解決するための手段】この発明は、複数のメモ
リセルを縦続接続したＮＡＮＤストリングを複数配設し
てメモリセルアレイを構成し、行方向に並ぶ複数のメモ
リセルのゲートを共通のワード線に接続し、共通のワー
ド線に接続された複数のメモリセルによりページを構成
し、ページを単位としてメモリセルアレイのデータの読
み出しを行なう半導体記憶装置の読み出し方法におい
て、ページを２つの領域に分割し、分割されたページの
うちの前半のページのデータをラッチする第１のラッチ
回路と、分割されたページのうちの後半のページのデー
タをラッチする第２のラッチ回路とを設け、複数のペー
ジを連続して読み出す際に、現在の１ページ分のデータ
のシリアル出力が全て終了される直前に、次の１ページ
分のアクセスを行ない、次の１ページ分のメモリセルの
情報をビット線に反映させておき、第１のラッチ回路
に、次の１ページのデータのうちの前半のページのデー
タを取り込み、現在の１ページデータのシリアル出力が
全て終了した後に、次の１ページのデータのうちの後半
のページのデータを第２のラッチ回路に取り込むと共
に、第１のラッチ回路に取り込まれている次の１ページ
のデータのうちの前半のページのデータのシリアル出力
を開始するようにしたことを特徴とする半導体記憶装置
の読み出し方法である。

【００２４】この発明は、複数のメモリセルを縦続接続
したＮＡＮＤストリングを複数配設してメモリセルアレ
イを構成し、行方向に並ぶ複数のメモリセルのゲートを
共通のワード線に接続し、共通のワード線に接続された
複数のメモリセルによりページを構成し、ページを単位
としてメモリセルアレイのデータの読み出しを行なう半
導体記憶装置において、メモリセルアレイを２つの領域
に分割し、メモリセルアレイのうちの前半のページのデ
ータをラッチする第１のラッチ回路と、分割されたメモ
リセルアレイのうちの後半のページのデータをラッチす
る第２のラッチ回路とを設けると共に、複数のページを
連続して読み出す際に、現在の１ページ分のデータのシ
リアル出力が全て終了される直前に、次の１ページ分の
アクセスを行ない、次の１ページ分のメモリセルの情報
をビット線に反映させておき、第１のラッチ回路に、次
の１ページのデータのうちの前半のデータを取り込み、
現在の１ページデータのシリアル出力が全て終了した後
に、次の１ページのデータのうちの後半のデータを第２
のラッチ回路に取り込むと共に、第１のラッチ回路に取
り込まれている次の１ページのデータのうちの前半のデ
ータのシリアル出力を開始させる手段を設ける、ように
したことを特徴とする半導体記憶装置である。

【００２５】１ページを２つの領域に分割し、複数のペ
ージを連続して読み出す際に、現在の１ページ分のデー
タのシリアル出力が全て終了される直前に次の１ページ
分のアクセスを行ない、次の１ページ分のメモリセルの
情報をビット線に反映させておき、前半領域のラッチ回
路に次の１ページのデータのうちの前半のページのデー
タを取り込み、現在の１ページデータのシリアル出力が
全て終了した後に、次の１ページのデータのうちの後半
のページのデータを後半領域のラッチ回路に取り込むと
共に、前半領域のラッチ回路に取り込まれている次の１
ページのデータのうちの前半のページのデータのシリア
ル出力を開始するようにしている。これにより、１ペー
ジの読み出しでのワード線の駆動回数を１回にして、複
数のページのデータを連続して読み出すことができる。
このため、ギャップレス読み出しを行っても、消費電力
が増加しない。

【００２６】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１〜図５は、この発明
の基本原理を説明するものである。図１〜図５におい
て、メモリセルアレイ１は、フローティングゲートを有
する複数のメモリセルトランジスタが縦続接続されたＮ
ＡＮＤストリングから構成されており、行方向に並ぶメ
モリセルは共通のワード線に接続されてページが構成さ
れる。ラッチ回路４は、ページ３の前半の領域３Ａを取
り込むラッチ回路４Ａと、ページ３の後半の領域３Ｂの
データを取り込むラッチ回路４Ｂとに分かれている。

【００２７】図１に示すように、ページ単位で読み出し
を行う場合には、最初の読み出しでは、デコーダ２によ
り、選択されたページ３のワード線に、読み出し電圧が
与えられる。これと共に、ビット線がプリチャージさ
れ、ビット線にメモリセルの情報が現れたら、ラッチパ
ルスＬＡ及びＬＢにより、１ページの前半の領域３Ａ及
び３Ｂのメモリセルの情報がラッチ回路４Ａ及び４Ｂに
ラッチされる。

【００２８】このようにしてファーストアクセスが終了
したら、図２に示すように、ラッチ回路４Ａにラッチさ
れた領域３Ａの読み出しデータが外部にシリアル転送さ
れ、更に、図３に示すように、ラッチ回路４Ｂにラッチ
された領域３Ｂの読み出しデータが外部にシリアル転送
される。

【００２９】図４に示すように、１ページの全ての領域
のシリアル転送が終了される直前に、後半の領域３Ｂの
シリアル転送を続けながら、選択されたページ３のワー
ド線に読み出し電圧が与えられ、これと共に、１ページ
の前半の領域３Ａ及び後半の領域３Ｂのビット線がプリ
チャージされる。

【００３０】なお、このとき、１ページの後半の領域３
Ｂに対するラッチ回路４Ｂには、それまでのデータが保
持されているので、１ページの後半の領域３Ｂのシリア
ル転送は続けることができる。

【００３１】ビット線にメモリセルの情報が現れたら、
ラッチパルスＬＡにより、１ページの前半の領域３Ａの
メモリセルの情報がラッチ回路４Ａにラッチされる。こ
のようにして、１ページの前半のファーストアクセス
を、１ページの前半のシリアル転送が開始される前に終
了させておく。

【００３２】そして、図５に示すように、１ページの後
半のシリアル転送が終了したら、ラッチ回路４Ａにラッ
チされている１ページの前半のシリアル転送が開始され
る。このとき、１ページの前半の領域３Ａのファースト
アクセスは、１ページの転送が終了する直前に既に終了
しているので、直ちに、１ページの前半の領域３Ａのシ
リアル転送を開始できる。これと共に、１ページの後半
のシリアル転送が終了したら、ラッチパルスＬＢによ
り、１ページの後半の領域３Ｂのメモリセルの情報がラ
ッチ回路４Ｂにラッチされる。

【００３３】それから、図２に戻り、１ページの前半の
領域３Ａのシリアル転送が行われ、以下、１ページの全
てのデータ転送が終了される直前に、１ページの後半の
データの転送が続けられながら、ワード線が駆動され
て、１ページの前半の領域３Ａのデータがラッチ回路４
Ａにラッチされ、１ページの後半の領域３Ｂのシリアル
転送が終了したら、１ページの前半の領域３Ａのシリア
ル転送が開始されると共に、１ページの後半の領域３Ｂ
のメモリセルの情報がラッチ回路４Ｂにラッチされる。

【００３４】図６は、このような読み出しを行った場合
のタイミング図である。図６Ｇに示すように、１ページ
の前半の領域３Ａのシリアル転送が行われ、１ページの
後半の領域３Ｂのシリアル転送が行われ、１ページの全
てのデータ転送が終了される直前で、１ページの後半の
データの転送が続けられながら、読み出しパルスＲＥＡ
Ｄ（図６Ａ）がハイレベルになり、図６Ｂに示すよう
に、選択されたワード線に読み出し電圧が与えられる。
そして、ビット線がプリチャージされ、ビット線にメモ
リセルの情報が現れたら、ラッチパルスＬＡ（図６Ｃ）
により、１ページの前半の領域３Ａの情報がラッチ回路
４Ａにされる。１ページの後半の領域３Ｂのシリアル転
送が終了したら、図６Ｇに示すように、１ページの前半
の領域３Ａのシリアル転送が開始されると共に、ラッチ
パルスＬＢ（図６Ｄ）により、１ページの後半の領域３
Ｂのメモリセルの情報がラッチ回路４Ｂにラッチされ
る。そして、図６Ｇに示すように、１ページの前半の領
域３Ａのシリアル転送が行われ、１ページの後半の領域
３Ｂのシリアル転送が行われていく。

【００３５】この場合、最初のアクセスでは、ファース
トアクセスの時間は必要であるが、以後、ファーストア
クセスの時間は現れなくなり、シリアル転送の時間だけ
で、１ページのデータが読み出せる。そして、１ページ
の読み出しで、ワード線の駆動が１回なので、消費電力
の増大とならない。

【００３６】次に、このような読み出しを行えるＮＡＮ
Ｄ型のフラッシュメモリの具体的な構成について説明す
る。

【００３７】図７は、この発明が適用できるＮＡＮＤ型
フラッシュメモリの一例である。図７において、メモリ
セルアレイ１１は、フローティングゲートを有する複数
のメモリセルトランジスタＭＴ０〜Ｔ１５を縦続接続し
て構成されるＮＡＮＤストリングからなるＮＡＮＤ型の
フラッシュメモリの構成とされている。各ＮＡＮＤスト
リングは、フローティングゲートを有するメモリセルト
ランジスタ、例えば１６個のメモリセルトランジスタＭ
Ｔ０〜Ｔ１５を縦続接続し、この縦続接続されたメモリ
セルトランジスタＭＴ０〜ＭＴ１５のドレイン側及びソ
ース側に、選択ゲートトランジスタＳＧ１及びＳＧ２を
夫々接続して構成される。ドレイン側の選択ゲートトラ
ンジスタＳＧ１、ＳＧ１、... のドレインは、夫々、ビ
ット線ＢＬ１Ａ、ＢＬ２Ａ、... 及びＢＬ１Ｂ、ＢＬ２
Ｂ、... に接続される。ソース側の選択ゲートトランジ
スタＳＧ２、ＳＧ２、... のソースは、ソース線Ｖs に
接続される。

【００３８】１ページは、前半の領域１１Ａと後半の領
域１１Ｂとに分割される。１ページの前半の領域１１Ａ
にあるビット線ＢＬ１Ａ、ＢＬ２Ａ、... は、ラッチ回
路１４Ａ、１４Ａ、... に接続され、１ページの後半の
後半の領域１１Ｂにあるビット線ＢＬ１Ｂ、ＢＬ２
Ｂ、... は、ラッチ回路１４Ｂ、１４Ｂ、... に接続さ
れる。

【００３９】１ページの前半の領域１１Ａのビット線Ｂ
Ｌ１Ａ、ＢＬ２Ａ、... に対して設けられるラッチ回路
１４Ａ、１４Ａ、... には、制御信号ＬＡＴＡが与えら
れる。この制御信号ＬＡＴＡはラッチパルスであり、こ
の制御信号ＬＡＴＡのタイミングで、領域１１Ａのビッ
ト線ＢＬ１Ａ、ＢＬ２Ａ、... の情報がラッチ回路１４
Ａ、１４Ａ、... に取り込まれる。

【００４０】１ページの後半の領域１１Ｂのビット線Ｂ
Ｌ１Ｂ、ＢＬ２Ｂ、... に対して設けられるラッチ回路
１４Ｂ、１４Ｂ、... には、制御信号ＬＡＴＢが与えら
れる。この制御信号ＬＡＴＢはラッチパルスであり、こ
の制御信号ＬＡＴＢのタイミングで、ビット線ＢＬ１
Ｂ、ＢＬ２Ｂ、... の情報がラッチ回路１４Ｂ、１４
Ｂ、... に取り込まれる。

【００４１】ラッチ回路１４Ａ、１４Ａ、... 及び１４
Ｂ、１４Ｂ、... は、Ｉ／Ｏバスに接続される。ラッチ
回路１４Ａ、１４Ａ、... 及び１４Ｂ、１４Ｂ、... に
取り込まれた情報は、ＩＯバスによりシリアル転送され
る。

【００４２】次に、このＮＡＮＤ型のフラッシュメモリ
の動作について説明する。

【００４３】このＮＡＮＤ型のフラッシュメモリでは、
同一のワード線ＷＬ０、ＷＬ１、... に接続されたメモ
リセルによりページが構成され、このページを単位とし
て、書き込み／読み出しが行われる。

【００４４】最初に、メモリ領域１１Ａ側にあるラッチ
回路１４Ａ、１４Ａ、... には、１ページの前半の領域
のデータが保持され、ラッチ回路１４Ｂ、１４Ｂ、...
には、１ページの後半のデータが保持されているものと
する。

【００４５】先ず、ラッチ回路１４Ａ、１４Ａ、... に
保持されている１ページの前半の領域１１Ａのデータの
シリアル転送が開始される。１ページの前半の領域１１
Ａのデータのシリアル転送が終了されたら、ラッチ回路
１４Ｂ、１４Ｂ、... に保持されている１ページの後半
の領域１１Ｂのシリアル転送が開始される。

【００４６】そして、ラッチ回路１４Ｂ、１４Ｂ、...
に保持されている１ページの後半の領域のシリアル転送
が終了する直前に、ワード線ＷＬ０、ＷＬ１、... が駆
動される。これにより、領域１１Ａのビット線ＢＬ１
Ａ、ＢＬ２Ａ、... 及びＢＬ１Ｂ、ＢＬ２Ｂ、... がプ
リチャージされ、次の１ページ分の情報がビット線ＢＬ
１Ａ、ＢＬ２Ａ、... 及びＢＬ１Ｂ、ＢＬ２Ｂ、... に
反映される。この間、１ページの後半の領域のシリアル
データの転送は続けられる。

【００４７】それから、次の１ページの前半の領域１１
Ａのメモリセルの情報がラッチ回路１４Ａ、１４
Ａ、... に取り込まれる。

【００４８】ラッチ回路１４Ｂ、１４Ｂ、... に保持さ
れている１ページの後半のデータの転送が全て終了した
ら、ラッチ回路１４Ａ、１４Ａ、... に保持されるてい
る次の１ページの前半の領域１１Ａのシリアル転送が開
始される。これと共に、次の１ページの後半の領域１１
Ｂのメモリセルの情報がラッチ回路１４Ｂ、１４
Ｂ、... にラッチされる。

【００４９】そして、次の１ページの前半の領域１１Ａ
のデータのシリアルが転送が終了されると、次の１ペー
ジの後半の領域１１Ｂのデータのシリアルが転送が開始
され、１ページの後半の領域のシリアル転送が終了する
直前に、ワード線ＷＬ０、ＷＬ１、... が駆動され、１
ページの前半の領域１１Ａのデータがラッチ回路１４
Ａ、１４Ａ、... にラッチされ、１ページの後半のデー
タの転送が全て終了したら、次の１ページの前半の領域
１１Ａのシリアル転送が開始されると共に、次の１ペー
ジの後半の領域１１Ｂのメモリセルの情報がラッチ回路
１４Ｂ、１４Ｂ、... にラッチされる。

【００５０】ラッチ回路１４Ａ、１４Ａ、... 及びラッ
チ回路１４Ｂ、１４Ｂ、... は、より具体的には、図８
に示すように構成される。

【００５１】ラッチ回路１４Ａ、１４Ａ、... におい
て、２つのインバータＩＶ１Ａ、ＩＶ２Ａにより、ラッ
チＬＱＡが構成される。ラッチＬＱＡの一方のノード
は、ＮＭＯＳトランジスタＭ２Ａ、Ｍ１Ａを介して、ビ
ット線ＢＬ１Ａ、ＢＬ２Ａ、...に接続されると共に、
ＩＯバスに接続される。ラッチＬＱＡの他方のノード
は、ＮＭＯＳトランジスタＭ５Ａ及びＭ６Ａを介して接
地される。

【００５２】ＮＭＯＳトランジスタＭ１ＡとＭ２Ａとの
接続点は、ＰＭＯＳトランジスタＭ４Ａのドレインに接
続されると共に、ＮＭＯＳトランジスタＭ１ＡとＭ２Ａ
との接続点と接地間に、ＮＭＯＳトランジスタＭ３Ａが
接続される。また、ＰＭＯＳトランジスタＭ４Ａのソー
スが電源ラインに接続され、ＰＭＯＳトランジスタＭ４
ＡのドレインがＮＭＯＳトランジスタＭ５Ａのゲートに
接続される。

【００５３】ＮＭＯＳトランジスタＭ１Ａのゲートは、
制御信号ＴＲＮＡの信号線に接続され、ＮＭＯＳトラン
ジスタＭ２Ａのゲートは制御信号ＰＧＭＡの信号線に接
続され、ＮＭＯＳトランジスタＭ３Ａのゲートは制御信
号ＲＳＴＡの信号線に接続され、ＮＭＯＳトランジスタ
Ｍ６Ａは制御信号ＬＡＴＡの信号線に接続される。ＰＭ
ＯＳトランジスタＭ４Ａのゲートは、リファレンス電圧
Ｖｒｅｆの信号線に接続される。

【００５４】ラッチ回路１４Ｂ、１４Ｂ、... におい
て、２つのインバータＩＶ１Ｂ、ＩＶ２Ｂにより、ラッ
チＬＱＢが構成される。ラッチＬＱＢの一方のノード
は、ＮＭＯＳトランジスタＭ２Ｂ、Ｍ１Ｂを夫々介し
て、ビット線ＢＬ１Ｂ、ＢＬ２Ｂ、... に接続されると
共に、ＩＯバスに接続される。ラッチＬＱＢの他方のノ
ードは、ＮＭＯＳトランジスタＭ５Ｂ及びＭ６Ｂを介し
て接地される。

【００５５】ＮＭＯＳトランジスタＭ１ＢとＭ２Ｂとの
接続点は、ＰＭＯＳトランジスタＭ４Ｂのドレインに接
続されると共に、ＮＭＯＳトランジスタＭ１ＢとＭ２Ｂ
との接続点と接地間に、ＮＭＯＳトランジスタＭ３Ｂが
接続される。また、ＰＭＯＳトランジスタＭ４Ｂのソー
スが電源ラインに接続され、ＰＭＯＳトランジスタＭ４
ＢのドレインがＮＭＯＳトランジスタＭ５Ｂのゲートに
接続される。

【００５６】ＮＭＯＳトランジスタＭ１Ｂのゲートは、
制御信号ＴＲＮＢの信号線に接続され、ＮＭＯＳトラン
ジスタＭ２Ｂのゲートは制御信号ＰＧＭＢの信号線に接
続され、ＮＭＯＳトランジスタＭ３Ｂのゲートは制御信
号ＲＳＴＢの信号線に接続され、ＮＭＯＳトランジスタ
Ｍ６Ｂのゲートは制御信号ＬＡＴＢの信号線に接続され
る。ＰＭＯＳトランジスタＭ４Ｂのゲートは、リファレ
ンス電圧Ｖｒｅｆの信号線に接続される。

【００５７】ラッチ回路１４Ａ、１４Ａ、... におい
て、データは、インバータＩＶ１ＡとインバータＩＶ２
ＡとからなるラッチＬＱＡにラッチされる。このラッチ
ＬＱＡは、制御信号ＰＧＭＡがハイレベルで、制御信号
ＲＳＴＡがハイレベルになると、リセットされる。

【００５８】ラッチＬＱＡとビット線ＢＬ１Ａ、ＢＬ２
Ａ、... とは、ＮＭＯＳトランジスタＭ１Ａを介して接
続されている。制御信号ＲＳＴＡがハイレベルで制御信
号ＰＧＭＡがハイレベルの間では、ラッチＬＱＡの一方
のノードは接地線に接続され、ラッチＬＱＡはリセット
される。そして、制御信号ＲＳＴＡ、ＰＧＭＡをローレ
ベルにした後に、リファレンス電圧Ｖref にローレベル
を与えることで、ＰＭＯＳトランジスタＭ４Ａにより、
ビット線ＢＬ１Ａ、ＢＬ２Ａ、... がプリチャージされ
る。ビット線ＢＬ１Ａ、ＢＬ２Ａ、... がプリチャージ
された後では、リファレンス電圧Ｖref は、リーク補償
電流を流すような電圧に維持される。それから、制御信
号ＬＡＴＡがハイレベルに設定されると、インバータＩ
Ｖ１ＡとインバータＩＶ２ＡとからなるラッチＬＱＡ
に、データがラッチされる。

【００５９】同様に、ラッチ回路１４Ｂ、１４Ｂ、...
において、データは、インバータＩＶ１Ｂとインバータ
ＩＶ２ＢとからなるラッチＬＱＢにラッチされる。この
ラッチＬＱＢは、制御信号ＰＧＭＢがハイレベルで、制
御信号ＲＳＴＢがハイレベルになると、リセットされ
る。

【００６０】ラッチＬＱＢとビット線ＢＬ１Ｂ、ＢＬ２
Ｂ、... とは、ＮＭＯＳトランジスタＭ１Ｂを介して接
続されている。制御信号ＴＲＢがハイレベルで制御信号
ＰＧＭＢがハイレベルの間では、ラッチＬＱＢの一方の
ノードは接地線に接続され、ラッチＬＱＢはリセットさ
れる。そして、ラッチＬＱＢの一方のノードは接地線に
接続され、ラッチＬＱＢは制御信号ＲＳＴＢ、ＰＧＭＢ
をローレベルにした後に、リセットされる。リファレン
ス電圧Ｖref にローレベルを与えることで、ＰＭＯＳト
ランジスタＭ４Ｂにより、ビット線ＢＬ１Ｂ、ＢＬ２
Ｂ、... がプリチャージされる。ビット線ＢＬ１Ｂ、Ｂ
Ｌ２Ｂ、... がプリチャージされた後では、リファレン
ス電圧Ｖref は、リーク補償電流を流すような電圧に維
持される。それから、制御信号ＬＡＴＢがハイレベルに
設定されると、インバータＩＶ１ＢとインバータＩＶ２
ＢとからなるラッチＬＱＢに、データがラッチされる。

【００６１】図９は、このようなラッチ回路の動作を示
すタイミングチャートである。このタイミングチャート
は、１ページの読み出しを終了して、次のページの読み
出しを開始するときのタイミングを示している。

【００６２】図９において、読み出し転送クロック（図
９Ａ）は、例えば、「０」クロックから「５１１」クロ
ックまでの５１２クロックで、１ページ分の読み出しデ
ータの転送が行なわれる。また、ファーストアクセスに
必要な時間は、例えば、４０クロック分であるとする。

【００６３】図９において、時点ｔ₁₁より以前では、制
御信号ＴＲＮＡ、ＴＲＮＢはハイレベルとされ、制御信
号ＲＳＴＡ、ＲＳＴＢはハイレベルとされ、制御信号Ｐ
ＧＭＡ及びＰＧＭＢはローレベルとされ、制御信号ＬＡ
ＴＡ、ＬＡＴＢはローレベルとされる。この間では、ラ
ッチ回路１４Ａ、１４Ａ、... 及びラッチ回路１４Ｂ、
１４Ｂ、... におけるラッチＬＱＡ、ＬＱＡ、... 及び
ＬＱＢ、ＬＱＢ、...のデータは保持されており、図９
Ｏに示すように、データがシリアル出力されている。

【００６４】１ページのシリアル転送が終了する直前の
時点ｔ₁₁で、この例では、１ページの転送に要するクロ
ック（５１２クロック分）より、ファーストアクセスに
必要なクロック数（４００クロック）だけ前の「４７
２」クロック目で、図９Ｇに示すように、制御信号ＰＧ
ＭＡがハイレベルとなる。これにより、領域１Ａのラッ
チ回路１４Ａ、１４Ａ、... におけるラッチＬＱＡはリ
セットされる。

【００６５】それから、制御信号ＰＧＭＡがローレベル
となると共に、制御信号ＲＳＴＡ及びＲＳＴＢ（図９Ｉ
及び図９Ｊ）がローレベルとなり、領域１Ａのラッチ回
路１４Ａ、１４Ａ、... 及び領域１Ｂのラッチ回路１４
Ｂ、１４Ｂ、... におけるラッチＬＱＡ及びＬＱＢは、
ビット線ＢＬから切り離される。

【００６６】これと共に、図９Ｂに示すように、ワード
線が読み出し電位に立ち上げられ、図９Ｄに示すよう
に、ビット線のプリチャージ用の制御信号Ｖref の電位
が下げられる。これにより、図９Ｃに示すように、領域
１Ａと領域１Ｂの全てのビット線ＢＬが読み出し電位に
プリチャージされ、その後に、制御信号Ｖref は、リー
ク補償電流を流す電流に切り替えられる。この例では、
「５１０」クロックまでに、１ページの前半及び後半の
情報は、全てのビット線ＢＬに反映される。

【００６７】ここで、読み出されたデータが「１」の場
合には、ワード線ＷＬが読み出し電位に立ち上げられる
ことにより、リーク補償電流より大きい電流が流れ、ビ
ット線ＢＬの電位は降下する。読み出されたデータが
「０」の場合には、ワード線ＷＬ０、ＷＬ１、... が読
み出し電位に立ち上げられてもメモリセル電流は流れな
いことにより、ビット線電圧は「判定レベル」より上の
電位を保持する。

【００６８】１ページの読み出しが終了する直前の「５
１１」クロック目で、図９Ｋに示すように、制御信号Ｌ
ＡＴＡがハイレベルとなり、領域１Ａ側のラッチ回路１
４Ａ、１４Ａ、... におけるラッチＬＱＡに、メモリセ
ルから読み出されたデータが保持される。「５１２」ク
ロック目になると、領域１Ａ側のラッチ回路１４Ａ、１
４Ａ、... では、シリアルデータの転送が開始される。

【００６９】一方、領域１Ｂ側のラッチ回路１４Ｂ、１
４Ｂ、... 側では、「５１１」クロック目まで、シリア
ルデータの転送が続けられている。そして、「５１２」
クロック目になると、図９Ｈ、図９Ｊ、図９Ｆに示すよ
うに、制御信号ＰＧＭＢ、ＲＳＴＢがハイレベル、制御
信号ＴＲＮＢがローレベルになり、領域１Ｂ側のラッチ
回路１４Ｂ、１４Ｂ、... におけるラッチＬＱＢがリモ
ットされる。そして、「５１３」クロック目になると、
図９Ｌに示すように、制御信号ＬＡＴＢがハイレベルと
なり、領域１Ｂ側のラッチ回路１４Ｂ、１４Ｂ、... に
おけるラッチＬＱＢに、メモリセルから読み出されたデ
ータが保持される。

【００７０】このように、図８に示すラッチ回路１４Ａ
及び１４Ｂでは、１ページのシリアル転送が終了するク
ロック（５１２）より前の「４７２」クロック目で、領
域１Ａのラッチ回路１４Ａ、１４Ａ、... におけるラッ
チＬＱＡがリセットされ、領域１Ａのラッチ回路１４
Ａ、１４Ａ、... 及び領域１Ｂのラッチ回路１４Ｂ、１
４Ｂ、... におけるラッチＬＱＡ及びＬＱＢがビット線
ＢＬから切り離される。これと共に、ワード線ＷＬが読
み出し電位に立ち上げられ、領域１Ａと領域１Ｂの全て
のビット線ＢＬが読み出し電位にプリチャージされ、
「５１０」クロックまでに、１ページの前半及び後半の
情報は、全てのビット線ＢＬに反映される。

【００７１】そして、１ページの読み出しが終了する直
前の「５１１」クロック目で、領域１Ａ側のラッチ回路
１４Ａ、１４Ａ、... におけるラッチＬＱＡに、メモリ
セルから読み出されたデータが保持され、「５１２」ク
ロック目になると、領域１Ａ側のラッチ回路１４Ａ、１
４Ａ、... では、シリアルデータの転送が開始される。

【００７２】これと共に、領域１Ｂ側のラッチ回路１４
Ｂ、１４Ｂ、... 側では、「５１１」クロック目まで、
シリアルデータの転送が続けられ、「５１２」クロック
目になると、領域１Ｂ側のラッチ回路１４Ｂ、１４
Ｂ、... におけるラッチＬＱＢがリセットされ、「５１
３」クロック目になると、領域１Ｂ側のラッチ回路１４
Ｂ、１４Ｂ、... におけるラッチＬＱＢに、メモリセル
から読み出されたデータが保持される。

【００７３】そして、ラッチ回路１４Ａ、１４Ａ、...
から領域１Ａ側のシリアルデータの転送が終了される
と、ラッチ回路１４Ｂ、１４Ｂ、... から領域１Ｂ側の
シリアルデータの転送が開始される。

【００７４】なお、上述の例では、１ページを５１２ビ
ットとし、２５６ビットずつになるようにメモリセルア
レイ領域を分割しているが、１ページの大きさや、メモ
リセルアレイの分割のしかたは、これに限られるもので
はない。

【００７５】

【発明の効果】この発明によれば、１ページを２つの領
域に分割し、複数のページを連続して読み出す際に、現
在の１ページ分のデータのシリアル出力が全て終了され
る直前に次の１ページ分のアクセスを行ない、次の１ペ
ージ分のメモリセルの情報をビット線に反映させてお
き、前半領域のラッチ回路に次の１ページのデータのう
ちの前半のページのデータを取り込み、現在の１ページ
データのシリアル出力が全て終了した後に、次の１ペー
ジのデータのうちの後半のページのデータを後半領域の
ラッチ回路に取り込むと共に、前半領域のラッチ回路に
取り込まれている次の１ページのデータのうちの前半の
ページのデータのシリアル出力を開始するようにしてい
る。これにより、１ページの読み出しでのワード線の駆
動回数を１回にして、複数のページのデータを連続して
読み出すことができる。このため、ギャップレス読み出
しを行っても、消費電力が増加しない。

【図面の簡単な説明】

【図１】この発明の実施の形態の説明に用いるブロック
図である。

【図２】この発明の実施の形態の説明に用いるブロック
図である。

【図３】この発明の実施の形態の説明に用いるブロック
図である。

【図４】この発明の実施の形態の説明に用いるブロック
図である。

【図５】この発明の実施の形態の説明に用いるブロック
図である。

【図６】この発明の実施の形態の説明に用いるタイミン
グ図である。

【図７】この発明が適用されたＮＡＮＤ型のフラッシュ
メモリの一例の接続図である。

【図８】この発明が適用されたＮＡＮＤ型のフラッシュ
メモリにおけるラッチ回路の説明に用いる接続図であ
る。

【図９】この発明が適用されたＮＡＮＤ型のフラッシュ
メモリにおけるラッチ回路の説明に用いるタイミング図
である。

【図１０】従来のページ読み出しの説明に用いるブロッ
ク図である。

【図１１】従来のページ読み出しの説明に用いるブロッ
ク図である。

【図１２】従来のページ読み出しの説明に用いるタイミ
ング図である。

【図１３】従来のギャップレス読み出しの説明に用いる
ブロック図である。

【図１４】従来のギャップレス読み出しの説明に用いる
ブロック図である。

【図１５】従来のギャップレス読み出しの説明に用いる
ブロック図である。

【図１６】従来のギャップレス読み出しの説明に用いる
ブロック図である。

【図１７】従来のギャップレス読み出しの説明に用いる
ブロック図である。

【図１８】従来のギャップレス読み出しの説明に用いる
ブロック図である。

【図１９】従来のギャップレス読み出しの説明に用いる
タイミング図である。

【符号の説明】

１・・・メモリセル、２・・・デコーダ、１４Ａ、１４
Ｂ・・・ラッチ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを縦続接続したＮＡＮ
   Ｄストリングを複数配設してメモリセルアレイを構成
   し、行方向に並ぶ複数のメモリセルのゲートを共通のワ
   ード線に接続し、上記共通のワード線に接続された複数
   のメモリセルによりページを構成し、上記ページを単位
   として上記メモリセルアレイのデータの読み出しを行な
   う半導体記憶装置の読み出し方法において、 上記ページを２つの領域に分割し、上記分割されたペー
   ジのうちの前半のページのデータをラッチする第１のラ
   ッチ回路と、上記分割されたページのうちの後半のペー
   ジのデータをラッチする第２のラッチ回路とを設け、 複数のページを連続して読み出す際に、現在の１ページ
   分のデータのシリアル出力が全て終了される直前に、次
   の１ページ分のアクセスを行ない、上記次の１ページ分
   のメモリセルの情報をビット線に反映させておき、 上記第１のラッチ回路に、次の１ページのデータのうち
   の上記前半のページのデータを取り込み、 上記現在の１ページデータのシリアル出力が全て終了し
   た後に、上記次の１ページのデータのうちの後半のペー
   ジのデータを上記第２のラッチ回路に取り込むと共に、
   上記第１のラッチ回路に取り込まれている上記次の１ペ
   ージのデータのうちの前半のページのデータのシリアル
   出力を開始するようにしたことを特徴とする半導体記憶
   装置の読み出し方法。
2. 【請求項２】 上記次の１ページ分のアクセスを開始す
   るタイミングは、現在の１ページ分のデータのシリアル
   出力が全て終了される時間より、１ページのメモリセル
   のアクセス時間だけ前に対応する時間からである請求項
   １に記載の半導体記憶装置の読み出し方法。
3. 【請求項３】 複数のメモリセルを縦続接続したＮＡＮ
   Ｄストリングを複数配設してメモリセルアレイを構成
   し、行方向に並ぶ複数のメモリセルのゲートを共通のワ
   ード線に接続し、上記共通のワード線に接続された複数
   のメモリセルによりページを構成し、上記ページを単位
   として上記メモリセルアレイのデータの読み出しを行な
   う半導体記憶装置において、 上記メモリセルアレイを２つの領域に分割し、上記メモ
   リセルアレイのうちの前半のページのデータをラッチす
   る第１のラッチ回路と、上記分割されたメモリセルアレ
   イのうちの後半のページのデータをラッチする第２のラ
   ッチ回路とを設けると共に、 複数のページを連続して読み出す際に、現在の１ページ
   分のデータのシリアル出力が全て終了される直前に、次
   の１ページ分のアクセスを行ない、上記次の１ページ分
   のメモリセルの情報をビット線に反映させておき、 上記第１のラッチ回路に、次の１ページのデータのうち
   の前半のデータを取り込み、 上記現在の１ページデータのシリアル出力が全て終了し
   た後に、上記次の１ページのデータのうちの後半のデー
   タを上記第２のラッチ回路に取り込むと共に、上記第１
   のラッチ回路に取り込まれている上記次の１ページのデ
   ータのうちの前半のデータのシリアル出力を開始させる
   手段を設けるようにしたことを特徴とする半導体記憶装
   置。
4. 【請求項４】 上記第１及び第２のラッチ回路は、 上記ビット線の情報を取り込んで保持するデータ保持手
   段と、 上記データ保持手段をリセットする手段と、 上記ビット線をプリチャージし、上記ビット線にメモリ
   セルの情報を反映させる手段と、 上記ビット線に反映された上記メモリセルの情報を上記
   データ保持手段に保持させる手段とを含み、 現在の１ページ分のデータのシリアル出力が全て終了さ
   れる直前に、上記第１及び第２のラッチ手段によりビッ
   ト線をプリチャージし、次の１ページ分のメモリセルの
   情報をビット線に反映させておき、 上記第１のラッチ回路における上記データ保持手段をリ
   セットし、上記ビット線に反映されている上記次の１ペ
   ージのデータのうちの前半のデータを上記第１のラッチ
   回路における上記データ保持手段に取り込み、 上記現在の１ページデータのシリアル出力が全て終了し
   た後に、上記第２のラッチ回路における上記データ保持
   手段をリセットし、上記ビット線に反映されている上記
   次の１ページのデータのうちの後半のデータを上記第２
   のラッチ回路における上記データ保持手段に取り込むよ
   うにしたことを特徴とする請求項３に記載の半導体記憶
   装置。