JP6239078B1 - 半導体記憶装置および読出し方法 - Google Patents
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Abstract
Description
さらに本発明の半導体記憶装置は、メモリセルアレイと、メモリセルアレイの行を選択する行選択手段と、前記行選択手段により選択されたデータを保持する保持手段と、カラムアドレスに基づき前記保持手段に保持されたデータの中からnビットのデータを選択する選択手段と、前記選択手段に接続されるnビットのデータバスとを有し、前記選択手段はさらに、カラムアドレスに基づきk個のデータを前記データバスに接続し、前記選択手段はさらに、開始アドレスがnビットのデータバスの先頭アドレス以外である場合には、前記先頭アドレス以外の1つまたは複数個のデータと桁上げされたアドレスのデータとを選択する。
前記データバスに接続された偶数アドレスのデータを出力した後に、奇数アドレスのデータを出力する。
120:入出力回路 130:アドレスレジスタ
140:制御部 150:ワード線選択回路
160:ページバッファ/センス回路 170:デコード/選択回路
180:内部電圧発生正回路 190:データバス
Claims (14)
- メモリセルアレイと、
メモリセルアレイの行を選択する行選択手段と、
前記行選択手段により選択されたデータを保持する保持手段と、
カラムアドレスに基づき前記保持手段に保持されたデータの中からnビットのデータを選択する選択手段と、
前記選択手段に接続されるnビットのデータバスとを有し、
前記選択手段はさらに、カラムアドレスに基づきn/2ビットの偶数アドレスのデータを前記データバスの下位に接続し、かつn/2ビットの奇数アドレスのデータを前記データバスの上位に接続し、
前記選択手段はさらに、開始アドレスが奇数アドレスの場合には、奇数アドレスのデータと当該奇数アドレスの次の偶数アドレスのデータとを選択する、半導体記憶装置。 - 半導体記憶装置はさらに、偶数アドレスのデータと奇数アドレスのデータを交互に出力可能な出力手段を含む、請求項1に記載の半導体記憶装置。
- 前記出力手段は、クロック信号に同期して偶数アドレスのデータおよび奇数アドレスのデータを外部端子からシリアル出力する、請求項2に記載の半導体記憶装置。
- 前記選択手段は、カラムアドレスから生成される行選択信号と、カラムアドレスから生成される列選択信号とを含み、n/2ビットの偶数アドレスのデータおよびn/2ビットの奇数アドレスのデータは、前記行選択信号と前記列選択信号とに基づき前記データバスの下位および上位に接続される、請求項1に記載の半導体記憶装置。
- 前記選択手段は、偶数の列選択信号に対応する第1の行選択信号と、奇数の列選択信号に対応する第2の行選択信号とを含み、列選択信号の桁上げに応答して第1の行選択信号または第2の行選択信号により行を選択する、請求項4に記載の半導体記憶装置。
- 前記保持手段は、メモリセルアレイの選択ページから読み出されたデータ、またはメモリセルアレイの選択ページにプログラムすべきデータを保持するページバッファである、請求項1に記載の半導体記憶装置。
- 前記データバスのビット幅は、前記ページバッファが保持するビット数よりも少なく、データの入出力を行う外部端子の数は、前記データバスのビット幅よりも少ない、請求項6に記載の半導体記憶装置。
- 半導体記憶装置は、NAND型のフラッシュメモリである、請求項1ないし7いずれか1つに記載の半導体記憶装置。
- メモリセルアレイと、
メモリセルアレイの行を選択する行選択手段と、
前記行選択手段により選択されたデータを保持する保持手段と、
カラムアドレスに基づき前記保持手段に保持されたデータの中からnビットのデータを選択する選択手段と、
前記選択手段に接続されるnビットのデータバスとを有し、
前記選択手段はさらに、カラムアドレスに基づきk個のデータを前記データバスに接続し、
前記選択手段はさらに、開始アドレスがnビットのデータバスの先頭アドレス以外である場合には、前記先頭アドレス以外の1つまたは複数個のデータと桁上げされたアドレスのデータとを選択する、半導体記憶装置。 - メモリセルアレイと、メモリセルアレイの行を選択する行選択手段と、前記行選択手段により選択されたデータを保持する保持手段と、カラムアドレスに基づき前記保持手段に保持されたデータの中からnビットのデータを選択する選択手段と、前記選択手段に接続されるnビットのデータバスとを有する半導体記憶装置の読出し方法であって、
開始アドレスが奇数アドレスの場合には、カラムアドレスに基づき前記選択手段により奇数アドレスのデータと当該奇数アドレスの次の偶数アドレスのデータとを前記データバスに接続し、
前記データバスに接続された奇数アドレスのデータを出力した後に、偶数アドレスのデータを出力する、読出し方法。 - 開始アドレスが偶数アドレスの場合には、前記選択手段により偶数アドレスのデータと当該偶数アドレスの次の奇数アドレスのデータとを前記データバスに接続し、
前記データバスに接続された偶数アドレスのデータを出力した後に、奇数アドレスのデータを出力する、請求項10に記載の読出し方法。 - 奇数アドレスおよび偶数アドレスのデータは、シリアルクロック信号に同期して外部端子からシリアル出力される、請求項10または11に記載の読出し方法。
- n/2ビットの偶数アドレスのデータが前記データバスの下位に接続し、n/2ビットの奇数アドレスのデータを前記データバスの上位に接続する、請求項10ないし12いずれか1つに記載の読出し方法。
- メモリセルアレイと、メモリセルアレイの行を選択する行選択手段と、前記行選択手段により選択されたデータを保持する保持手段と、カラムアドレスに基づき前記保持手段に保持されたデータの中からnビットのデータを選択する選択手段と、前記選択手段に接続されるnビットのデータバスとを有する半導体記憶装置の読出し方法であって、
開始アドレスがnビットのデータバスの先頭アドレス以外である場合には、前記先頭アドレス以外の1つまたは複数個のデータと桁上げされたアドレスのデータとを選択する、読出し方法。
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