JP6239078B1 - 半導体記憶装置および読出し方法 - Google Patents

Abstract

【課題】 開始アドレスが奇数か偶数かにかかわらず高速読出しを可能にする半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリは、メモリセルアレイと、メモリセルアレイの選択ページのデータを保持するページバッファ／センス回路と、カラムアドレスに基づきページバッファに保持されたデータの中からｎビットのデータを選択するデコード／選択回路と、デコード／選択回路に接続されるｎビットのデータバスとを有する。デコード／選択回路はさらに、カラムアドレスに基づきｎ／２ビットの偶数アドレスのデータをデータバスの下位に接続し、かつｎ／２ビットの奇数アドレスのデータを前記データバスの上位に接続し、さらに開始アドレスが奇数アドレスの場合には、奇数アドレスのデータと当該奇数アドレスの次の偶数アドレスのデータとを選択する。【選択図】 図１０

Description

本発明は、半導体記憶装置、特にＮＡＮＤ型フラッシュメモリの読出し方法に関する。

ＮＡＮＤ型のフラッシュメモリでは、ページ単位でデータの読出し、プログラムを行っており、これらのページデータは、ページバッファに格納される。特許文献１に開示されるフラッシュメモリは、ページバッファに格納されたデータを第１のビット幅で転送する第１のモードと第２のビット幅で転送する第２のモードとを備え、複数の動作モードに対応している。

特開２０１２−２５３５９１号公報

ＮＡＮＤ型フラッシュメモリには、少ない端子数でデータをシリアル入出力するシリアルインターフェースを搭載するものがある。シリアルインターフェースには、例えば、８ビットの命令コードおよび２４ビットのアドレスを標準とするシリアルペリフェラルインターフェース（ＳＰＩ）がある。

図１は、シリアルインターフェース機能を搭載したＮＡＮＤ型フラッシュメモリの要部の構成を示す図である。ページバッファ１０は、メモリセルアレイから読み出されたページデータまたはメモリセルアレイにプログラムすべきページデータ（例えば、２Ｋバイト）を保持する。デコード／選択回路２０は、カラムアドレスＣＡをデコードし、デコード結果に基づきページバッファ１０の中からｎビット（ｎ列）を選択し、選択されたｎビットのデータをデータバス３０に接続する。デコード／選択回路２０が選択するｎビットは、データバス３０のビット幅に等しく、データバス３０が１６ビット幅であれば、デコード／選択回路２０は、１回の選択で１６ビットのデータを選択する。読出し動作時には、ページバッファ１０から選択されたデータがデータバス３０を介して入出力回路４０に転送され、プログラム動作時には、入出力回路４０に保持されたデータがデータバス３０を介してページバッファ１０の選択された列に転送される。

入出力回路４０は、例えば、図に示すように、×４の外部端子５０を含み、シリアルクロック信号ＣＬＫに同期してデータの入出力を制御する。例えば、８ビットのデータをシリアル出力するには場合、１つのクロックで４ビットが出力され、合計で２つのクロックＣＬＫが必要となる。

データバス３０が１６ビット幅であるとき、デコード／選択回路２０は、１回の読出し動作につき、１６ビットのデータを選択するとともに、１６ビットのデータをデータバス３０に接続するための選択も行う。すなわち、デコード／選択回路２０は、カラムアドレスの下位２ビットを用いて、１６ビットのデータを、データバス３０の上位８ビット［１５：８］と、下位８ビット［７：０］に接続する。この場合、図１（Ｂ）に示すように、データバス３０の上位８ビット［１５：８］には、奇数カラムアドレス［２ｎ＋１］のデータが接続され、下位８ビット［７：０］には、偶数カラムアドレス［２ｎ］のデータが接続される。

図２（Ａ）は、カラムアドレスＣＡ［０］、ＣＡ［１］の２ビットを用いて、１回の読出し動作で１つのアドレスを選択するデコード回路の一例とその真理値表を示している。ここでのアドレスとは、データバス３０の上位８ビット、または下位８ビットを選択するためのアドレスである。例えば、カラムアドレスＣＡ［１］、［０］がともに「０」であれば、アドレス（ＡＤＤＥＮ）０が選択され、ともに「１」であれば、アドレス（ＡＤＤＥＮ）３が選択される。アドレス（ＡＤＤＥＮ）０、１、２、３は、図２（Ｂ）に示すデータバス３０の下位８ビット、上位８ビットに対応する。

図２（Ｃ）は、カラムアドレスＣＡ［０］、ＣＡ［１］の２ビットにより、１回の読出し動作で２つのアドレスを選択するデコード回路の一例とその真理値表を示している。このデコード回路は、カラムアドレスＣＡ［０］を無視することで（図では、ＣＡ［０］がＶｄｄの「１」に固定）、カラムアドレスＣＡ［１］のレベルに応じた２つのアドレスを同時に選択する。例えば、カラムアドレスＣＡ［１］が「０」のとき、デコードされたアドレスは、「０」と「１」であり、図２（Ｂ）に示すデータバス３０の下位８ビットと上位８ビットが選択され、そこに偶数アドレスのデータと奇数アドレスのデータとが接続される。次に、カラムアドレスＣＡ［１］が「１」となったとき、デコードされたアドレスが「２」と「３」であり、データバス３０の下位８ビットと上位８ビットに偶数アドレスのデータと奇数アドレスのデータとが接続される。

シーケンシャル読出しを行う製品では、アドレスカウンタ等により開始アドレスが自動的にインクリメントされ、開始アドレスから読み出されたデータが入出力回路４０に順次ロードされ、外部端子５０から出力される。入出力回路４０は、開始アドレスが偶数アドレスのとき、偶数アドレスの下位８ビットデータを出力し、次に、奇数アドレスの上位８ビットのデータを出力し、以後、偶数アドレスのデータと奇数アドレスのデータを交互に出力する。図３（Ａ）は、開始アドレスが偶数アドレスのときのデータバスからのデータの読出し順序を示している。

一方、開始アドレスが奇数アドレスのとき、入出力回路４０は、奇数アドレスの上位８ビットデータを出力し、次に偶数アドレスの下位８ビットデータを出力する。図３（Ｂ）は、開始アドレスが奇数アドレスのときのデータバスからのデータの読出し順序を示している。同図に示すように、開始アドレスが奇数アドレスの場合には、下位８ビットには、開始アドレス−１の偶数アドレスのデータが読み出されており、すなわち、開始アドレスの次の偶数アドレスのデータは、次の読出し動作により得られる。このデコード／選択回路２０は、奇数アドレスのデータを出力するや否や、ページバッファ１０から次の１６ビットデータを選択し、データバス２０を更新しなければならない。

図４は、開始アドレスが奇数アドレスであるときのシーケンシャル読出しのタイミングチャートである。デコード／選択回路２０は、カラム選択信号ＣＳＬ＿ＥＮのパルスＰ１に応答してページバッファ１０から１６ビットのデータＤＡＴＡ１を選択し、データＤＡＴＡ１がデータバス３０に接続される。入出力回路４０は、時刻ｔ１からデータ出力を開始し、データＤＡＴＡ１の上位８ビット［１５：８］のデータをクロックＣＬＫ１、ＣＬＫ２に同期して出力する。

次に、デコード／選択回路２０は、ＤＡＴＡ１の出力中に、カラム選択信号ＣＳＬ＿ＥＮのパルスＰ２に応答して、ページバッファ１０から次の１６ビットのデータＤＡＴＡ２を選択し、ＤＡＴＡ２をデータバス３０に接続する。そして、入出力回路４０は、データＤＡＴＡ２の下位８ビット［７：０］のデータをＣＬＫ３、ＣＬＫ４に同期して出力する。次に、ＤＡＴＡ２の上位８ビットデータがＣＬＫ５、ＣＬＫ６に同期して出力された後、デコード／選択回路２０は、カラム選択信号ＣＳＬ＿ＥＮのパルスＰ３に応答して、ページバッファ１０から１６ビットのデータＤＡＴＡ３を選択し、ＤＡＴＡ３をデータバス３０に接続する。

このように、開始アドレスが偶数アドレスの場合、データバス３０の更新を一定とすることができるが、奇数アドレスの場合図４（Ｂ）に示す通り、ＤＡＴＡ１の偶数アドレスデータを破棄し、直後にＤＡＴＡ２の偶数アドレスデータを読み出す必要があるため、カラム選択信号ＣＳＬ＿ＥＮのパルスＰ１とＰ２の期間が短くなり、内部のタイミングマージンを減少させ、クロック周波数の高い動作に限界を生じさせてしまう。

本発明は、このような従来の課題を解決するものであり、開始アドレスが奇数か偶数かにかかわらず高速読出しを可能にする半導体記憶装置および読出し方法を提供することを目的とする。

本発明に係る半導体記憶装置は、メモリセルアレイと、メモリセルアレイの行を選択する行選択手段と、前記行選択手段により選択されたデータを保持する保持手段と、カラムアドレスに基づき前記保持手段に保持されたデータの中からｎビットのデータを選択する選択手段と、前記選択手段に接続されるｎビットのデータバスとを有し、前記選択手段はさらに、カラムアドレスに基づきｎ／２ビットの偶数アドレスのデータを前記データバスの下位に接続し、かつｎ／２ビットの奇数アドレスのデータを前記データバスの上位に接続し、前記選択手段はさらに、開始アドレスが奇数アドレスの場合には、奇数アドレスのデータと当該奇数アドレスの次の偶数アドレスのデータとを選択する。

好ましくは半導体記憶装置はさらに、偶数アドレスのデータと奇数アドレスのデータを交互に出力可能な出力手段を含む。好ましくは前記出力手段は、クロック信号に同期して偶数アドレスのデータおよび奇数アドレスのデータを外部端子からシリアル出力する。好ましくは前記選択手段は、カラムアドレスから生成される行選択信号と、カラムアドレスから生成される列選択信号とを含み、ｎ／２ビットの偶数アドレスのデータおよびｎ／２ビットの奇数アドレスのデータは、前記行選択信号と前記列選択信号とに基づき前記データバスの下位および上位に接続される。好ましくは前記選択手段は、偶数の列選択信号に対応する第１の行選択信号と、奇数の列選択信号に対応する第２の行選択信号とを含み、列選択信号の桁上げに応答して第１の行選択信号または第２の行選択信号により行を選択する。好ましくは前記保持手段は、メモリセルアレイの選択ページから読み出されたデータ、またはメモリセルアレイの選択ページにプログラムすべきデータを保持するページバッファである。好ましくは前記データバスのビット幅は、前記ページバッファが保持するビット数よりも少なく、前記外部端子の数は、前記データバスのビット幅よりも少ない。
さらに本発明の半導体記憶装置は、メモリセルアレイと、メモリセルアレイの行を選択する行選択手段と、前記行選択手段により選択されたデータを保持する保持手段と、カラムアドレスに基づき前記保持手段に保持されたデータの中からｎビットのデータを選択する選択手段と、前記選択手段に接続されるｎビットのデータバスとを有し、前記選択手段はさらに、カラムアドレスに基づきｋ個のデータを前記データバスに接続し、前記選択手段はさらに、開始アドレスがｎビットのデータバスの先頭アドレス以外である場合には、前記先頭アドレス以外の１つまたは複数個のデータと桁上げされたアドレスのデータとを選択する。

本発明に係る半導体装置の読出し方法は、メモリセルアレイと、メモリセルアレイの行を選択する行選択手段と、前記行選択手段により選択されたデータを保持する保持手段と、カラムアドレスに基づき前記保持手段に保持されたデータの中からｎビットのデータを選択する選択手段と、前記選択手段に接続されるｎビットのデータバスとを有するもの読出し方法であって、開始アドレスが奇数アドレスの場合には、カラムアドレスに基づき前記選択手段により奇数アドレスのデータと当該奇数アドレスの次の偶数アドレスのデータとを前記データバスに接続し、前記データバスに接続された奇数アドレスのデータを出力した後に、偶数アドレスのデータを出力する。

好ましくは開始アドレスが偶数アドレスの場合には、前記選択手段により偶数アドレスのデータと当該偶数アドレスの次の奇数アドレスのデータとを前記データバスに接続し、
前記データバスに接続された偶数アドレスのデータを出力した後に、奇数アドレスのデータを出力する。

さらに本発明の半導体記憶装置の読出し方法は、メモリセルアレイと、メモリセルアレイの行を選択する行選択手段と、前記行選択手段により選択されたデータを保持する保持手段と、カラムアドレスに基づき前記保持手段に保持されたデータの中からｎビットのデータを選択する選択手段と、前記選択手段に接続されるｎビットのデータバスとを有するものの読出し方法であって、開始アドレスがｎビットのデータバスの先頭アドレス以外である場合には、前記先頭アドレス以外の１つまたは複数個のデータと桁上げされたアドレスのデータとを選択する。

本発明によれば、開始アドレスが奇数アドレスの場合には、奇数アドレスのデータと当該奇数アドレスの次の偶数アドレスのデータを前記保持手段から選択し、選択したデータをデータバスに接続するようにしたので、開始アドレスが奇数アドレスの場合であっても、偶数アドレスのデータを破棄せず無駄のない読出しが可能になる。さらに、開始アドレスが奇数アドレスの場合のデータバスの更新時間を開始アドレスが偶数アドレスの場合のデータバスの更新時間に一致させ、読出しタイミングのマージンを同じにすることができる。さらに本発明によれば、保持手段に保持されたデータからｎビットのデータを選択する場合に、開始アドレスがｎビットのデータバスの先頭アドレス以外である場合には、先頭アドレス以外の１つまたは複数個のデータと桁上げされたアドレスのデータとを選択するようにしたので、開始アドレスにかかわらずデータバスの更新時間を一致させ、読出しタイミングのマージンを同じにすることができる。

従来のフラッシュメモリの要部の構成を示すブロック図である。 図１に示すデコード／選択回路のデコード例を示す図であり、図２（Ａ）は、２つのカラムアドレスによりデータバスの１つのアドレスを選択する例、図２（Ｃ）は、２つのカラムアドレスによりデータバスの２つのアドレスを選択する例である。 図３（Ａ）は、開始アドレスが偶数アドレスのときのデータバスの読出し順序を示し、図３（Ｂ）は、開始アドレスが奇数アドレスのときのデータバスの読出し順序を示す。 従来のフラッシュメモリにおいて、開始アドレスが奇数アドレスのときのシーケンシャル読出しのタイミングチャートである。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの全体の概略構成を示す図である。 本発明の実施例に係るメモリセルアレイのＮＡＮＤストリングの構成を示す回路図である。 本発明の実施例に係るフラッシュメモリの動作時に各部に印加される電圧の一例を示す図である。 本発明の実施例に係るデコード／選択回路のデコード方法を説明する図である。 行選択信号と列選択信号を用いて構成されたデコード回路を示す図である。 本発明の実施例に係るデコード／選択回路を示す図であり、図１０（Ａ）はコード回路の構成を示し、図１０（Ｂ）は、配線レイアウトを示し、図１０（Ｃ）は、列選択信号ＹＢと偶数列選択信号ＹＢ＿ｅ／奇数列選択信号ＴＢ＿ｏとの関係を示す真理値表、図１０（Ｄ）は、デコード回路の真理値表である。 本発明の実施例に係るフラッシュメモリにおいて、開始アドレスが奇数アドレスであるときのシリアル読出し動作のタイミングチャートである。 従来のフラッシュメモリにおいて、開始アドレスが奇数アドレスであるときのパラレル読出し動作のタイミングチャートである。 本発明の実施例に係るフラッシュメモリにおいて、開始アドレスが奇数アドレスであるときのパラレル読出しのタイミングチャートである。

以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリ、またはそのようなフラッシュメモリを埋め込んだ半導体記憶装置であることができる。好ましい態様では、ＮＡＮＤ型のフラッシュメモリは、シリアルインターフェースを備える。但し、ＮＡＮＤ型フラッシュメモリは、シリアルインターフェースとパラレルインターフェースの双方を備えるものであってもよい。シリアルインターフェースは、例えば、シリアルクロックＳＣＫを入力するための端子、データを入力または出力するための端子、コマンドやアドレス等の入出力を可能にするチップセレクトを行う端子等を含む。また、本発明の半導体記憶装置では、外部端子数は任意でありその数に制限はない。

図５に、本発明の実施例に係るＮＡＮＤ型フラッシュメモリ１００の構成を示す。フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリセルアレイ１１０と、外部端子に接続された入出力回路１２０と、入出力回路１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力回路１２０からの命令（コマンド）や外部制御信号（チップセレクト信号ＣＳ、ライトプロテクト信号ＷＰなど）に基づき読出し、プログラム、消去等を制御する制御部１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきメモリアレイ１１０のブロックやページの選択等を行うワード線選択回路１５０と、メモリセルアレイ１１０から読み出されたデータを保持したり、メモリセルアレイ１１０にプログラムすべきデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行うデコード／選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Versを生成する内部電圧発生回路１８０とを含むことができる。また、ここには図示しないがフラッシュメモリ１００は、クロックを発生するクロック発生回路を含むことができる。

メモリアレイ１１０は、複数のブロックを含み（例えば、ブロック０〜ブロック１０２３）、１つのブロックには、図６に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングＮＵが行方向にｎ＋１個（例えば、２ＫＢ）配列されている。１つのＮＡＮＤストリングＮＵは、直列に接続された複数のメモリセルMCi(i=１、２、３・・・、６４)と、一方の端部であるメモリセルMC64のドレイン側に接続されたビット線側選択トランジスタTDと、メモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含む。ビット線側選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタTSのソースは、共通のソース線SLに接続される。

図７は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンし、共通ソース線SLを０Ｖにする。プログラム動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、データ「０」または「１」に応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

ページバッファ／センス回路１６０は、メモリセルアレイ１１０の選択ページから読み出されたデータを保持したり、メモリセルアレイ１１０の選択ページにプログラムするデータを保持する。ページバッファ／センス回路１６０は、１ページ分のデータ（例えば、２ＫＢ）を保持することが可能であるが、読出しやプログラムを高速に行うため、データの入出力をパイプライン処理するように構成されてもよい。例えば、外部端子から読出しデータのシリアル出力を行うとき、入出力回路１２０が読出しデータをシリアル出力している間に、次の読出しデータがページバッファ１６０から入出力回路１２０にプリフェッチされるようにしてもよい。

デコード／選択回路１７０は、データバス１９０を介して入出力回路１２０に接続される。本例では、データバス１９０が１６ビット幅を有するものとする。デコード／選択回路１７０は、アドレスレジスタ１３０からのカラムアドレスＡｙをデコードし、ページバッファ／センス回路１６０の１６ビットの列を選択する。読出し動作時であれば、デコード／選択回路１７０は、ページバッファ／センス回路１６０に保持されたページデータの中から１６ビットのデータを選択し、選択したデータをデータバス１９０に接続する。プログラム動作時であれば、データバス１９０の１６ビットのデータをデコード／選択回路１７０により選択されたページバッファ／センス回路１６０の１６ビットの列に接続する。

デコード／選択回路１７０はさらに、カラムアドレスの最下位２ビットを用いて、偶数アドレスのデータをデータバス１９０の下位８ビットに接続し、奇数アドレスのデータをデータバス１９０の上位８ビットに接続する。従来のデコード／選択回路は、図４（Ｂ）に示したように、開始アドレスが奇数アドレスであるとき、データバスの下位８ビットに開始アドレス−１の偶数アドレスのデータが接続されるため、開始アドレス−１の偶数アドレスのデータを破棄しなければならないという無駄が生じ、かつ、データバスの更新時間を短くしなければならないという問題が生じたが、本実施例のデコード／選択回路１７０は、開始アドレスが奇数アドレスであっても、読み出された偶数アドレスのデータを破棄することなく、しかも開始アドレスが偶数アドレスのときと同じデータバスの更新時間を可能にする。

本実施例では、デコード／選択回路１７０は、開始アドレスが奇数アドレス［２ｎ＋１］のとき、開始アドレス＋１、つまり奇数アドレスの次の偶数アドレス［２ｎ＋２］のデータを同時にページバッファ／センス回路１６０から読み出す。このようなデコード回路は、例えば図８（Ａ）に示すように、カラムアドレスＣＡ［０］、ＣＡ［１］に必要な論理回路２００を付加することで、偶数アドレス［２ｎ＋２］のデータを同時に読み出すことができる。そして、入出力回路１２０は、図８（Ｂ）に示すように、ページバッファ／センス回路１６０から読み出したデータＤＡＴＡ１の奇数アドレス［２ｎ＋１］のデータを出力した後に、偶数アドレス［２ｎ＋２］のデータを出力する。但し、このデコード方法は、カラムアドレスから行選択信号と列選択信号とを生成し、行選択信号と列選択信号の交点のアドレスを選択するデコード回路において多重選択の問題を生じ得る。

行選択信号と列選択信号を用いたマトリックス状のデコード回路は、デコード回路の占有面積を削減する上で有望である。図９に、行選択信号と列選択信号とを用いたデコード回路を示す。デコード回路の電気的な構成を図９（Ａ）に示す。このデコード回路は、カラム選択信号ＣＳＬ＿ＥＮとアドレスイネーブル信号ＡＤＤＥＮ［ｎ］がアサートされたとき、行選択信号ＹＡ［ｎ］により奇数アドレスのデータと偶数アドレスのデータをデータバスの上位８ビットおよび下位８ビットに接続する。

例えば、ページバッファ１６０が１Ｋバイトのデータを保持するとき、カラムアドレスの下位３ビットＣＡをデコードすることで８ビットの行選択信号ＹＡが生成される。また、上位のカラムアドレスＣＡをデコードすることで列線選択信号ＹＢが生成される。図９（Ｂ）は、デコード回路の配線レイアウトであり、ここには、２つの行選択信号ＹＡ［ｎ］、［ｎ＋１］と、３つの列選択信号ＹＢ［ｍ］、［ｍ＋１］、［ｍ＋２］とが例示されている。行選択信号ＹＡと列選択信号ＹＢの交点Ｃが、選択されるデータバスの上位８ビットと下位８ビットを示している。図９（Ｃ）は、カラムアドレスの下位３ビットの真理値表であり、図９（Ｄ）は、デコード回路の真理値表である。図９（Ｅ）は、開始アドレスに応じてデコード回路により選択されるアドレスであり、左半分が最初に選択される下位８ビットのアドレス、右半分が２回目に選択される上位８ビットのアドレスである。

デコード回路は、行選択信号ＹＡ［ｎ］により２つの行ＹＡ［ｎ］、［ｎ＋１］を選択し、１つの列選択信号ＹＢにより１つの列ＹＢ［ｍ］を選択する。例えば、開始アドレスが偶数アドレス「０ｈ」であるとき、ＹＡ［０］、ＹＢ［０］のアドレスと、ＹＡ［１］、ＹＢ［０］のアドレスとが選択され、開始アドレスが奇数アドレス「１ｈ」であるときも同様に、ＹＡ［０］、ＹＢ［０］のアドレスと、ＹＡ［１］、ＹＢ［０］のアドレスとが選択される。開始アドレスが奇数アドレスの場合、図９（Ｅ）の破線で示すように、下位８ビットの偶数アドレスのデータが利用されないことになる。これは、図２（Ｃ）に示すデコード回路と等価である。

図９に示すデコード回路において、開始アドレスが奇数アドレスである場合に、データバスの下位８ビットに開始アドレス＋１の偶数アドレス［２ｎ＋２］のデータをロードさせようとすると、列選択信号ＹＢの桁上げのときに多重選択の問題が生じる。例えば、開始アドレスが「７ｈ」であるとき、下位８ビットには、開始アドレス＋１の偶数アドレス「８ｈ」のデータをロードすることになるが、「８ｈ」は、次の８ビットの行選択信号により選択されるアドレスであり、つまり、桁上げされたＹＢ［１］により選択されるアドレスである。従って、開始アドレスが「７ｈ」であるとき、列選択信号ＹＢ［０］により上位８ビットのデータを選択し、列選択信号ＹＢ［１］により「８ｈ」の下位８ビットのデータを選択しなければならなくなる。つまり、２つの列選択信号により２つのアドレスを選択しなければならない。

本実施例は、このような多重選択を回避するために、図１０に示すようなデコード回路を採用する。図１０（Ｂ）に示すように、本実施例のデコード回路は、列選択信号ＹＢ［ｍ］、［ｍ＋２］に対する行選択信号ＹＡＥ［ｎ］、［ｎ＋１］と、列選択信号ＹＢ［ｍ＋１］に対する行選択信号ＹＡＥ［ｎ］、［ｎ＋１］とにより、データバス１９０の上位８ビットと下位８ビットとを選択する。

図１０（Ａ）は、デコード回路の電気的な構成である。本実施例のデコード回路は、カラム選択信号ＣＳＬ＿ＥＮとアドレスイネーブル信号ＡＤＤＥＮ［ｎ］の出力ノードＮに接続された２つのＮＡＮＤ＿１、ＮＡＮＤ＿２と、それに接続された２つのインバータＩＮ＿１、ＩＮ＿２とを有する。ＮＡＮＤ＿１の一方の入力には、ノードＮが接続され、他方の入力には、列選択信号ＹＢ＿Ｅが接続され、ＩＮ＿１からは、行選択信号ＹＡＥ［ｎ］が出力される。ＮＡＮＤ＿２の一方の入力には、ノードＮが接続され、他方の入力には、列選択信号ＹＢ＿Ｏが接続され、ＩＮ＿２からは、行選択信号ＹＡＯ［ｎ］が出力される。列選択信号ＹＢ＿Ｅ、ＹＢ＿Ｏは、カラムアドレスの上位アドレスを用いてデコードされたＹＢ信号の偶数／奇数を表す信号であり、ＹＢ［０］の真理値表を図１０（Ｃ）に示す。図１０（Ｄ）は、本実施例のデコード回路の真理値表であり、図１０（Ｅ）は、開始アドレスに応じて選択されるデータバスの上位、下位ビットを示している。

例えば、開始アドレスが「０ｈ」であるとき、行選択信号ＹＡＥ［０］がイネーブルされ、行ＹＡＥ［０］と列ＹＢ［０］の交点Ｃ、および行ＹＡＥ［１］と列ＹＢ［０］の交点Ｃが同時に選択される。開始アドレスが奇数アドレス「１ｈ」であるとき、行ＹＡＥ［１］と列ＹＢ［０］の交点Ｃ、および行ＹＡＥ［２］と列ＹＢ［０］の交点Ｃが同時に選択される。開始アドレスが奇数アドレス「７ｈ」であるとき、行ＹＡＥ［７］と列ＹＢ［０］の交点Ｃ、および桁上げにより列ＹＢが奇数［１］になるので、行ＹＡＯ［０］と列ＹＢ［１］の交点Ｃが同時に選択される。開始アドレスが奇数アドレス「１５ｈ」であるとき、列ＹＢが奇数であるため、行ＹＡＯ［７］と列ＹＢ［１］の交点Ｃ、および桁上げにより列ＹＢが偶数［０］になるので、行ＹＡＥ［０］と列ＹＢ［２］の交点Ｃが同時に選択される。

図１１は、本実施例に係るフラッシュメモリにおいて、開始アドレスが奇数アドレスであるときのシリアル読出し動作のタイミングチャートである。デコード／選択回路１７０は、カラム選択信号ＣＳＬ＿ＥＮのパルスＰ１に応答して、ページバッファ１６０の２バイトの読出しデータＤＡＴＡ１を選択し、データバス１９０の８ビットの下位アドレスには、開始アドレス＋１の偶数アドレスのデータがロードされ、８ビットの上位アドレスには、開始アドレスのデータがロードされる。入出力回路１２０は、読出しデータＤＡＴＡ１の奇数アドレスのデータをクロックＣＬＫ１、ＣＬＫ２に同期してシリアル出力し、引き続き、偶数アドレスのデータをクロックＣＬＫ３、ＣＬＫ４に同期してシリアル出力する。ページバッファ１６０と入出力回路１２０とがパイプライン構成であれば、奇数アドレスのデータ出力が終了すると、デコード／選択回路１７０は、次のパルスＰ２に応答して、ページバッファ１６０から次の読出しデータＤＡＴＡ２を選択し、選択されたＤＡＴＡ２がデータバス１９０を介して入出力回路１２０にロードされる。

なお、開始アドレスが偶数アドレスである場合には、従来と同様に図３（Ｂ）に示す順序で偶数アドレスデータがデータバスから読み出され、入出力回路１２０は、偶数アドレスデータの出力後に、奇数アドレスデータを出力する。

このように本実施例によれば、開始アドレスが奇数アドレスであっても、従来のようにページバッファから読出した偶数アドレスのデータを破棄することなく利用することができる。また、データバスの更新サイクル（パルスＰ１とＰ２の期間）を従来のように短くする必要がなくなり、内部タイミングのマージンを確保することができるため、より高速周波数での動作を行うことができる。さらに、行選択信号と列選択信号とを用いたデコード回路において、偶数の列選択信号と奇数の列選択信号にそれぞれ対応する２組の行選択信号を用意することで、列アドレスの桁上げの際の多重選択の問題を回避することができる。

次に、本発明の第２の実施例について説明する。上記実施例は、シリアルインターフェースを搭載したＮＡＮＤ型フラッシュメモリを例示したが、本発明は、必ずしもこれに限定されるものではなく、複数の外部端子からデータをパラレル入力またはパラレル出力するフラッシュメモリにも適用することができる。

図１２、図１３は、データの入出力をパラレルに行うフラッシュメモリの読出しタイミングチャートであり、図１２は、開始アドレスが奇数アドレスのときに開始アドレス−１の偶数アドレスのデータをロードする従来例を示し、図１３は、開始アドレスが奇数アドレスのときに開始アドレス＋１の偶数アドレスのデータをロードする本実施例を示している。図１２において、カラム選択信号ＣＳＬ＿ＥＮのパルスＰ１に応答して、デコード／選択回路１６０は、カラムアドレスに従いページバッファ１６０から２バイトの読出しデータＤＡＴＡ１を選択し、選択されたデータＤＡＴＡ１がデータバス１９０を介して入出力回路１２０にロードされる。入出力回路１２０は、ライトイネーブル信号ＲＥＢのパルスの立下りエッジに応答して、読出しデータＤＡＴＡ１の上位８ビットの奇数アドレスのデータを外部端子×８から出力する。次に、デコード／選択回路１６０は、パルスＰ２に応答して次の２バイトのデータＤＡＴＡ２を選択し、選択されたデータＤＡＴＡ２がデータバス１９０を介して入出力回路１２０にロードされる。入出力回路１２０は、ライトイネーブル信号ＲＥＢの次のパルスの立下りエッジに応答して、データＤＡＴＡ２の下位８ビットの偶数アドレスのデータを出力し、次のパルスの立下りエッジに応答して、データＤＡＴＡ２の上位８ビットの奇数アドレスのデータを出力する。図１２（Ｂ）に示すように、従来の読出し方法は、ＤＡＴＡ１の偶数アドレスのデータを破棄するものであり、効率的な読出しではない。

本実施例の読出しでは、先の実施例のときと同様に、開始アドレスが奇数アドレスの場合には、開始アドレスのデータと開始アドレスの次の偶数アドレスのデータとがデータバス１９０にロードされるため、偶数アドレスのデータを破棄することなく、無駄のない読出しを行うことができる。また、データバス１９０の更新サイクルも、１バイトのデータの読出し期間による制約を受けないため、内部タイミングのマージンを確保することができる。

上記実施例では、データバス１９０が１６ビット幅から構成される例を示したが、これは一例であり、これ以外にもデータバスのビット幅を拡張されてもよく、例えば、３２ビット、６４ビットなどであってもよい。データバスが３２ビット幅であるとき、デコード／選択回路は、１回の読出し動作につき、ページバッファから３２ビットのデータを選択するとともに、カラムアドレスＣＡ［０］、ＣＡ［１］の２ビット「１１」、「１０」、「０１」、「００」に応じて、８ビットのデータをデータバスの［３１：２４］、［２３：１６］、［１５：８］、［７：０］に接続する。また、データバスが６４ビット幅であるとき、デコード／選択回路は、１回の読出し動作につき、ページバッファから６４ビットのデータを選択するとともに、カラムアドレスＣＡ［０］、ＣＡ［１］、ＣＡ［２］の３ビット「１１１」、「１１０」、…、「００１」、「０００」に応じて、８ビットのデータをデータバスの［６３：５６］、［５５：４８］、…、［１５：８］、［７：０］に接続する。このようなデータバスが３２ビットまたは６４ビットの場合にも、デコード／選択回路は、列選択信号の桁上げが生じる際に意図しない多重選択（例えば、１６ビットであれば、２行×２列の選択信号、３２ビットであれば、３行×２列）が生じるのを回避することができる。例えば、３２ビットの場合、開始アドレスが［０１０］であるとき、開始アドレス［０１０］、「０１１」、桁上げされたアドレス［１００］、［１０１］のデータが同時に読み出され、開始アドレスが［０１１］であるとき、開始アドレス［０１１］と、その桁上げされたアドレス［１００］、［１０１］、［１１０］のデータが同時に読み出される。また、６４ビットの場合、例えば、開始アドレスが［０１１１］であるとき、開始アドレス［０１１１］と、その桁上げされた［１０００］以降のアドレスのデータが同時に読み出される。さらに上記実施例では、データバスを８ビット単位で選択したが、これは一例であり、１６ビット単位または３２ビット単位で選択するようにしてもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ １１０：メモリアレイ
１２０：入出力回路 １３０：アドレスレジスタ
１４０：制御部 １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １７０：デコード／選択回路
１８０：内部電圧発生正回路 １９０：データバス

Claims (14)

1. メモリセルアレイと、
   メモリセルアレイの行を選択する行選択手段と、
   前記行選択手段により選択されたデータを保持する保持手段と、
   カラムアドレスに基づき前記保持手段に保持されたデータの中からｎビットのデータを選択する選択手段と、
   前記選択手段に接続されるｎビットのデータバスとを有し、
   前記選択手段はさらに、カラムアドレスに基づきｎ／２ビットの偶数アドレスのデータを前記データバスの下位に接続し、かつｎ／２ビットの奇数アドレスのデータを前記データバスの上位に接続し、
   前記選択手段はさらに、開始アドレスが奇数アドレスの場合には、奇数アドレスのデータと当該奇数アドレスの次の偶数アドレスのデータとを選択する、半導体記憶装置。
2. 半導体記憶装置はさらに、偶数アドレスのデータと奇数アドレスのデータを交互に出力可能な出力手段を含む、請求項１に記載の半導体記憶装置。
3. 前記出力手段は、クロック信号に同期して偶数アドレスのデータおよび奇数アドレスのデータを外部端子からシリアル出力する、請求項２に記載の半導体記憶装置。
4. 前記選択手段は、カラムアドレスから生成される行選択信号と、カラムアドレスから生成される列選択信号とを含み、ｎ／２ビットの偶数アドレスのデータおよびｎ／２ビットの奇数アドレスのデータは、前記行選択信号と前記列選択信号とに基づき前記データバスの下位および上位に接続される、請求項１に記載の半導体記憶装置。
5. 前記選択手段は、偶数の列選択信号に対応する第１の行選択信号と、奇数の列選択信号に対応する第２の行選択信号とを含み、列選択信号の桁上げに応答して第１の行選択信号または第２の行選択信号により行を選択する、請求項４に記載の半導体記憶装置。
6. 前記保持手段は、メモリセルアレイの選択ページから読み出されたデータ、またはメモリセルアレイの選択ページにプログラムすべきデータを保持するページバッファである、請求項１に記載の半導体記憶装置。
7. 前記データバスのビット幅は、前記ページバッファが保持するビット数よりも少なく、データの入出力を行う外部端子の数は、前記データバスのビット幅よりも少ない、請求項６に記載の半導体記憶装置。
8. 半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリである、請求項１ないし７いずれか１つに記載の半導体記憶装置。
9. メモリセルアレイと、
   メモリセルアレイの行を選択する行選択手段と、
   前記行選択手段により選択されたデータを保持する保持手段と、
   カラムアドレスに基づき前記保持手段に保持されたデータの中からｎビットのデータを選択する選択手段と、
   前記選択手段に接続されるｎビットのデータバスとを有し、
   前記選択手段はさらに、カラムアドレスに基づきｋ個のデータを前記データバスに接続し、
   前記選択手段はさらに、開始アドレスがｎビットのデータバスの先頭アドレス以外である場合には、前記先頭アドレス以外の１つまたは複数個のデータと桁上げされたアドレスのデータとを選択する、半導体記憶装置。
10. メモリセルアレイと、メモリセルアレイの行を選択する行選択手段と、前記行選択手段により選択されたデータを保持する保持手段と、カラムアドレスに基づき前記保持手段に保持されたデータの中からｎビットのデータを選択する選択手段と、前記選択手段に接続されるｎビットのデータバスとを有する半導体記憶装置の読出し方法であって、
    開始アドレスが奇数アドレスの場合には、カラムアドレスに基づき前記選択手段により奇数アドレスのデータと当該奇数アドレスの次の偶数アドレスのデータとを前記データバスに接続し、
    前記データバスに接続された奇数アドレスのデータを出力した後に、偶数アドレスのデータを出力する、読出し方法。
11. 開始アドレスが偶数アドレスの場合には、前記選択手段により偶数アドレスのデータと当該偶数アドレスの次の奇数アドレスのデータとを前記データバスに接続し、
    前記データバスに接続された偶数アドレスのデータを出力した後に、奇数アドレスのデータを出力する、請求項１０に記載の読出し方法。
12. 奇数アドレスおよび偶数アドレスのデータは、シリアルクロック信号に同期して外部端子からシリアル出力される、請求項１０または１１に記載の読出し方法。
13. ｎ／２ビットの偶数アドレスのデータが前記データバスの下位に接続し、ｎ／２ビットの奇数アドレスのデータを前記データバスの上位に接続する、請求項１０ないし１２いずれか１つに記載の読出し方法。
14. メモリセルアレイと、メモリセルアレイの行を選択する行選択手段と、前記行選択手段により選択されたデータを保持する保持手段と、カラムアドレスに基づき前記保持手段に保持されたデータの中からｎビットのデータを選択する選択手段と、前記選択手段に接続されるｎビットのデータバスとを有する半導体記憶装置の読出し方法であって、
    開始アドレスがｎビットのデータバスの先頭アドレス以外である場合には、前記先頭アドレス以外の１つまたは複数個のデータと桁上げされたアドレスのデータとを選択する、読出し方法。
    

Images