CN107785050B - 半导体存储装置及其读出方法 - Google Patents

Abstract

本发明提供一种半导体存储装置及其读出方法，抑制对位线进行预充电时的峰值电流。本发明的闪速存储器的读出方法包括下述步骤：对选择位线进行预充电；以及对经预充电的选择位线的电压或电流进行读出。进行预充电的步骤是在时刻(t1)将读出节点(SNS)预充电至Vcc‑Vth，在时刻(t2)将节点(TOBL)预充电至VCLAMP2，在时刻(t5)将节点(TOBL)预充电至VCLAMP1，在时刻(t6)将读出节点(SNS)预充电至Vcc。

Description

半导体存储装置及其读出方法

技术领域

本发明涉及一种与非(NAND)型闪速存储器(flash memory)等半导体存储装置及其读出方法，尤其涉及位线(bit line)的预充电(pre-charge)。

背景技术

在NAND型闪速存储器中的页面(page)读出中，通过页面缓冲器(page buffer)/读出电路来对位线进行预充电，并根据选择存储胞元(memory cell)的存储状态来使位线放电，随后，在读出节点(sense node)对位线的电位或电流进行检测。当因微细化而位线电阻变高，而且，因页面数的增加而位线电容增加时，位线的充放电所需的时间变长，数据的读出需要耗费时间。因此，专利文献1中，通过在块(block)间配置预充电电路，从而实现位线预充电时间的缩短。

[现有技术文献]

[专利文献]

[专利文献1]日本专利第5631436号公报

[发明所要解决的问题]

在NAND型闪速存储器中，当在读出动作/校验(verify)动作时对位线电位进行读出时，通过页面缓冲器/读出电路来对位线进行预充电。进行预充电的位线为一页面，由于各位线跨及存储胞元阵列上的所有块，因此其寄生电容相当大。进而，在页面缓冲器内也分别包含电容，其也成为预充电的对象。因此，进行预充电的整体电容变得庞大。若对所有这些电容一齐开始预充电，则瞬间会有大电流流动，因此会成为引起电源电压下降的原因。尤其，在低电源电压的元件(device)中影响大，进而，在进行芯片级(on chip)的错误检测纠正(Error Checking and Correction，ECC)或连续读出的情况下，因数据输出、ECC运算及从存储器阵列(memory array)的读出动作重复而电源电压下降，而可能产生例如所要求的速度下的读出不良等问题。

发明内容

本发明的目的在于解决此种以往的问题，提供一种抑制对位线进行预充电时的峰值(peak)电流的半导体存储装置。

[解决问题的技术手段]

本发明的半导体存储装置的读出方法包括下述步骤：对选择位线进行预充电；以及对经预充电的选择位线的电压或电流进行读出，所述进行预充电的步骤包括下述步骤：将读出节点预充电至第1电压；对于位于所述读出节点与位线之间的位线用节点，基于所述读出节点的第1电压，将所述位线用节点预充电至第1箝位(clamp)电压；在通过第1箝位电压对选择位线进行预充电后，将所述位线用节点预充电至比第1箝位电压大的第2箝位电压；以及将所述读出节点预充电至比第1电压大的第2电压。

本发明的半导体存储装置包括：存储胞元阵列，形成有多个存储胞元；以及读出部件，读出存储于所述存储胞元阵列的存储胞元中的数据，所述读出部件包含读出电路，所述读出电路对选择位线进行预充电，并读出经预充电的选择位线的电压或电流，所述读出电路包含用于对读出节点进行预充电的预充电用晶体管、及连接于读出节点与位线之间的箝位用晶体管，所述读出部件经由预充电用晶体管来多次对读出节点进行预充电，且经由箝位用晶体管来多次对选择位线进行预充电。

[发明的效果]

根据本发明，通过将读出节点的预充电分为多次，且将对位线的预充电分为多次，从而能够抑制对位线进行预充电时的峰值电流及其噪声(noise)。由此，能够防患电源电压的下降于未然，避免意外的动作不良。

附图说明

图1是表示本发明的实施例的NAND型闪速存储器的结构的图。

图2是表示存储胞元阵列的块内的NAND串的结构的电路图。

图3是对页面缓冲器/读出电路的第1锁存(latch)电路及第2锁存电路的动作进行说明的图。

图4是表示本实施例的闪速存储器的读出电路与位线选择电路的结构的电路图。

图5是表示以往的读出动作时的各部的动作的时序图。

图6是表示本实施例的预充电时的各部的动作的时序图。

图7(A)及图7(B)是表示以往的预充电方法与本实施例的预充电方法的峰值电流噪声的比较结果的图。

[符号的说明]

100：闪速存储器

110：存储器阵列

120：输入/输出缓冲器

130：ECC电路

132：第1传送电路

134：第2传送电路

140：地址寄存器

150：控制器

160：字线选择电路

170：页面缓冲器/读出电路

180：列选择电路

190：内部电压产生电路

Ax：行地址信息

Ay：列地址信息

BLCD、BLCLAMP、BLCN、BLPRE、BLSE、BLSO、DTG、REG、YBLE、YBLO：信号

BLK(0)、BLK(1)、…、BLK(m-1)：存储块

BLS、SLR、TOBL：节点

C0：第1高速缓冲部分

C1：第2高速缓冲部分

GBL0～GBLn：位线

GBL_e：偶数位线

GBL_o：奇数位线

L1：第1锁存电路

L2：第2锁存电路

NU：NAND串单元

Q1～Q11：晶体管

SCK：串行时钟信号

SGD、SGS：选择栅极线

SL：共用的源极线

SNS：读出节点

t1～t9：时刻

V1、V2：电压供给部

Vers：擦除电压

VIRPWR：假想电源

Vpass：通过电压

Vpgm：写入电压(编程电压)

Vread：读出通过电压

具体实施方式

以下，参照附图来详细说明本发明的实施方式。对预充电时的电源电压的下降进行缓和的方法有将电源的配线分开等与布局相关的方法、向电流源中插入电阻等与电路相关的方法等，但本实施方式中，采用利用逻辑(logic)的序列(sequence)控制来减轻其峰值电流噪声的方法。

图1是表示本发明的实施例的NAND型闪速存储器的结构的图。本实施例的闪速存储器100包括：存储器阵列110，呈矩阵状地排列有多个存储胞元；输入/输出缓冲器120，连接于外部输入/输出端子I/O，保持输入/输出数据；ECC电路130，进行编程至存储器阵列110中的数据或从此读出的数据的错误检测与纠正；地址寄存器(address register)140，接收来自输入/输出缓冲器120的地址数据(address data)；控制器(controller)150，基于来自外部主机装置的命令数据或控制信号来控制各部；字线(word line)选择电路160，从地址寄存器140接收行地址信息Ax，对行地址信息Ax进行解码(decode)，并基于解码结果来进行块的选择及字线的选择等；页面缓冲器/读出电路170，保持从由字线选择电路160所选择的页面读出的数据，或者保持要编程至所选择的页面的数据；列选择电路180，从地址寄存器140接收列地址信息Ay，对列地址信息Ay进行解码，并基于该解码结果来进行页面缓冲器/读出电路170内的列的选择等；以及内部电压产生电路190，生成数据的读出、编程及擦除等所需的各种电压(写入电压Vpgm、通过(pass)电压Vpass、读出通过电压Vread、擦除电压Vers等)。

存储器阵列110具有沿列方向配置的m个存储块BLK(0)、BLK(1)、…、BLK(m-1)。在1个存储块中，形成有多个NAND串，该NAND串是将多个存储胞元串联连接而成。NAND串既可为形成在基板表面的二维阵列状，也可为利用形成在基板表面上的半导体层的三维阵列状。而且，存储胞元既可为存储一个位(bit)(二值数据)的单层胞元(Single Level Cell，SLC)型，也可为存储多个位的多层胞元(Multi Level Cell，MLC)型。

在1个块中，如图2所示，形成有多个将多个存储胞元串联连接而成的NAND串单元NU。图例中，在1个块内，沿行方向排列有n+1个NAND串单元NU。NAND串单元NU包含：串联连接的多个存储胞元(图例中为64个)；位线侧选择晶体管，连接于其中一个端部的存储胞元的漏极(drain)侧；以及源极线(source line)侧选择晶体管，连接于存储胞元的源极侧。位线侧选择晶体管的漏极连接于位线GBL0～GBLn中对应的一条位线，源极线侧选择晶体管的源极连接于共用的源极线SL。

表1是表示在闪速存储器的各动作时施加的偏压的一例的表。在读出动作时，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，使NAND串的位线侧选择晶体管、源极线侧选择晶体管导通，对共用源极线施加0V。在编程(写入)动作时，对所选择的字线施加高电压的编程电压Vpgm(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，将与数据“0”或“1”相应的电位供给至位线。在擦除动作时，对块内的所选择的字线施加0V，对P阱(well)施加高电压(例如21V)，将浮动栅极(floating gate)的电子抽出至基板，由此以块为单位来擦除数据。

表1

ECC电路130可通过命令或出货时的设定等来设为启用(enable)或无效(disable)。在芯片级ECC功能被启用的情况下，ECC电路130在编程动作时经由输入/输出缓冲器120而输入的编程数据被加载(load)至页面缓冲器/读出电路170时，对从页面缓冲器/读出电路170传送的数据进行运算，生成错误纠正码，并将所生成的错误纠正码保存于页面缓冲器/读出电路170的备用(spare)区域中。这样，对页面缓冲器/读出电路170设置(set)的数据与错误纠正码被编程至存储器阵列110的选择页面中。

另一方面，在读出动作时，当从存储器阵列110的选择页面读出的数据被保持于页面缓冲器/读出电路170中时，ECC电路130基于从页面缓冲器/读出电路170传送的数据及错误纠正码来进行读出数据的错误检测，在检测出错误的情况下，将经纠正的数据设置于页面缓冲器/读出电路170中。并且，将由页面缓冲器/读出电路170所保持的数据经由输入/输出缓冲器120而输出至外部。

接下来，对页面缓冲器/读出电路170中所含的锁存电路的详细情况进行说明。如图3所示，页面缓冲器/读出电路170包括：第1锁存电路L1，保持从存储胞元阵列读出的数据，或者保持对存储胞元阵列编程的数据；以及第2锁存电路L2，可与第1锁存电路L1进行双向的数据传送。第1锁存电路L1可保持一页面的数据(例如2KB)，第1锁存电路L1具备第1高速缓冲(cache)部分C0(例如1KB)与第2高速缓冲部分C1(例如1KB)。

第2锁存电路L2也同样可保持一页面的数据，且具备第1高速缓冲部分C0与第2高速缓冲部分C1。第1锁存电路L1及第2锁存电路L2各自的第1高速缓冲部分C0与第2高速缓冲部分C1能够分别独立地进行数据的保持或数据的传送。例如，能够将第1锁存电路L1的第1高速缓冲部分C0所保持的数据传送至第2锁存电路L2的第1高速缓冲部分C0，或者将第1锁存电路L1的第2高速缓冲部分C1所保持的数据传送至第2锁存电路L2的第2高速缓冲部分C1。

而且，在第2锁存电路L2、ECC电路130及输入/输出缓冲器120之间，设有进行双向的数据传送的第1传送电路132与第2传送电路134。第1传送电路132可进行第2锁存电路L2的第1高速缓冲部分C0与ECC电路130及输入/输出缓冲器120之间的数据传送传送，第2传送电路134可进行第2锁存电路L2的第2高速缓冲部分C1与ECC电路130及输入/输出缓冲器120之间的数据传送。

当第1传送电路132将第1高速缓冲部分C0的数据传送至ECC电路130时，第2传送电路134可将第2高速缓冲部分C1的数据传送至输入/输出缓冲器120，与此相反地，当第1传送电路132将第1高速缓冲部分C0的数据传送至输入/输出缓冲器120时，第2传送电路134可将第2高速缓冲部分C1的数据传送至ECC电路130。即，通过在输出第2锁存电路L2的半页面的数据的期间内对剩余半页面的数据进行ECC处理，从而能够连续输出ECC完毕的页面数据。进而，在进行连续读出动作的情况下，在第2锁存电路L2中进行数据的输出及ECC处理的期间内，从存储胞元阵列进行下个页面的读出，该读出数据被保持于第1锁存电路L1。

作为闪速存储器100的串行接口(serial interface)功能，输入/输出缓冲器120能够与外部的串行时钟(serial clock)信号SCK同步地进行串行输入及串行输出。串行输入或串行输出的位宽任意为×1、×2、×4、×8等。

图4是由偶数位线与奇数位线这两条位线所共用的1个页面缓冲器/读出电路的结构的一例。页面缓冲器/读出电路170具备：读出电路，对读出至位线上的数据进行感测，或者对位线设置与要编程的数据“0”或“1”相应的电压；以及锁存电路(图3的第1锁存电路L1及第2锁存电路L2)，保持所读出的数据或要编程的数据。

锁存电路包含交叉耦合(cross coupling)的2个逆变器(inverter)，其中一个节点SLR连接于读出电路。读出电路包含：连接于节点SLR与读出节点SNS之间的电荷传送用的晶体管Q1；串联连接于读出节点SNS与电压供给部V2之间的晶体管Q2、Q3；连接于节点SLR与晶体管Q2的栅极之间的晶体管Q4；连接于电压供给部V1与读出节点SNS之间而对位线供给预充电电压等的晶体管Q5；以及用于对位线的电压进行箝位的晶体管Q6、Q7。这些晶体管Q1～Q7为N沟道金属氧化物半导体(N-channel Metal Oxide Semiconductor，NMOS)晶体管。晶体管Q3及晶体管Q4是分别由REG信号和DTG信号来控制是否导通。

进而，读出电路连接于位线选择电路的节点BLS。位线选择电路包含：用于选择偶数位线GBL_e的晶体管Q8、用于选择奇数位线GBL_o的晶体管Q9、用于将假想电源VIRPWR连接于偶数位线GBL_e的晶体管Q10、及用于将假想电源VIRPWR连接于奇数位线GBL_o的晶体管Q11而构成。这些晶体管Q8～Q11为NMOS晶体管。例如，在读出动作时，当偶数位线GBL_e被选择时，晶体管Q10断开，晶体管Q11导通，从假想电源VIRPWR对奇数位线GBL_o供给0V，当奇数位线GBL_o被选择时，晶体管Q10导通，晶体管Q11断开，从假想电源VIRPWR对偶数位线GBL_e供给0V，进行位线屏蔽(shield)读出。在编程动作时，对于非选择的位线，从假想电源VIRPWR施加偏压，从而抑制存储胞元间的FG耦合。

接下来，对一般的读出动作进行说明。此处，假设偶数位线GBL_e被选择，此时的各部的时序波形示于图5。在时刻t1，通过BLPRE信号，晶体管Q5导通，读出节点SNS受到预充电。电压供给部V1供给Vcc(或Vdd)，因此读出节点SNS被预充电至Vcc-Vth(Vth为晶体管Q5的阈值)。而且，信号BLCN成为通过电压(例如5V)，晶体管Q7成为导通状态，读出电路电性耦合于节点BLS。在位线选择电路中，BLSE信号成为通过电压，BLSO信号成为GND，YBLE信号由通过电压成为GND，YBLO信号成为通过电压，假想电源VIRPWR成为GND。另一方面，在NAND串中，SGD信号成为通过电压，位线侧选择晶体管导通，对选择字线施加某正的读出电压，对非选择字线施加通过电压。

接下来，在时刻t2-时刻t3的期间，BLCLAMP信号成为H电平(level)，晶体管Q6导通，由此，通过读出节点SNS的电荷，偶数位线GBL_e被预充电至箝位电压。时刻t1至时刻t3为止事实上是选择位线的预充电期间。

接下来，在时刻t3-时刻t4的期间，SGS信号成为通过电压，源极线侧选择晶体管导通，对应于选择存储胞元的存储状态，偶数位线GBL_e的电压被选择性地放电。即，若选择存储胞元存储有数据“0”，则选择存储胞元断开，偶数位线GBL_e的电压未被放电，但若选择存储胞元存储有数据“1”，则选择存储胞元导通，偶数位线GBL_e的电压被放电至源极线SL。在时刻t5，BLPRE信号成为GND，晶体管Q5断开，在时刻t6-时刻t7的期间，BLCLAMP信号成为H电平，晶体管Q6导通，在读出节点SNS处表现出选择存储胞元的数据。在时刻t8，SGD信号、SGS信号、选择字线、非选择字线、BLSE信号成为GND，YBLE信号成为通过电压，读出期间结束。随后，通过BLCD信号，晶体管Q1导通，读出节点SNS的电荷被传送至锁存电路的节点SLR并保持于其中。由锁存电路所保持的数据经由数据线而从输入/输出缓冲器120输出。

在搭载有串行外设接口(Serial Peripheral Interface，SPI)功能的NAND闪速存储器中，当进行连续的页面读出时，如上所述，一边输出数据一边同时进行ECC处理，进而，在此期间，从存储胞元阵列进行下个页面的读出。即，同时进行三个动作。在从存储胞元阵列的读出时，需要对所有位线的预充电，因此负载大，当同时进行三个动作时，电源电压有可能下降。尤其，SPI用的NAND闪速存储器中，整体的焊垫(pad)数量少，电源用焊垫的数量也少(例如一个)。而且，在低电源电压的制品(例如1.5V)中，当电源电压下降时，晶体管的驱动能力会下降，因此影响大。因此，例如，若在数据输出过程中电源电压下降，则输出驱动器也有可能无法以正常的速度进行动作，从而无法实现与外部串行时钟信号SCK同步的数据读出。

本实施例的读出动作中，为了削减位线预充电时的峰值电流造成的噪声，以多个步骤来进行对读出节点的预充电、和/或以多个步骤来进行对位线的预充电。在1个优选例中，控制器150将读出动作时的预充电由以往的两步骤变更为六步骤，使各步骤例如以100ns的周期(cycle)来动作。本实施例的预充电期间不超过图5所示的时刻t1～时刻t3的以往的预充电期间。图6表示本实施例的对位线的预充电时的时序图。

对电压供给部V1供给Vcc。本例中，作为低电源电压的制品，假设供给1.7V的电压。在时刻t1，BLPRE信号由GND转变为Vcc。晶体管Q5的阈值为例如0.7V。由此，读出节点SNS被预充电至Vcc-Vth(若阈值为0.7V，则读出节点SNS为1.0V)。在读出节点SNS上耦合有电容，例如若一页面为2KB，则整体上需要对2KB的读出节点SNS的负载的充电。以往，通过对BLPRE信号施加通过电压(例如4.5V)，而以一次动作来对读出节点SNS进行预充电，因此会一次性有大的电流流向读出节点SNS，但在本实施例中，以多次(例如两阶段)来进行读出节点SNS的预充电，以免一次性有大的电流流向读出节点SNS。

在时刻t2，BLCLAMP信号由GND转变为使晶体管Q6导通的电压。该栅极电压例如是节点TOBL的电位比读出节点SNS的电位小的电压，若读出节点SNS为1.0V，则例如BLCLAMP信号为0.8V+Vth(该Vth为晶体管Q6的阈值，若Vth为0.7V，则BLCLAMP信号为1.5V)。另外，为了方便，将时刻t2时的节点TOBL的电压称作“VCLAMP2”。

以往的读出中，在图5的时刻t2，BLCLAMP信号一下子转变为H电平，晶体管Q6导通(此时，BLCN信号为H电平，晶体管Q7为导通状态)，由此，电流流经所有选择位线而一次性地进行预充电，因此将会有非常大的电流流经位线。本实施例中，晶体管Q6的箝位动作是以多次，优选的是以与对读出节点SNS的预充电次数相等的次数来进行，由此，流向选择位线的电流被分割为多份。

在时刻t3，BLCN信号由GND转变为比Vcc高的电压，晶体管Q7导通。例如，BLCN信号为5V。此种高于Vcc的电压是由内部电压产生电路190所生成。通过晶体管Q7强力地导通，从而节点BLS被预充电至与节点TOBL大致相等的VCLAMP2(例如，0.8V)。

在时刻t4，BLSE信号由GND转变为高于Vcc的电压，晶体管Q8导通。例如，BLSE信号为5V。另外，晶体管Q7～Q11也可包含耐压比晶体管Q5、Q6高的晶体管。通过晶体管Q8导通，从而节点BLS连接于选择位线GBL_e，选择位线GBL_e被预充电至与节点BLS相等的VCLAMP2(例如0.8V)。

接下来，在时刻t5，BLCLAMP信号转变为在节点TOBL处生成VCLAMP1(VCLAMP1＞VCLAMP2)的电压电平。例如，当VCLAMP1为1.2V时，BLCLAMP信号转变为1.2V+Vth(若Vth为0.7V，则BLCLAMP信号为1.9V)。此时，读出节点SNS的预充电电位Vcc-Vth经由晶体管Q6而供给至节点TOBL、节点BLS及选择位线GBL_e，从而整体被预充电至Vcc-Vth(1.0V)。

在时刻t6，BLPRE信号转变为高于Vcc的电压(例如4V)，晶体管Q5强力导通。其结果，对读出节点SNS预充电作为目标(target)的Vcc。由此，选择位线GBL_e最终从节点TOBL预充电至作为目标的1.2V(VCLAMP1)。

图7(A)表示当Vcc为2.0V时，以往的以两阶段进行预充电时的电流波形。流经位线的电流峰值为约54.6mA。另一方面，图7(B)是本实施例的以六阶段进行预充电时的电流波形，流经位线的电流峰值为约36.4mA，可使峰值电流值较以往减少约18.2mA。

如此，本实施例中，通过将对读出节点的预充电分割为多次来进行和/或将对选择位线的预充电分割为多次来进行，从而可减小对位线进行预充电时的峰值电流。尤其，当在与SPI功能对应的闪速存储器中进行连续读出时，要反复进行借助输出驱动器的数据输出、基于ECC的运算及从存储胞元阵列的读出，因此减少对位线的预充电电流的峰值将防患电源电压的下降于未然。

另外，所述实施例例示了搭载SPI功能的NAND型闪速存储器，但本发明也能够适用于未搭载SPI功能的通常的NAND型闪速存储器或者NOR型闪速存储器。总之，能够适用于在读出动作时对位线进行预充电的存储器。进而，读出电路只要是对位线进行预充电的，则也可为电压检测型或电流检测型中的任一种。

进而，所述实施例中，以六步骤来进行对位线的预充电，例如展示了交替地读出奇数页面或偶数页面的示例，但只要是所有位线的读出，则不需要BLSE信号或BLSO信号的读出步骤。

如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求所记载的本发明的主旨的范围内可进行各种变形、变更。

Claims (17)

1.一种半导体存储装置的读出方法，所述读出方法的特征在于包括下述步骤：

对选择位线进行预充电；以及

对经预充电的所述选择位线的电压或电流从读出节点进行读出，

所述对选择位线进行预充电的步骤包括下述步骤：

将所述读出节点预充电至第1电压；

对于位于所述读出节点与位线之间的位线用节点，基于所述读出节点的所述第1电压，将所述位线用节点预充电至第1箝位电压；

在通过所述第1箝位电压对所述选择位线进行预充电后，将所述位线用节点预充电至比所述第1箝位电压大的第2箝位电压；以及

将所述读出节点预充电至比所述第1电压大的第2电压。

2.根据权利要求1所述的读出方法，其特征在于，

所述读出节点是经由第1晶体管来进行预充电，所述位线用节点是经由第2晶体管来进行预充电。

3.根据权利要求2所述的读出方法，其特征在于，

通过对所述第1晶体管的栅极施加第1信号电压来将所述第1电压预充电至所述读出节点，通过对所述第1晶体管的栅极施加第2信号电压来将所述第2电压预充电至所述读出节点，且所述第2信号电压大于所述第1信号电压。

4.根据权利要求2所述的读出方法，其特征在于，

通过对所述第2晶体管的栅极施加所述第1箝位用电压来将所述位线用节点预充电至所述第1箝位电压，通过对所述第2晶体管的栅极施加所述第2箝位用电压来将所述位线用节点预充电至所述第2箝位电压，且所述第2箝位用电压大于所述第1箝位用电压。

5.根据权利要求1所述的读出方法，其特征在于，

所述对选择位线进行预充电的步骤还包括：

将所述位线用节点的所述第1箝位电压预充电至耦合于位线的节点；以及

将所述位线用节点的所述第2箝位电压预充电至所述耦合于位线的节点。

6.根据权利要求5所述的读出方法，其特征在于，

所述耦合于位线的节点是经由第3晶体管来进行预充电。

7.根据权利要求5或6所述的读出方法，其特征在于，

所述对选择位线进行预充电的步骤还包括：

基于对所述耦合于位线的节点预充电的电压，来对偶数位线或奇数位线进行预充电。

8.根据权利要求7所述的读出方法，其特征在于，

所述偶数位线或所述奇数位线是经由偶数位线选择晶体管或奇数位线选择晶体管来进行预充电。

9.根据权利要求1至6中任一项所述的读出方法，其特征在于，

在对所述选择位线进行预充电时，进行先前读出的数据的输出。

10.根据权利要求1至6中任一项所述的读出方法，其特征在于，

在对所述选择位线进行预充电时，进行先前读出的数据的输出与错误检测纠正运算。

11.根据权利要求1至6中任一项所述的读出方法，其特征在于，

所述半导体存储装置为与非型闪速存储器。

12.一种半导体存储装置，其特征在于，包括：

存储胞元阵列，形成有多个存储胞元；以及

读出部件，耦接所述存储胞元阵列，用以读出存储于所述存储胞元阵列的存储胞元中的数据，

所述读出部件包含读出电路，所述读出电路对耦接所述读出部件的选择位线进行预充电，并读出经预充电的所述选择位线的电压或电流，

所述读出电路包含耦接读出节点并且用于对所述读出节点进行预充电的预充电用晶体管、及连接于所述读出节点与位线之间的箝位用晶体管，

所述读出部件经由所述预充电用晶体管来两次对所述读出节点进行预充电，且经由所述箝位用晶体管来两次对所述选择位线进行预充电。

13.根据权利要求12所述的半导体存储装置，其特征在于，

所述读出部件经由所述预充电用晶体管来将所述读出节点预充电至第1电位，经由所述箝位用晶体管来将所述选择位线预充电至第1箝位电位，继而，经由所述箝位用晶体管来将所述选择位线预充电至第2箝位电位，经由所述预充电用晶体管来将所述读出节点预充电至第2电位。

14.根据权利要求13所述的半导体存储装置，其特征在于，

所述读出部件进而在所述箝位用晶体管与位线之间包含位线选择晶体管，所述位线选择晶体管在所述箝位用晶体管生成第1箝位电压之后，将所述第1箝位电压预充电至所述位线。

15.根据权利要求14所述的半导体存储装置，其特征在于，

所述读出部件还包含连接于所述位线选择晶体管的偶数位线选择晶体管及奇数位线选择晶体管，在所述位线选择晶体管被设为导通状态之后，将所述偶数位线选择晶体管或所述奇数位线选择晶体管设为导通状态。

16.根据权利要求12至15中任一项所述的半导体存储装置，其特征在于，

所述半导体存储装置还包含将所读出的数据予以输出的输出部件、以及进行所读出的数据的错误检测与纠正的错误检测纠正部件，

所述读出部件在所述输出部件输出读出数据且所述错误检测纠正部件进行读出数据的错误检测纠正处理的期间进行动作。

17.根据权利要求12至15中任一项所述的半导体存储装置，其特征在于，

所述半导体存储装置为与非型的闪速存储器。

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