CN111833944B - 半导体装置 - Google Patents

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Abstract

本发明提供一种可抑制由EMI引起的噪声的产生的半导体装置。闪速存储器(100)包括：存储单元阵列(110)；时钟发生器(200)，产生内部时钟信号(InCLK)；读出部件，使用内部时钟信号(InCLK)从存储单元阵列(110)的选择存储单元读出数据；输入输出电路(120)，使用从外部供给的外部时钟信号(ExCLK)而输出所读出的数据；重叠检测部(330)，检测内部时钟信号(InCLK)与外部时钟信号(ExCLK)的上升沿重叠的期间；以及时钟控制部(210)，响应检测出的重叠的期间而控制内部时钟信号(InCLK)的时序。

Description

半导体装置
技术领域
本发明涉及一种与非(NAND)型或或非(NOR)型的闪速存储器(flash memory)等半导体装置，尤其涉及由电磁干扰(Electro-Magnetic Interference，EMI)引起的噪声的抑制。
背景技术
在NAND型的闪速存储器中，搭载有响应来自外部的命令连续地读出多个页面的连续读出功能(突发读出功能(burst read function))。页面缓冲器/读出电路例如包含两个数据寄存器，在进行连续读出动作时，在将从阵列读出的数据保持于其中一个数据寄存器的期间，能够输出另一个数据寄存器所保持的数据(例如，专利文献1)。
[现有技术文献]
[专利文献]
[专利文献1]日本专利5323170号公报
发明内容
[发明所要解决的问题]
图1表示搭载了芯片级错误检测纠正(Error Checking and Correction，ECC)功能的NAND型闪速存储器的概略构成。闪速存储器包括：包含NAND串的存储单元阵列(memorycell array)10、页面缓冲器/读出电路20、数据传送电路30、数据传送电路32、ECC电路40、以及输入输出电路50。页面缓冲器/读出电路20包含保持读出数据或应编程的输入数据的两个锁存器L1、锁存器L2(一个锁存器例如4KB)，锁存器L1、锁存器L2分别包含第一高速缓存(cache)C0及第二高速缓存C1(一个高速缓存例如2KB)。
图2表示进行多个页面连续读出时的时序图。首先，进行页面0的阵列读出，页面0的数据被保持于锁存器L1的第一高速缓存C0及第二高速缓存C1(P0C0，P0C1)。在连续读出中，行地址计数器自动递增，并进行下一个页面1的读出。锁存器L1的第一高速缓存C0的数据被传送至锁存器L2的第一高速缓存C0，进而同时第一高速缓存C0的数据被传送至ECC电路40。在ECC电路40进行ECC解码的运算，当检测出错误时，对锁存器L2的第一高速缓存C0的数据进行纠正。
接下来，锁存器L2的第一高速缓存C0的数据被传送至输入输出电路50，输入输出电路50所保持的数据与从外部供给的外部时钟信号ExCLK同步地输出。在此期间中，锁存器L1的第二高速缓存C1的数据被传送至锁存器L2，传送至锁存器L2的第二高速缓存C1的数据被传送至ECC电路40，在此进行ECC解码的运算，当检测出错误时，对第二高速缓存C1的数据进行纠正。进而，在此期间中，当锁存器L1的第二高速缓存C1的数据被传送至锁存器L2时，进行存储器阵列(memory array)的页面1的读出，并将页面1的数据传送至锁存器L1(P1C0，P1C1)。
接下来，锁存器L2的第二高速缓存C1的数据被传送至输入输出电路50，输入输出电路50所保持的数据与外部时钟信号ExCLK同步地输出。在此期间中，锁存器L1的第一高速缓存C0的数据被传送至锁存器L2，传送至锁存器L2的第一高速缓存C0的数据被传送至ECC电路40，在此进行ECC解码的运算，当检测出错误时，对第一高速缓存C0的数据进行纠正。
如此，使用2级的锁存器L1、锁存器L2，在输出第一高速缓存C0的数据的期间进行第二高速缓存C1的ECC处理，在输出第二高速缓存C1的数据的期间进行第一高速缓存C0的ECC处理，由此实现页面的连续读出的高速化。
一方面实现连续读出的高速化，另一方面，在闪速存储器可能会产生由外部时钟信号ExCLK与内部的时钟发生器所产生的内部时钟信号InCLK的电磁干扰(EMI)引起的噪声。内部时钟信号InCLK与外部时钟信号ExCLK频率不同，非同步，若在某个动作的时序或期间两者的时钟信号重叠，则会流动大的峰值电流，由此可能产生无法忽视的噪声。
例如，对输入输出电路50供给约200MHz的外部时钟信号ExCLK，输入输出电路50与外部时钟信号ExCLK同步地输出数据。输入输出电路50例如包含连接了m个触发器(flip-flop)的并行/串行转换电路，响应外部时钟信号ExCLK的上升沿，并行地输入m位的数据，将其转换为串行数据，并输出至外部。
在连续读出中，在输入输出电路50的动作中，进行对锁存器L1、锁存器L2的数据的取入。也就是说，同时进行从存储单元阵列的页面的读出、读出的数据的传送、用于生成通过电压或预充电电压的充电泵电路的驱动等内部动作。状态机、微控制器、充电泵电路等响应由内置的时钟发生器产生的、例如40MHz的内部时钟信号InCLK的上升沿，控制或执行内部动作。
在外部时钟信号ExCLK的上升沿与内部时钟信号InCLK的上升沿时间上重叠或接近时，由于与时钟同步的动作产生大的峰值电流，产生由EMI引起的噪声。作为由EMI引起的噪声最大化的状况，为在输入输出电路50所保持的数据响应外部时钟信号ExCLK而连续地输出，另一方面，选择页面的读出或读出数据的传送响应内部时钟信号InCLK而进行时；在非选择字线被升压为通过电压时；或者在对位线(bit line)施加预充电电压时等。由EMI引起的噪声可能会使连续读出动作不稳定，导致产生误动作，从而导致性能或可靠性的劣化。
本发明的目的在于解决此种现有的问题，提供一种能够抑制由EMI引起的噪声产生的半导体装置。
[解决问题的技术手段]
本发明的半导体装置包括：存储单元阵列，包含多个存储单元；生成部件，生成内部时钟信号；读出部件，使用所述内部时钟信号从所述存储单元阵列的选择存储单元中读出数据；输出部件，能够使用从外部供给的外部时钟信号输出由所述读出部件读出的数据；检测部件，检测所述内部时钟信号与所述外部时钟信号重叠的期间；以及时钟控制部件，响应由所述检测部件检测出的重叠的期间，控制由所述生成部件生成内部时钟信号的时序。
在本发明的半导体装置的一实施方式中，所述时钟控制部件响应重叠的期间，使所述内部时钟信号的频率偏移。在本发明的半导体装置的一实施方式中，所述时钟控制部件响应重叠的期间，使所述内部时钟信号的相位偏移。在本发明的半导体装置的一实施方式中，所述检测部件包括：第一检测电路，检测所述内部时钟信号的上升沿；第二检测电路，检测所述外部时钟信号的上升沿；以及第三检测电路，基于第一检测电路的检测结果及第二检测电路的检测结果，检测内部时钟信号的上升沿与外部时钟信号的上升沿重叠的期间。在本发明的半导体装置的一实施方式中，所述时钟控制部件在连续地读出多个选择页面的数据的动作中被使能(enable)。在本发明的半导体装置的一实施方式中，所述时钟控制部件在所述输出部件输出数据的期间，在执行预先决定的特定动作时被使能。在本发明的半导体装置的一实施方式中，所述时钟控制部件在检测出的重叠的期间中，降低供给至所述生成部件的动作电压。在本发明的半导体装置的一实施方式中，所述时钟控制部件在检测出的重叠的期间中，抑制所述内部时钟信号的上升沿。在本发明的半导体装置的一实施方式中，所述读出部件包括：第一保持电路，接收从所述存储单元阵列的选择页面读出的数据；以及第二保持电路，接收保持在第一保持电路的数据，所述读出部件在使第一保持电路保持下一个选择页面的读出数据的期间，使第二保持电路所保持的前一个选择页面的读出数据传送至所述输出部件。
[发明的效果]
根据本发明，响应外部时钟信号与内部时钟信号重叠的期间来控制内部时钟信号的时序，由此能够防止将伴随内部时钟信号的EMI噪声与伴随外部时钟信号的EMI噪声相加。其结果能够防止半导体装置的性能或可靠性的劣化。
附图说明
图1是表示现有的NAND型闪速存储器的概略构成的图；
图2是说明在现有的NAND型闪速存储器进行连续读出时的动作的时序图；
图3是表示本发明实施例的NAND型闪速存储器的构成的框图；
图4是表示在NAND型闪速存储器动作时施加的偏压的一例的图表。
图5是表示本发明实施例的时钟控制部的构成的图；
图6(A)表示本发明实施例的外部时钟边缘检测部的构成，图6(B)表示本发明实施例的内部时钟边缘检测部的构成；
图7是表示本发明实施例的重叠检测部的构成的图；
图8是用于说明本发明实施例的时钟控制部的动作的时序图；
图9是说明本发明实施例的时钟控制部的第一时序控制方法的图；
图10(A)、图10(B)是说明本发明实施例的时钟控制部的第二时序控制方法的图；
图11是用于说明本发明另一实施例的时钟控制部的动作的时序图。
[符号的说明]
10：存储单元阵列
20：页面缓冲器/读出电路
30、32：数据传送电路
40、130：ECC电路
50：输入输出电路
100：闪速存储器
110：存储单元阵列(存储器阵列)
120：输入输出电路
140：地址寄存器
150：控制器
160：字线选择电路
170：页面缓冲器/读出电路
180：列选择电路
190：内部电压产生电路
200：时钟发生器
202、302、312、322、340：AND电路
204、304、314、324、356、IN：反相器
210：时钟控制部
300：外部时钟边缘检测部
310：内部时钟边缘检测部
320：复制时钟发生器
330：重叠检测部
350：时序控制部
352：动作电压调整部
354：延迟电路
358：NOR电路
Ax：行地址信息
Ay：列地址信息
BLK(0)、BLK(1)、…、BLK(m-1)：存储区块
C0：第一高速缓存
C1：第二高速缓存
CLK_EMI、ExP_Edge、InP_Edge：检测信号
EN：使能信号
ExCLK、/ExD_CLK：外部时钟信号
InCLK、Real_CLK、Real_OSC、/InD_CLK：内部时钟信号
L1、L2：锁存器
PRE：预充电信号
Q1：PMOS晶体管
Q2、Q3：NMOS晶体管
R：电阻
Real_Run、Replica_Run：信号
Replica_CLK：复制内部时钟信号
S：偏移量
SGD、SGS：选择栅极线
SL：共用的源极线
tDelay：延迟时间
t1、t2、t3、t4：时刻
Th：阈值
Vdd：电源电压
Vdet：检测节点
Vers：擦除电压
Vosc：动作电压
Vpass：通过电压
Vpgm：写入电压(编程电压)
Vread：读出通过电压
W1：脉冲宽度(时间期间)
W2：脉冲宽度
具体实施方式
[实施例]
图3是表示本发明实施例的NAND型闪速存储器的构成的图。本实施例的闪速存储器100包括：存储器阵列110，呈矩阵状地排列有多个存储单元；输入输出电路120，连接于外部输入输出端子，且响应外部时钟信号ExCLK，并将读出数据输出至外部，或取入从外部输入的数据；ECC电路130，进行应编程的数据或读出的数据的错误检测/纠正；地址寄存器(address register)140，经由输入输出电路120接收地址数据(address data)；控制器(controller)150，基于经由输入输出电路120接收的命令数据或施加至端子的控制信号来控制各部；字线(word line)选择电路160，从地址寄存器140接收行地址信息Ax，对行地址信息Ax进行解码(decode)，并基于解码结果来进行区块的选择及字线的选择等；页面缓冲器/读出电路170，保持从由字线选择电路160所选择的页面读出的数据，或者保持要编程至所选择的页面的数据；列选择电路180，从地址寄存器140接收列地址信息Ay，对列地址信息Ay进行解码，并基于所述解码结果来进行页面缓冲器/读出电路170内的列的选择等；内部电压产生电路190，生成数据的读出、编程及擦除等所需的各种电压(写入电压Vpgm、通过(pass)电压Vpass、读出通过电压Vread、擦除电压Vers等)；时钟发生器200，产生内部时钟信号InCLK；以及时钟控制部210，对时钟发生器200进行控制。
存储器阵列110具有沿列方向配置的m个存储区块BLK(0)、BLK(1)、…、BLK(m-1)。在一个存储区块形成有多个NAND串，所述NAND串是将多个存储单元串联连接而成。NAND串既可二维地形成在基板表面上，也可三维地形成在基板表面上。而且，存储单元既可为存储一个位(二值数据)的单层单元(Single Level Cell，SLC)型，也可为存储多个位的多层单元(MultiLevel Cell，MLC)型。一个NAND串是将多个存储单元(例如64个)、位线侧选择晶体管、以及源极线(source line)侧选择晶体管串联连接而构成。位线侧选择晶体管的漏极连接于对应的一条位线BL，源极线侧选择晶体管的源极连接于共用的源极线SL
图4是表示在闪速存储器的各动作时施加的偏压的一例的图表。在读出动作时，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、选择栅极线SGS施加正电压(例如4.5V)，使NAND串的位线侧选择晶体管、源极线侧选择晶体管导通，对共用源极线施加0V。在编程(写入)动作时，对所选择的字线施加高电压的编程电压Vpgm(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，将与数据“0”或“1”相应的电位供给至位线。在擦除动作时，对区块内的所选择的字线施加0V，对P阱(well)施加高电压(例如20V)，将浮动栅极(floating gate)的电子抽出至基板，由此以区块为单位来擦除数据。
页面缓冲器/读出电路170例如图1所示，包含锁存器L1、锁存器L2，锁存器L1、锁存器L2分别包含能够独立地动作的第一高速缓存C0及第二高速缓存C1而构成。当控制器150经由输入输出电路120接收到连续读出动作的命令后，控制从开始地址到结束地址的多个页面的连续读出动作。在进行连续读出动作时，进行如下动作等，即利用2级的流水线处理，在其中一个锁存器输出数据的期间，在另一个锁存器接收从存储单元阵列读出的数据。
另外，在连续读出动作时，输入输出电路120响应从外部供给的外部时钟信号ExCLK将读出的数据输出至外部。在此期间，控制器150响应由时钟发生器200产生的内部时钟信号InCLK来控制各部分，并且内部电压产生电路190的充电泵电路在某动作期间响应内部时钟信号InCLK而生成所需的电压。时钟控制部210在连续读出动作中监视外部时钟信号ExCLK与内部时钟信号InCLK，当两者要重叠时，通过控制内部时钟信号InCLK的产生时序，来抑制内部时钟信号InCLK与外部时钟信号ExCLK的重叠。
图5表示本实施例的时钟控制部210的详细情况。时钟控制部210包括：外部时钟边缘检测部300，检测外部时钟信号ExCLK的上升沿；内部时钟边缘检测部310，检测由复制时钟发生器320产生的内部时钟信号InCLK的上升沿；复制时钟发生器320，复制时钟发生器200；重叠检测部330，基于外部时钟边缘检测部300的检测结果及内部时钟边缘检测部310的检测结果，检测外部时钟信号ExCLK的上升沿与内部时钟信号InCLK的上升沿重叠的期间；与(AND)电路340，输出重叠检测部330的检测结果与使能信号EN的逻辑与；以及时序控制部350，基于AND电路340的输出，控制由时钟发生器200产生内部时钟信号InCLK的时序。
外部时钟边缘检测部300例如，如图6(A)所示，包括AND电路302及多个反相器304，对AND电路302的一个输入端供给外部时钟信号ExCLK，对另一个输入端供给由多个反相器304将外部时钟信号ExCLK延迟且反转的外部时钟信号/ExD_CLK。AND电路302输出表示外部时钟信号ExCLK的上升沿的检测信号ExP_CLK。图8例示外部时钟边缘检测部300的动作。如图8所示，由多个反相器304产生的延迟时间对表示外部时钟信号ExCLK的上升沿的检测信号ExP_CLK的脉冲宽度W1进行规定。利用反相器304的延迟时间，设定包含外部时钟信号ExCLK的上升沿的时间期间W1，对后述的外部时钟信号ExCLK的上升沿与内部时钟信号InCLK的上升沿的重叠期间赋予一定的裕度(margin)，事先预测重叠的时序。
内部时钟边缘检测部310也与所述同样地构成，如图6(B)所示，包括AND电路312及多个反相器314，对AND电路312的一个输入端供给由复制时钟发生器320产生的内部时钟信号InCLK，对另一个输入端供给由多个反相器314将内部时钟信号InCLK延迟且反转的内部时钟信号/InD_CLK。AND电路312输出表示内部时钟信号InCLK的上升沿的检测信号InP_CLK。图8例示内部时钟边缘检测部310的动作。如图8所示，由多个反相器314产生的延迟时间对表示内部时钟信号InCLK的上升沿的检测信号InP_CLK的脉冲宽度W2进行规定。通过适宜设定所述脉冲宽度W2，使外部时钟信号ExCLK与内部时钟信号InCLK的上升沿重叠的时序具有裕度，事先预测重叠的时序。
图7表示重叠检测部330的构成。重叠检测部330包括：P沟道金属氧化物半导体(P-channel Metal Oxide Semiconductor，PMOS)晶体管Q1，连接于电源电压Vdd与检测节点Vdet之间；N沟道金属氧化物半导体(N-channelMetal Oxide Semiconductor，NMOS)晶体管Q2、NMOS晶体管Q3，与检测节点Vdet并联连接；及反相器IN，使检测节点Vdet的逻辑电平反转，输出表示重叠的期间的检测信号CLK_EMI。对晶体管Q1的栅极例如从控制器150施加预充电信号PRE。预充电信号PRE通常为L电平(GND)，因此检测节点Vdet总是被预充电为H电平。对晶体管Q2的栅极输入表示外部时钟信号ExCLK的上升沿的检测信号ExP_Edge，对晶体管Q3的栅极输入表示内部时钟信号InCLK的上升沿的检测信号InP_Edge。
图8例示重叠检测部330的动作波形。当检测出外部时钟信号ExCLK或内部时钟信号InCLK中的任何一个的上升沿时，检测信号ExP_Edge或检测信号InP_Edge仅在脉冲宽度W1/W2的期间成为H电平。由此，晶体管Q2或晶体管Q3中的任何一个导通，检测节点Vdet的电位下降。此时的检测节点Vdet的电位以不低于反相器IN的阈值Th的方式规定脉冲宽度W1/W2的最大值，即反相器304/314的延迟时间的最大值。
例如，当在时刻t1检测出外部时钟信号ExCLK的上升，在所述脉冲宽度W1期间中的时刻t2检测出内部时钟信号InCLK的上升时，两个晶体管Q2、晶体管Q3同时导通，检测节点Vdet的电位成为反相器IN的阈值Th以下。由此，反相器IN的输出反转，在一定期间内输出H电平的表示重叠的期间的检测信号CLK_EMI。
输入至AND电路340的一个输入端的使能信号EN例如由控制器150供给，AND电路340在使能信号EN为H电平时，将由重叠检测部330检测出的表示重叠的期间的H电平的检测信号CLK_EMI输出至时序控制部350。
控制器150通过将使能信号EN确立为H电平，使时钟控制部210成为能够动作的状态。控制器150例如在进行连续读出的动作的期间中，将使能信号EN确立为H电平。连续读出动作的开始及结束例如响应来自主机装置的命令来决定。另外，在另一个例子中，控制器150也可响应连续读出动作中的预先决定的动作，将使能信号确立为H电平。所谓预先决定的动作，例如是预想由EMI引起的噪声最大化的动作。例如，在从输入输出电路120输出读出数据的期间中，进行在存储单元阵列的读出中对位线进行预充电的期间、施加通过电压的期间及使充电泵电路动作的期间中的任一个的动作时，将使能信号EN确立为H电平。
当时序控制部350从AND电路340接收到表示重叠的期间的检测信号CLK_EMI后，响应于此，控制由时钟发生器200产生的内部时钟信号InCLK的时序。
在第一时序控制方法中，使内部时钟信号InCLK的频率偏移，抑制内部时钟信号InCLK的上升沿与外部时钟信号ExCLK的上升沿的重叠的产生。时序控制部350例如，如图9所示，包括调整用于使时钟发生器200动作的动作电压Vosc的动作电压调整部352。动作电压调整部352响应从AND电路340输出的H电平的检测信号CLK_EMI，使电阻R变化为预先决定的高电阻R1，降低动作电压Vosc，使时钟发生器200的动作速度，即内部时钟信号InCLK的频率偏移为低频率。当从AND电路340输出的检测信号CLK_EMI迁移为L电平时，动作电压调整部352使电阻R恢复为原来的状态，使动作电压Vosc成为原来的电压电平，使内部时钟信号InCLK恢复为原来的频率。如此，通过将内部时钟信号InCLK偏移为低频率，能够抑制内部时钟信号InCLK与外部时钟信号ExCLK的重叠的发生。
接下来，对第二时序控制方法进行说明。第二时序控制方法在检测出重叠的期间中，即响应检测信号CLK_EMI，使内部时钟信号InCLK的上升沿偏移。
时钟控制部210在来自控制器150的使能信号EN被确立为H电平时，如图10(A)所示，对AND电路322提供用于使复制时钟发生器320动作的信号Replica_Run。复制时钟发生器320如图10(A)所示，包括AND电路322及多个反相器324，对AND电路322的一个输入端提供信号Replica_Run，在另一个输入端经由反相器324反馈连接有AND电路322的输出。
另外，如图10(B)所示，时序控制部350包括与时钟发生器200连接的延迟电路354、反相器356、及NOR电路358。时钟发生器200与复制时钟发生器320同样地，包括AND电路202及多个反相器204，对AND电路202的一个输入端提供由延迟电路354延迟的信号Replica_Run，在另一个输入端经由反相器204反馈连接有AND电路202的输出。对NOR电路358的一个输入端，经由反相器356提供由时钟发生器200生成的内部时钟信号Real_OSC，对另一个输入端，提供表示重叠的期间的检测信号CLK_EMI，NOR电路358输出内部时钟信号Real_CLK。
图11例示图10(A)、图10(B)所示的复制时钟发生器320及时钟发生器200的动作波形。首先，在时刻t1，当信号Replica_Run成为H电平时，复制时钟发生器320从AND电路322输出复制内部时钟信号Replica_CLK。另一方面，当在从时刻t1延迟了一定时间tDelay的时刻t2，信号Real_Run成为H电平时，时钟发生器200从AND电路202输出时钟信号Real_OSC。由此，时钟信号Real_OSC的相位从复制内部时钟信号Replica_CLK偏移延迟时间tDelay。
在复制内部时钟信号Replica_CLK与外部时钟信号ExCLK的上升沿不重叠的期间中，检测信号CLK_EMI为L电平，从NOR电路358输出的内部时钟信号Real_CLK与时钟信号Real_OSC为相同相位，即相位不偏移。
例如，在时刻t3，当复制内部时钟信号Replica_CLK与外部时钟信号ExCLK的上升沿重叠时，由重叠检测部330检测出重叠，对NOR电路358输入表示重叠而迁移为H电平的检测信号CLK_EMI。检测信号CLK_EMI在H电平期间，由于NOR电路358的输出被固定为L电平，因此在此期间抑制内部时钟信号Real_CLK的上升。例如，在时刻t4，如果没有检测出重叠，则在时刻t4内部时钟信号Real_CLK上升，但在检测出重叠的情况下，内部时钟信号Real_CLK的上升从检测信号CLK_EMI成为L电平的时刻t5偏移偏移量S。
如此根据本实施例，在由重叠检测部330检测出重叠的期间中，利用信号Replica_Run使内部时钟信号Real_OSC偏移，或者利用NOR电路358使内部时钟信号的上升偏移，由此能够降低由EMI引起的噪声。另外，在所述的第一时序控制方法中，表示了在重叠的期间中降低内部时钟信号的频率的例子，但不限于此，也可相反地提高内部时钟信号的频率。在这种情况下，可调整电阻R，以使供给至时钟发生器200的动作电压Vosc变高。由此，在连续读出动作中，能够自动降低由EMI引起的噪声，防止性能或可靠性的劣化。

Claims (8)

1.一种半导体装置，其特征在于，包括：
存储单元阵列，包含多个存储单元；
生成部件，生成内部时钟信号；
读出部件，使用所述内部时钟信号从所述存储单元阵列的选择存储单元中读出数据；
输出部件，能够使用从外部供给的外部时钟信号输出由所述读出部件读出的数据；
检测部件，检测所述内部时钟信号的上升沿与所述外部时钟信号的上升沿重叠的期间；以及
时钟控制部件，响应由所述检测部件检测出的所述重叠的期间，控制由所述生成部件生成所述内部时钟信号的时序，
其中所述时钟控制部件响应所述重叠的期间，使所述内部时钟信号的频率与相位中的其中一个偏移。
2.根据权利要求1所述的半导体装置，其特征在于，所述检测部件包括：第一检测电路，检测所述内部时钟信号的上升沿；第二检测电路，检测所述外部时钟信号的上升沿；以及第三检测电路，基于所述第一检测电路的检测结果及所述第二检测电路的检测结果，检测所述重叠的期间。
3.根据权利要求1所述的半导体装置，其特征在于，所述时钟控制部件在连续地读出多个选择页面的数据的动作中被使能。
4.根据权利要求1或3所述的半导体装置，其特征在于，所述时钟控制部件在所述输出部件输出数据的期间，在连续地读出多个选择页面的数据的动作中被使能。
5.根据权利要求1所述的半导体装置，其特征在于，所述时钟控制部件在检测出的所述重叠的期间中，降低供给至所述生成部件的动作电压。
6.根据权利要求1所述的半导体装置，其特征在于，所述时钟控制部件在检测出的所述重叠的期间中，抑制所述内部时钟信号的上升沿。
7.根据权利要求1至3中任一项所述的半导体装置，其特征在于，所述读出部件包括：第一保持电路，接收从所述存储单元阵列的选择页面读出的数据；以及第二保持电路，接收保持在第一保持电路的数据，所述读出部件在使所述第一保持电路保持下一个选择页面的读出数据的期间，使所述第二保持电路所保持的前一个选择页面的读出数据传送至所述输出部件。
8.根据权利要求1至3中任一项所述的半导体装置，其特征在于，所述半导体装置包括与非型闪速存储器。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7012174B1 (ja) * 2021-02-03 2022-01-27 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
CN113113073B (zh) * 2021-03-31 2023-05-12 中山大学 一种sram电磁抗扰度的片上测量方法和系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5812490A (en) * 1997-02-27 1998-09-22 Mitsubishi Denki Kabushiki Kaisha Synchronous dynamic semiconductor memory device capable of restricting delay of data output timing
US6215726B1 (en) * 1999-08-20 2001-04-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with internal clock generating circuit capable of generating internal clock signal with suppressed edge-to-edge jitter
US6608743B1 (en) * 1999-10-19 2003-08-19 Nec Corporation Delay locked loop, synchronizing method for the same and semiconductor device equipped with the same
CN104901675A (zh) * 2014-03-05 2015-09-09 爱思开海力士有限公司 半导体装置、含该装置的半导体系统和操作该装置的方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5323170B2 (zh) 1973-08-20 1978-07-13
US5842033A (en) * 1992-06-30 1998-11-24 Discovision Associates Padding apparatus for passing an arbitrary number of bits through a buffer in a pipeline system
US5784313A (en) * 1995-08-18 1998-07-21 Xilinx, Inc. Programmable logic device including configuration data or user data memory slices
JPH11203864A (ja) 1998-01-14 1999-07-30 Mitsubishi Electric Corp 同期型半導体記憶装置
US6608514B1 (en) * 1999-02-23 2003-08-19 Kabushiki Kaisha Toshiba Clock signal generator circuit and semiconductor integrated circuit with the same circuit
JP3304909B2 (ja) * 1999-03-09 2002-07-22 日本電気株式会社 半導体集積回路装置
KR100333708B1 (ko) * 1999-12-24 2002-04-22 박종섭 전력 소모를 감소시킨 지연고정루프
JP4201490B2 (ja) * 2000-04-28 2008-12-24 富士通マイクロエレクトロニクス株式会社 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置
JP2002304885A (ja) * 2001-04-05 2002-10-18 Fujitsu Ltd 半導体集積回路
US6759885B2 (en) * 2002-07-30 2004-07-06 Faraday Technology Corp. Self-calibrating clock generator for generating process and temperature independent clock signals
JP2005182872A (ja) * 2003-12-17 2005-07-07 Toshiba Corp 不揮発性半導体記憶装置
US7656745B2 (en) * 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
TWI345693B (en) 2007-11-06 2011-07-21 Novatek Microelectronics Corp Circuit device and related method for mitigating emi
CN101441857B (zh) 2007-11-20 2011-02-02 联咏科技股份有限公司 可改善电磁干扰的电路装置及其相关方法
US7696798B2 (en) * 2008-02-08 2010-04-13 Sun Microsystems, Inc. Method and apparatus to generate system clock synchronization pulses using a PLL lock detect signal
WO2012142703A1 (en) 2011-04-19 2012-10-26 Queen's University At Kingston Digital emi filter
JP5323170B2 (ja) 2011-12-05 2013-10-23 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリおよびそのデータの読出し方法
WO2013100976A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Data transfer between asynchronous clock domains
KR101836510B1 (ko) * 2012-05-31 2018-04-19 에스케이하이닉스 주식회사 반도체 장치
US9417685B2 (en) * 2013-01-07 2016-08-16 Micron Technology, Inc. Power management
US9531363B2 (en) * 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
JP6164713B1 (ja) * 2016-08-24 2017-07-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10205454B2 (en) * 2016-11-22 2019-02-12 The United States Of America As Represented By The Secretary Of The Air Force Glitch free asynchronous clock multiplexer
US10840918B2 (en) * 2019-03-28 2020-11-17 Micron Technology, Inc. Phase lock circuitry using frequency detection

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5812490A (en) * 1997-02-27 1998-09-22 Mitsubishi Denki Kabushiki Kaisha Synchronous dynamic semiconductor memory device capable of restricting delay of data output timing
US6215726B1 (en) * 1999-08-20 2001-04-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with internal clock generating circuit capable of generating internal clock signal with suppressed edge-to-edge jitter
US6608743B1 (en) * 1999-10-19 2003-08-19 Nec Corporation Delay locked loop, synchronizing method for the same and semiconductor device equipped with the same
CN104901675A (zh) * 2014-03-05 2015-09-09 爱思开海力士有限公司 半导体装置、含该装置的半导体系统和操作该装置的方法

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Publication number Publication date
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